專利名稱：半導體結構及其制造方法
技術領域：
本發(fā)明涉及半導體技術，特別涉及一種半導體結構，例如一種垂直溝道晶體管的 金屬柵極或字線結構，以及相關于這種半導體結構的工藝方法。
背景技術：
隨著電路集成度的增加，半導體工藝中針對膜厚的均一性及工藝控制也顯得日益 重要。目前業(yè)界已發(fā)展出許多工藝技術，其能夠在半導體基材上以較經(jīng)濟的方式沉積出材 料薄膜，并且能夠有效的控制薄膜的特性。例如，選擇性化學氣相沉積工藝等選擇性沉積方法即為周知技藝，其可以被用來 在集成電路工藝中選擇性地在特定半導體結構的表面上沉積材料薄膜，由此可以避免傳統(tǒng) 的光刻、蝕刻及光致抗蝕劑剝除等較為繁雜的步驟。選擇性化學氣相沉積工藝的優(yōu)點在于 可應用在各種的半導體結構上，加上有自動對準的特性，故能夠配合更嚴格的設計規(guī)范。然而，目前的選擇性沉積方法仍有缺點。舉例來說，選擇性沉積方法常被用來在接 觸洞中生長鎢金屬層，而在進行鎢金屬的生長或沉積步驟之前，必須先對接觸洞進行一連 串的清洗步驟，以確保硅表面的潔凈度。若有反應離子蝕刻(Reactive Ion Etching,RIE) 所造成的RIE傷害層存在于接觸洞的底部，就無法在接觸洞中生長鎢金屬層，因為RIE傷害 層會在選擇性沉積過程中扮演類似絕緣層的角色。因此，RIE傷害層必須在金屬膜生長前 被完全清除。此外，目前的選擇性沉積方法似乎仍然無法在非硅基的金屬底層上形成厚度超薄 (小于15納米)、具高度膜厚均一性，同時又能夠在結構上連續(xù)的選擇性沉積薄膜，例如，鎢 金屬薄膜。再者，要能夠在介電層與金屬底層之間維持足夠高的選擇性，而又要同時沉積出 均厚且超薄的金屬薄膜，以目前工藝水準而言仍是屬于十分困難的技術。由此可知，目前業(yè)界仍需要一種改良的半導體結構及制造方法，以配合在某些應 用中需要均厚且超薄的薄膜，且這樣的薄膜可以被選擇性地沉積在非硅基的金屬底層，同 時在介電層與該金屬底層之間具有非常高的選擇性。此外，前述形成均厚且超薄的薄膜的 方法還需有經(jīng)濟、快速等特性，并具有高產(chǎn)出能力。

發(fā)明內(nèi)容
本發(fā)明的主要目的在提供一種改良的半導體結構，例如一種垂直溝道晶體管的金 屬柵極或字線結構，以及相關于這種半導體結構的工藝方法，以解決先前技藝的問題與缺
點ο本發(fā)明提供半導體結構，包括基材；介電層，設于該基材上；導電圖案，設于該介 電層上，且該導電圖案包括上表面及側壁；以及金屬薄膜，僅選擇性地沉積在該導電圖案的 上表面及側壁上，而不沉積在該介電層上。根據(jù)本發(fā)明另一優(yōu)選實施例，提供一種制作半導體結構的方法，包含有提供基 材；于該基材上形成介電層；于該介電層的主表面上形成導電圖案，該導電圖案具有上表面以及側壁；以及進行選擇性原子層沉積工藝，選擇性地在該導電圖案的該上表面及該側 壁上沉積均厚金屬層，但使該介電層的該主表面實質(zhì)上無該金屬薄膜形成。


圖1為依據(jù)本發(fā)明一優(yōu)選實施例所繪示的集成電路中的半導體結構剖面示意圖。圖2為依據(jù)本發(fā)明優(yōu)選實施例所繪示的制作圖1中的半導體結構的方法流程圖。附圖標記說明1半導體結構10半導體基材12介電層 12a主表面 14導電圖案14a上表面 14b 側壁16金屬薄膜 20 方法21提供基材 22形成介電層23形成金屬圖案24導入硅甲烷(或氫氣)25抽真空26導入鎢前驅(qū)物27惰性氣體吹除28 重復步驟 24-2具體實施例方式圖1為依據(jù)本發(fā)明一優(yōu)選實施例所繪示的集成電路中的半導體結構剖面示意圖。 如圖1所示，半導體結構1包含半導體基材10，例如，硅基材；介電層12，設于該半導體基材 10上；導電圖案14，形成在介電層12的主表面12a上；以及超薄的金屬薄膜16，選擇性地 沉積在導電圖案14的上表面14a及側壁14b上。其中，金屬薄膜16實質(zhì)上不會直接長在 介電層12的主表面12a上。根據(jù)本發(fā)明，半導體結構1可以是金屬柵極晶體管元件，而介電層12做為該金屬 柵極晶體管元件的柵極介電層或柵極氧化層。本發(fā)明特別適合應用在金屬柵極、垂直溝道 晶體管元件，這樣的元件可以被應用在先進的動態(tài)隨機存取存儲器(DRAM)技術中，其中， 金屬薄膜16可以用來降低字線的阻值。此外，在前述技術中，為顧及金屬柵極晶體管元件 的功函數(shù)，通常要求金屬薄膜16具有超薄厚度(小于15納米左右)，同時需為結構上連續(xù) 且厚度均一的高品質(zhì)材料層。依據(jù)本發(fā)明的優(yōu)選實施例，介電層12可以包含有氧化硅、氮化硅或氮氧化硅等。 導電圖案14可以包含有鈦、氮化鈦、鉭、氮化鉭、鋁、銅、金、鎢、硅化金屬或上述任意組合或 合金。優(yōu)選地，導電圖案14是由氮化鈦所構成，而金屬薄膜16是以原子沉積法所形成的厚 度小于15納米的鎢金屬層。此外，優(yōu)選地，可以是屬于金屬柵極或者字線一部分的導電圖 案14，其厚度同樣要小于15納米，例如，介于6到8納米之間。圖2為依據(jù)本發(fā)明優(yōu)選實施例所繪示的制作圖1中的半導體結構1的方法20流 程圖。如圖2所示，在步驟21中，首先提供半導體基材，如圖1中所繪示的半導體基材10， 接著在步驟22中，在半導體基材表面上以熱氧化或熱生長法形成介電層，如圖1中所繪示 的介電層12，其中，該介電層可以包含有氧化硅、氮化硅或氮氧化硅等。在步驟23中，在介電層的主表面上形成金屬圖案，例如圖1中所繪示的導電圖案14，其中該金屬圖案可以包含有鈦、氮化鈦、鉭、氮化鉭、鋁、銅、金、鎢、硅化金屬或上述任意 組合或合金。優(yōu)選地，該金屬圖案是由氮化鈦所構成，且該金屬圖案是以濕法蝕刻法所形成 的。例如，在例如氮化鈦的金屬層上形成遮蓋層，例如多晶硅層，此遮蓋層僅僅蓋住金屬層 的上表面，但暴露出金屬層的側壁，隨后再以濕法蝕刻法蝕刻掉金屬層的側壁，如此形成該 金屬圖案。最后，移除該遮蓋層，暴露出金屬圖案的上表面。在形成金屬圖案之后，接著進行選擇性鎢原子層沉積工藝(selectivetungsten atomic layer deposition process)，選擇性地在前述金屬圖案上長出超薄且均厚的鎢金 屬薄膜，例如圖1中所繪示的金屬薄膜16。根據(jù)本發(fā)明，前述超薄且均厚的鎢金屬薄膜的厚 度小于15納米，且具有良好的階梯覆蓋(st印coverage)特性。前述的選擇性鎢原子層沉 積工藝可包括進行多次原子層沉積循環(huán)(ALD cycle)，以達到在金屬圖案上所要的鎢金屬 薄膜的沉積厚度。為簡化說明，圖2中僅顯示單一次的原子層沉積循環(huán)(步驟24至27)。依據(jù)本發(fā)明的優(yōu)選實施例，前述的原子層沉積循環(huán)包括(1)將含氫物質(zhì)，例如硅 甲烷或氫氣，導入反應室中，并維持預定時間，使得氫自由基能夠吸附在介電層的主表面上 以及金屬圖案的表面上(步驟24) ； (2)將反應室抽真空，同時暫停所有氣體供應，選擇性地 將先前吸附在介電層的主表面上的氫自由基去除(步驟25) ； (3)將鎢前驅(qū)物，例如六氟化 鎢(WF6)導入反應室中，并維持在低壓下(低于5torr)，以及低溫下(低于300°C)，使鎢前 驅(qū)物與吸附在金屬圖案表面上的氫自由基反應，如此選擇性地在金屬圖案表面上沉積出鎢 金屬薄膜(步驟26)；以及(4)以惰性氣體，例如，氬氣，進行反應室的吹除，以移除反應副 產(chǎn)物(步驟27)。如前所述，為了達到所要的厚度，上述原子層沉積循環(huán)可以重復進行(步 驟 28)。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修 飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
一種半導體結構，包含有基材；介電層，設于該基材上；導電圖案，設于該介電層的主表面上，且該導電圖案包括上表面及側壁；以及金屬薄膜，包覆住該導電圖案，包括該上表面及該側壁，但該介電層的該主表面無該金屬薄膜形成。
2.如權利要求1所述的半導體結構，其特征在于該介電層包含氧化硅、氮化硅或氮氧化硅。
3.如權利要求1所述的半導體結構，其特征在于該導電圖案包含鈦、氮化鈦、鉭、氮化 鉭、鋁、銅、金、鎢、硅化金屬或上述組合或合金。
4.如權利要求1所述的半導體結構，其特征在于該金屬薄膜包含鎢。
5.如權利要求1所述的半導體結構，其特征在于該導電圖案由氮化鈦所構成。
6.如權利要求5所述的半導體結構，其特征在于該金屬薄膜是鎢金屬層。
7.如權利要求6所述的半導體結構，其特征在于該鎢金屬層的厚度小于15納米。
8.如權利要求1所述的半導體結構，其特征在于該介電層為垂直溝道晶體管的柵極介 電層。
9.如權利要求8所述的半導體結構，其特征在于該導電圖案為金屬柵極或字線的一部分。
10.如權利要求9所述的半導體結構，其特征在于該導電圖案的厚度小于15納米。
11.如權利要求9所述的半導體結構，其特征在于該導電圖案的厚度介于6到8納米。
12.—種制作半導體結構的方法，包含有 提供基材；于該基材上形成介電層；于該介電層的主表面上形成導電圖案，該導電圖案具有上表面以及側壁；以及 進行選擇性原子層沉積工藝，選擇性地在該導電圖案的該上表面及該側壁上沉積均厚 金屬層，但使該介電層的該主表面無該金屬薄膜形成。
13.如權利要求12所述的制作半導體結構的方法，其特征在于該擇性原子層沉積工藝 包含以下步驟(1)將含氫物質(zhì)導入反應室中，并維持預定時間，使得氫自由基能夠吸附在介電層的主 表面上以及導電圖案的表面上；(2)將反應室抽真空，同時暫停所有氣體供應，選擇性地將先前吸附在介電層的主表面 上的氫自由基去除；(3)將鎢前驅(qū)物導入反應室中，并維持在低壓及低溫下，使鎢前驅(qū)物與吸附在導電圖案 表面上的氫自由基反應，如此選擇性地在導電圖案表面上沉積出鎢金屬薄膜；以及(4)進行反應室的吹除，以移除反應副產(chǎn)物。
14.如權利要求13所述的制作半導體結構的方法，其特征在于該含氫物質(zhì)包含硅甲烷或氫氣。
15.如權利要求13所述的制作半導體結構的方法，其特征在于該鎢前驅(qū)物包含六氟化鎢。
16.如權利要求13所述的制作半導體結構的方法，其特征在于該低壓是指壓力低于 5torr。
17.如權利要求13所述的制作半導體結構的方法，其特征在于該低溫是指低于300°C。
18.如權利要求12所述的制作半導體結構的方法，其特征在于該介電層包含氧化硅、氮化硅或氮氧化硅。
19.如權利要求12所述的制作半導體結構的方法，其特征在于該導電圖案包含鈦、氮 化鈦、鉭、氮化鉭、鋁、銅、金、鎢、硅化金屬或上述組合或合金。
20.如權利要求12所述的制作半導體結構的方法，其特征在于該均厚金屬薄膜包含鎢。
21.如權利要求12所述的制作半導體結構的方法，其特征在于該均厚金屬薄膜的厚度 小于15納米。
22.如權利要求12所述的制作半導體結構的方法，其特征在于該導電圖案的厚度小于 15納米。
全文摘要
本發(fā)明公開了一種半導體結構及其制造方法。一種半導體結構，包括基材；介電層，設于該基材上；導電圖案，設于該介電層上，且該導電圖案包括上表面及側壁；以及金屬薄膜，僅選擇性地沉積在該導電圖案的上表面及側壁上，而不沉積在該介電層上。
文檔編號H01L21/768GK101882610SQ200910151729
公開日2010年11月10日 申請日期2009年7月13日 優(yōu)先權日2009年5月4日
發(fā)明者林江宏, 羅翊仁, 蘇國輝, 邱鈺珊 申請人:南亞科技股份有限公司