專利名稱：半導(dǎo)體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件和用于制造該半導(dǎo)體集 體元件和布線的半導(dǎo)體集成電路器件的技術(shù)。 "〃
背景技術(shù)：
常規(guī)上，在半導(dǎo)體集成電路器件的布局設(shè)計中，功率饋給擴(kuò)散 層在一個方向上延伸而構(gòu)成所需電路的MOS晶體管布置于其間并 且這些晶體管被視為一個單元。例如在日本專利公開第2006-253375 號中描述了這樣的單元布局的一個例子。另外，形成為在一個方向 上延伸的功率饋給擴(kuò)散層可以稱為"抽頭(tap)"。
曰本專利公開第11-135734號公開了一種技術(shù)，其中在具有二 極管(包括漏極區(qū)域和p型阱)的半導(dǎo)體器件中假設(shè)漏極區(qū)域中的 接觸的一邊與阱抽頭區(qū)域中的接觸的一邊之間的距離是Ll而漏極 區(qū)域中的接觸的另 一 邊與阱抽頭區(qū)域中的其它接觸的 一 邊之間的距 離是L2，那么L2》L1。通過設(shè)置這樣的條件有效地防止了二極管中 的靜電破壞而無雪崩擊穿。
曰本專利公開第2007-73885號公開了 一種在包括多個基本單 元的半導(dǎo)體集成電路器件中實現(xiàn)多種類電源而無損于集成度的技術(shù)。日本專利公開第2006-228982號公開了一種技術(shù)，其中在布置 有多個標(biāo)準(zhǔn)單元(具有用于形成電路的電路擴(kuò)散層)的半導(dǎo)體集成 電路器件中，如果按照預(yù)定間隔來布置并且利用互不相同的相位來 形成相鄰標(biāo)準(zhǔn)單元的電路擴(kuò)散層，則不連續(xù)地形成用于在有關(guān)相鄰 電路擴(kuò)散層的附近形成電源電勢或者地電勢的抽頭擴(kuò)散層。由此， 相對容易地實現(xiàn)圖案的高度集成而不降低圖案分辨率也不造成比如 相位差異這樣的問題。
發(fā)明內(nèi)容
由于形成半導(dǎo)體集成電路的個別電路單元的小型化近來已經(jīng) 得以發(fā)展，所以不僅要將布置于電路單元中的半導(dǎo)體元件和布線小 型化而且要無浪費(fèi)地利用電路單元的內(nèi)部并且布置半導(dǎo)體元件和布線。
單元的高度(單元在與抽頭垂直的方向上的長度)取決于可以 在單元之上通過的布線的數(shù)目。特別地，它取決于第二層布線(M2 布線)與第三層布線(M3布線)之間的一致性。具體而言，它取決 于第二層布線(M2布線)的最小布線節(jié)距。例如在如圖14中所示 的單元中，六個布線可以在抽頭之間通過，并且該單元可以視為七 個布線(包括在抽頭之一上方的布線)可以在其上通過的單元。這 樣的單元被稱為7個節(jié)距的單元。注意最小布線節(jié)距等于利用最小 特征尺寸來形成的第二層布線的寬度加上利用最小特征尺寸來形成 的布線之間的間距。這里在常規(guī)單元中，8個節(jié)距的單元或者9個節(jié) 距的單元已經(jīng)是主流。本發(fā)明人已經(jīng)嘗試實現(xiàn)如圖11中所示7個節(jié) 距的單元以便進(jìn)一步減少芯片尺寸。當(dāng)在高度小型化的電路單元中 布置半導(dǎo)體元件和布線時，本發(fā)明人已經(jīng)發(fā)現(xiàn)如下有待解決的問題。
圖11是形成上述半導(dǎo)體集成電路中所含邏輯電路的電路單元
的主要部分的平面圖。
在電路單元區(qū)域中形成有柵極電極101、 MISFET(金屬絕緣 體半導(dǎo)體場效應(yīng)晶體管)的源極/漏極形成于其中的有源區(qū)域102、
7布線103、 104以及用于將布線103、 104電連接到有源區(qū)域102或 者柵極電極101的塞105、 106和107。電路單元由這些部件形成。 布線104和連接到布線104的塞106是電源電勢或者參考電勢被供 應(yīng)到的用于饋給功率的布線和塞。向這些布線104和塞106供應(yīng)比 電連接到柵極電極101的布線103和塞105的電勢更高的電勢。另 外，為了饋給高電勢，多個塞106按照相等間隔放置于布線104以 下。圖12和圖13是用于闡明這些柵極電極101、有源區(qū)域102、布 線103、 104、塞105、 106和107的配置以及與其它部件的連接狀態(tài) 的平面圖。圖12僅圖示柵極電極101、有源區(qū)域102以及塞105、 106和107,而圖13僅圖示布線103、 104以及塞105、 106和107。
為了防止來自電勢差大的電源電勢或者參考電勢的噪聲影響 柵極電極101并且造成故障，要求連接到柵極電極101的塞105與 電源電勢或者參考電勢被供應(yīng)到的塞106相互隔開至少指定值(例 如塞105的直徑的約1.5倍)。這里，圖11至圖13的平面布局中所 示塞106之中的塞106A不能與塞105之中的塞105A隔開至少指定 值。作為用于解決這樣的問題的手段之一，可以調(diào)整柵極電極101 和布線103的平面布局。然而在高度小型化的電路單元中，現(xiàn)在難 以調(diào)整已經(jīng)無浪費(fèi)地利用了電路單元的內(nèi)部來布置的柵極電極101 和布線103的平面布局。另外，作為用于解決上述問題的另一手段， 可以通過擴(kuò)展電路單元區(qū)域?qū)⑷?06A和塞105A相互充分隔開，然 而這一對策使得難以實現(xiàn)電路單元的小型化。
本發(fā)明的一個目的在于提供一種可以將電路單元小型化的技術(shù)。
另外，本發(fā)明的另一目的在于提供一種即使在高度小型化的電
根據(jù)本說明書的描述和附圖，本發(fā)明的上述和其它目的及新穎 特征將顯而易見。
在本申請中公開的多個發(fā)明之中有代表性的發(fā)明的
發(fā)明內(nèi)容
簡述如下根據(jù)本發(fā)明的一個方面， 一種制造具有集成電路的半導(dǎo)體集成
電路器件的方法包括以下步驟(a)預(yù)備集成電路的包括多個有源 區(qū)域、多個柵極電極、多個信令布線、多個功率饋給布線、多個信 令塞和多個功率饋給塞的第一布局；并且(b)從第一布局刪除功率 饋給塞之中在與各信令塞的第一距離內(nèi)放置的功率饋給塞，其中在 步驟(a)中，用于將功率饋給布線電連接到有源區(qū)域的功率饋給塞 放置于功率饋給布線以下，其中比信令布線和信令塞的電勢更高的 電勢被供應(yīng)到功率饋給布線和功率饋給塞，并且其中在步驟(b)中 從第一布局刪除的功率饋給塞與信令塞接近到足以損害集成電路的 操作。
根據(jù)本發(fā)明的另 一方面， 一種半導(dǎo)體集成電路器件在半導(dǎo)體襯 底中包括元件隔離區(qū)域和由元件隔離區(qū)域限定的第一有源區(qū)域，其 中第一有源區(qū)域形成于半導(dǎo)體襯底中并且包括第一導(dǎo)電類型的第一 阱；其中第一有源區(qū)域還包括在第一方向上延伸并且多個MISFET 形成于其中的第一區(qū)域和在第一方向上延伸并且向MISFET 4t給功 率的第二區(qū)域；其中MISFET的各柵極電極在與第一方向相交的第 二方向上延伸；其中多個第一塞分別形成于MISFET的各柵極電極 中；并且其中在第二區(qū)域中，多個第二塞沿著第一方向來放置，并 且第二塞沒有形成于從第一塞的中心起的小于第一塞的直徑的2.5 倍的范圍內(nèi)。
通過在本申請中公開的本發(fā)明的諸多方面之中有代表性的方 面獲得的優(yōu)點簡述如下。
可以將電路單元小型化。
即使在高度小型化的電路單元中仍然可以防止電路可靠性下降。
圖1是形成根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路中所包 含的邏輯電路的電路單元的主要部分的平面圖；圖2是形成根據(jù)本發(fā)明實施例的半導(dǎo)體集成電路中所包含的 邏輯電路的電路單元的主要部分的平面圖3是形成根據(jù)本發(fā)明實施例的半導(dǎo)體集成電路中所包含的 邏輯電路的電路單元的主要部分的平面圖4是圖示了形成根據(jù)本發(fā)明實施例的半導(dǎo)體集成電路中所 包含的邏輯電路的電路單元的設(shè)計方法和布置多個電路單元的方法 的流程圖5是形成根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路中所包 含的邏輯電路的電路單元的平面圖6是形成根據(jù)本發(fā)明實施例的半導(dǎo)體集成電路中所包含的 邏輯電路的電路單元的平面圖7是形成根據(jù)本發(fā)明實施例的半導(dǎo)體集成電路中所包含的 邏輯電路的電路單元的平面圖8是圖示對形成根據(jù)一個本發(fā)明實施例的半導(dǎo)體集成電路 中所包含的邏輯電路的多個電路單元進(jìn)行布置的方法的說明圖9是根據(jù)一個本發(fā)明實施例的用于比較形成半導(dǎo)體集成電 路中所包含的邏輯電路的電路單元的面積與在指定塞之間有充分間 距時形成的電路單元的面積的說明圖10是根據(jù)一個本發(fā)明實施例的用于比較形成半導(dǎo)體集成電 路中所包含的邏輯電路的電路單元的面積與在指定塞之間有充分間 距時形成的電路單元的面積的說明圖11是形成半導(dǎo)體集成電路中所包含的邏輯電路的電路單元 的主要部分的平面圖12是形成半導(dǎo)體集成電路中所包含的邏輯電路的電路單元 的主要部分的平面圖13是形成半導(dǎo)體集成電路中所包含的邏輯電路的電路單元 的主要部分的平面圖；并且
圖14是用于圖示本實施例的布線節(jié)距的參考圖。
具體實施例方式
為求方便如果需要的話，將以下實施例劃分成多個部分或者實 施例來進(jìn)行說明。除了特別明顯地表明之外，它們并非互不相關(guān)， 并且一個實施例具有對另一實施例的部分或者全部比如進(jìn)行修改、 詳述和補(bǔ)充說明的關(guān)系。
在以下實施例中，當(dāng)提及元件數(shù)等(包括數(shù)目、數(shù)值、數(shù)量、 范圍等)時，除了特別明顯地指定其以及理論上將其明顯地限于具 體數(shù)的情況之外，其可以并不限于具體數(shù)而是可以大于或者小于該 具體數(shù)。
另外在以下實施例中無需贅言，要素(包括要素步驟等)除了 特別明顯地指定其以及從理論觀點來看將其視為明顯地不可或缺等 情況之外并非必然地不可或缺。另外，當(dāng)在實施例等中關(guān)于組成元
件等描述為"包括A"時，例如除非另外具體地聲明"僅包括相關(guān)元 件"，則當(dāng)然不應(yīng)排除相關(guān)元件之外的元件。
類似地，在以下實施例中，當(dāng)提及元件等的形狀、位置關(guān)系等 時，除了特別清楚地指定和從理論觀點來看認(rèn)為明顯地不恰當(dāng)?shù)那?況之外應(yīng)當(dāng)包括形狀基本上類似或者相似的元件。這一聲明也適用 于上述數(shù)值和范圍。
另外，當(dāng)提及材料等時，除非另外具體地聲明并非如此或者除 非另外在原理上或者情形上并非如此，則指定材料是主要材料并且 不應(yīng)排除輔助元素、添加物、附加元件等。例如除非另有具體指明， 則硅部件應(yīng)當(dāng)不僅包含純硅而且包含添加雜質(zhì)、二元或者三元合金 (例如SiGe)等(包括硅作為主要元素)。
在用于圖示實施例的附圖中向具有相同功能的相同部件通篇 地給予相同參考標(biāo)號以省略重復(fù)描述。
另外在實施例中所用附圖中甚至可以將陰影線應(yīng)用于平面圖 以4更于查看。
下文將根據(jù)附圖具體地描述本發(fā)明的實施例。
實施例中說明的單元高度(單元在與抽頭垂直的方向上的長
ii度)與如上所述的圖14的單元高度相同。也就是說，單元的高度取
決于可以在單元之上通過的布線的數(shù)目。特別地，它取決于第二層
布線(M2布線)與第三層布線(M3布線之間)的一致性。具體而 言，它取決于第二層布線(M2布線)的最小布線節(jié)距。在圖1中所 示單元中，六個布線可以在抽頭之間通過，并且該單元可以被一見為 七個布線(包括在抽頭之一上方的布線)可以在其上通過的單元。 也就是說，該單元包括7個節(jié)距的單元。注意最小布線節(jié)距在這里 等于利用最小特征尺寸來形成的第二層布線的寬度加上利用最小特 征尺寸來形成的布線之間的間3巨。
這一實施例的半導(dǎo)體集成電路器件包括邏輯電路(集成電路)， 如例如選擇器電路、異或(XOR)電路或者觸發(fā)器電路。
圖1至圖3是形成這一邏輯電路的電路單元的主要部分的平面 圖，其中圖示了相鄰兩個電路單元之間邊界的附近處。圖1圖示
區(qū)域)、第一層布線和用于將MISFET組成部件電連接到第一層布 線的塞，圖2僅圖示在與圖1中相同位置的MISFET組成部件和塞， 而圖3僅圖示在與圖1中相同位置的第一層布線和塞。
在電路單元區(qū)域中形成有柵極電極1、 MISFET的源極/漏極形 成于其中的有源區(qū)域2、布線3、 4以及用于將布線3、 4電連接到有 源區(qū)域2和4冊極電極1的塞5、 6和7。電路單元由這些部件形成。 例如通過在半導(dǎo)體村底的主表面中形成稱為STI(淺溝槽隔離)或者 SGI (淺槽隔離)的淺槽型隔離區(qū)域來限定有源區(qū)域2。 STI是通過 將絕緣膜如氧化硅膜嵌入到在半導(dǎo)體襯底中形成的槽中來形成的區(qū) 域。這一 隔離區(qū)域限定有源區(qū)域LN和有源區(qū)域LP。
柵極電極1例如由多晶硅膜形成并且經(jīng)由在半導(dǎo)體襯底的主 表面之上由薄氧化硅膜等形成的柵極絕緣膜來構(gòu)圖。柵極長度例如 不大于例如65nm。 n溝道型MISFET的多個棚4及電才及1形成于在圖 中橫向延伸的有源區(qū)域LN中并且形成為分別在圖中縱向延伸。類似 地，p溝道型MISFET的多個柵極電極1形成于在圖中橫向延伸的有源區(qū)域LP中并且形成為分別在圖中縱向延伸。另外，在組成柵極電
極1的多晶硅膜之中，將n型雜質(zhì)引入到n溝道型MISFET的多晶硅中，而將p型雜質(zhì)引入到p溝道型MSFET的多晶硅中。
另外，有源區(qū)域LN是在半導(dǎo)體襯底中形成p型阱的區(qū)域。在有源區(qū)域LN之中，在形成n溝道型MISFET的區(qū)域中，在柵極電極1的兩側(cè)上的p型阱的表面中形成i型半導(dǎo)體區(qū)域和n+型半導(dǎo)體區(qū)域，并且這些區(qū)域用作為LDD (輕度摻雜漏極)結(jié)構(gòu)的源極/漏極區(qū)域。在有源區(qū)域LN之中，在放置多個塞6的功率饋給區(qū)域中，在p型阱的表面中形成p+型半導(dǎo)體區(qū)域。在n溝道型MISFET的操作期間，將向n溝道型MISFET的p型阱施加經(jīng)由布線4G向功率饋給有源區(qū)域LN供應(yīng)的電勢。
另外，有源區(qū)域LP是在半導(dǎo)體襯底中形成n型阱的區(qū)域。在有源區(qū)域LP之中，在形成p溝道型MISFET的區(qū)域中，在柵極電極1的兩側(cè)上的n型阱的表面中形成p-型半導(dǎo)體區(qū)域和p+型半導(dǎo)體區(qū)域，并且這些區(qū)域用作為LDD (輕度摻雜漏極)結(jié)構(gòu)的源極/漏極區(qū)域。在有源區(qū)域LP之中，在放置多個塞6的功率饋給區(qū)域中，在n型阱的表面中形成n+型半導(dǎo)體區(qū)域。在p溝道型MISFET的操作期間，將向p溝道型MISFET的n型阱施加經(jīng)由布線4V向功率饋給有
源區(qū)域LP供應(yīng)的電勢。
p-型半導(dǎo)體區(qū)域和p+型半導(dǎo)體區(qū)域的雜質(zhì)濃度高于p型阱的雜
質(zhì)濃度，而n-型半導(dǎo)體區(qū)域和n+型半導(dǎo)體區(qū)域的雜質(zhì)濃度高于n型
阱的雜質(zhì)濃度。
另外，對柵極電極1的表面和有源區(qū)域LN的表面(形成n溝道型MISFET的區(qū)域中n+型半導(dǎo)體區(qū)域的表面以及功率饋給區(qū)域中p+型半導(dǎo)體區(qū)域的表面)以及有源區(qū)域LP的表面(形成p溝道型MISFET的區(qū)域中p+型半導(dǎo)體區(qū)域的表面以及功率饋給區(qū)域中n+型半導(dǎo)體區(qū)域的表面)進(jìn)行硅化工藝以形成硅化物層。硅化物層例如包括硅化鈷、硅化鎳、硅化鉬、硅化鈦或者硅化鉑。這樣的硅化物層減少了與塞的接觸電阻。形成塞5、 6和7以便嵌入于在半導(dǎo)體襯底的主表面之上形成的層間絕緣膜中打開的接觸孔中。布線3、 4形成于這一層間絕緣膜之上。
布線(功率饋給布線)4和連接到布線4的塞6 (功率饋給塞)是用于饋給功率的布線和塞，對其供應(yīng)電源電勢或者參考電勢。向這些布線4和塞6供應(yīng)與電連接到柵極電極1布線(信令布線)3和塞(信令塞)5的電勢不同的電勢。具體而言，向這些布線4和塞6供應(yīng)比向柵極電極1供應(yīng)的電勢更高的電勢。另外，為了饋給高電勢，多個塞6除了其部分之外按照相等間隔放置于布線4以下。圖2和圖3是用于闡明這些柵極電極1、有源區(qū)域2、布線3、 4以及塞5、6和7的配置以及與其它部件的連接狀態(tài)的平面圖。如上所述，圖2僅圖示柵極電極l、有源區(qū)域2以及塞5、 6和7，而圖3 4又圖示布線3、 4以及塞5、 6和7。
如圖1和圖3中所示，功率饋給布線(布線4)包括用于供應(yīng)電源電勢VDD的布線4V和用于供應(yīng)參考電勢GND的布線4G。另外，如圖1和圖2中所示，在有源區(qū)域LN之中，經(jīng)由塞6連接到布線4V的功率饋給區(qū)域在圖中的水平方向上延伸。這對應(yīng)于圖中的中心部分。類似地，在有源區(qū)域LP之中，經(jīng)由塞6連接到布線4G的功率饋給區(qū)域在圖中的水平方向上延伸。這些對應(yīng)于圖中的頂部和底部。
這里，隨著電路單元的小型化發(fā)展，為了防止來自電勢差大的電源電勢或者參考電勢的噪聲影響柵極電極1并且造成故障，要求連接到柵極電極1的塞5與電源電勢或者參考電勢被供應(yīng)到的塞6相互隔開如下距離(第一距離)，該距離足以讓來自電源電勢或者參考電勢的噪聲不影響塞5。例如，要求塞5的邊緣與塞6的邊緣之間隔開的最短距離是塞5或者塞6的直徑的至少1.5倍。換而言之，要求塞5的中心與塞6的中心相互隔開如下距離，該距離是塞5或者塞6的直徑的至少約2.5倍。另外，要求塞5的中心與塞6的中心相互隔開如下距離，該距離至少是第一層布線的最小特征尺寸。例如，如果所有塞6按照相等間隔放置于布線4以下并且塞6也形成于圖1至圖3中所示布局位置6A,則在布局位置6A的塞6不能與塞5之中的塞(信令塞)5A充分隔開。在這一實施例中，在這樣的條件之下，進(jìn)行布局使得塞6沒有布置于這樣的布局位置6A并且各塞5與電勢差大的塞6充分隔開。由此，各塞5可以與塞6隔開而沒有平面地擴(kuò)展電路單元。即在從連接到柵極電極1的塞5A的邊緣起的小于塞5A的直徑的1.5倍的范圍內(nèi)沒有放置功率饋給塞6。換而言之，如果功率饋給塞6的中心放置于從連接到柵極電極1的塞5A的中心起的小于塞5A的直徑的2.5倍的范圍內(nèi)，則將不放置此塞6。另外，如果塞5的中心與塞6的中心之間的距離小于第一層布線的最小特征尺寸，則將不放置此塞6。
另外，具有布局位置6A的布線4包括在兩個相鄰電路單元之間延伸的部分，并且在兩個相鄰電路單元之間延伸的部分中包括布局位置6A,而在兩個相鄰電路單元之間延伸的該部分是在兩個電路單元中共同包括的部分。
僅在沒有與塞5充分隔開的布局位置6A處才省略對其供應(yīng)電源電勢或者參考電勢的塞6的放置。因此有可能防止出現(xiàn)比如電路單元中的MISFET的特性降級、電路的操作速度減少或者不能向電路供應(yīng)充分功率這樣的問題。
另外，在功率饋給有源區(qū)域LN、 LP中可能出現(xiàn)因塞6A的省略數(shù)量所致的少量電壓降。然而，由于放置大量塞6并且功率饋給布線4V、 4G布置于功率饋給有源區(qū)域LN、 LP之上，所以沒有大量電壓降。
下文將描述具有這一實施例的如上所述平面布局的電路單元的設(shè)計方法和布置多個電路單元的方法。
圖4是圖示這一實施例的電路單元的設(shè)計方法和布置電路單元的方法的流程圖。
首先，設(shè)計形成根據(jù)這一 實施例的邏輯電路的個別電路單元的平面布局(第一布局)(步驟P1 )。這里，圖5至圖7是一個電路單元的平面圖。圖6和圖7是用于闡明有源區(qū)域2、布線3、 4以及塞5、 6和7以及與其它部件的連接狀態(tài)的主要部分的平面圖。圖6僅圖示在與圖5的位置相同的位置的柵極電極1、有源區(qū)域2以及塞
5、 6和7,而圖7僅圖示在與圖5的位置相同的位置的布線3、 4以及塞5、 6和7。另外，圖5至圖7中所示電路單元具有用以允許六個第二層布線(M2布線)在電路單元之上通過的高度。如圖14中所示，這一單元視為如下單元，該單元允許七個布線(包括在抽頭之一上方的布線)在該單元之上通過。即該單元包括7個節(jié)距的單元。在這一實施例中，這對于第一層布線也成立。即這一實施例的電路單元是低單元高度的電路單元，其中可以在與布線4的延伸方向相交(垂直)的方向(與頁面垂直的方向)上利用最小特征尺寸來布置上至共計七個布線3、 4。
在個別電路單元的平面布局的設(shè)計階段，首先按照相等間隔將多個塞6放置于對其供應(yīng)電源電勢或者參考電勢的布線4以下。接著從平面布局刪除不能與連接到柵極電極1的各塞5充分隔開的塞
6。 注意在圖5至圖7中將不能與刪除的塞6充分隔開的塞5圖示為塞5A。接著在這一平面布局中將標(biāo)識標(biāo)記6B放置于刪除的塞6的位置。
接著，通過P&R (放置和配線(Place and Route ))設(shè)計來設(shè)計在步驟P1中被設(shè)計布局的個別電路單元的放置布局，然后完成包括這一實施例的邏輯電路的整個半導(dǎo)體芯片的平面布局(第二布局)(步驟P2)。在這一情況下，如圖8中所示，關(guān)于個別電路單元KC，將放置布局設(shè)計為矩形塊。
接著，進(jìn)行整個半導(dǎo)體芯片的平面布局的設(shè)計驗證(設(shè)計規(guī)則校驗；DRC )，然后預(yù)備GDS (圖形數(shù)據(jù)系統(tǒng))(步驟P3 )。
如上所述，對其供應(yīng)高電勢如電源電勢或者參考電勢的布線4(見圖l、圖3、圖5和圖8)具有在兩個相鄰電路單元KC之間延伸的部分，而在兩個相鄰電路單元KC之間延伸的該部分是在兩個電^各單元KC中共同包括的部分。因此，相關(guān)布線4用作為電^各單
16元KC (該KC是圖8中的矩形塊)的外邊緣。出于這一原因，即使上述標(biāo)識標(biāo)記6B方文置于兩個相鄰的電i 各單元KC之一的布線4中，該塞6也可以放置于另一電路單元KC中的布線4的相應(yīng)位置(參見圖8)。
然后在這一步驟P3中，使用如下規(guī)則(計算處理)來進(jìn)行對整個半導(dǎo)體芯片的平面布局的設(shè)計驗證如果放置于兩個相鄰電路
單元KC之一 中的標(biāo)識標(biāo)記6B與另 一 電路單元KC的塞6相互重疊，則從平面布局刪除相關(guān)的重疊塞6。即在這一步驟P3中，可以從整個半導(dǎo)體芯片的平面布局中全體地刪除與標(biāo)識標(biāo)記6B重疊的所有塞6，并且可以預(yù)備用于制造所需標(biāo)記的GDS。
由于預(yù)先知道將從布局刪除的塞6所在的布線層，所以甚至可以容易地處理其中個別電路單元KC的平面布局設(shè)計步驟Pl由一個公司進(jìn)行而P&R設(shè)計步驟P2由另一公司進(jìn)行的情況，因為僅需從平面布局刪除按照P&R設(shè)計與標(biāo)識標(biāo)記6B重疊的塞6。
另外，在完成步驟P2的P&R設(shè)計之前沒有確定哪個電路單元KC與某個電路單元KC相鄰。出于這一原因，難以在個別電路單元KC的平面布局的設(shè)計階段從平面布局刪除待刪除的所有塞6。然而，通過制定在步驟P3中的設(shè)計驗證中從平面布局強(qiáng)行刪除與標(biāo)識標(biāo)記6B重疊的塞6這一規(guī)則(計算處理)，可以從平面布局容易地刪除待刪除的塞6。
接著，基于在步驟P3中預(yù)備的GDS來預(yù)備用于電路圖案轉(zhuǎn)移的掩模(步驟P4)。由此可以將其中已經(jīng)刪除不能與各塞5充分隔開的塞6的電路圖案繪制到掩模上，并且使用這一掩?？梢詫⑵渲懈魅?與塞6充分隔開的電路圖案轉(zhuǎn)移到半導(dǎo)體襯底。
根據(jù)如上所述實施例，在對其供應(yīng)電源電勢或者參考電勢的塞6之中，在平面布局設(shè)計之時刪除不能與待連接到柵極電極1的塞5充分隔開的塞6。因此，相關(guān)塞6可以與各塞5充分隔開而沒有擴(kuò)展電路單元KC的平面尺寸、特別是在如下方向上的平面尺寸，該方向與在塞6之上延伸的布線4的延伸方向相交(垂直)。附帶提及一點，電路單元KC在通過擴(kuò)展電路單元KC的平面尺寸將塞5和塞6相互最低限度地隔開而沒有刪除不能與塞5充分隔開的塞6時的布局條件由A代表，而在如這一實施例中一樣在平面布局設(shè)計之時刪除指定塞6時的布局條件由B代表。這里，根據(jù)由本發(fā)明人進(jìn)行的仿真，當(dāng)電路單元KC在布局條件A中的面積頭見一化成100%時，電路單元KC在布局條件B中的面積在電路單元KC是選擇器電路的情況下可以減少至約85% (見圖9)而作為整個半導(dǎo)體芯片可以減少至約96.8% 。另外，電路單元KC在布局條件B中的面積在電路單元KC是觸發(fā)器電路的情況下可以減少至約77%(見圖10)。也就是說，根據(jù)這一實施例，在平面布局設(shè)計之時僅刪除沒有與塞5充分隔開的塞6。因此有可能實現(xiàn)電路單元KC的小型化而又防止可靠性下降，比如電路單元KC中的MISFET的特性降級、電路的操作速度減少或者無法向電路供應(yīng)充分功率。
另外，根據(jù)這一實施例，即使當(dāng)集成電路由被布局設(shè)計的多個電路單元KC形成以便使平面尺寸最小時，仍然可以在平面布局設(shè)計之時容易地僅刪除沒有與塞5充分隔開的塞6。因此，可以利用最小尺寸來容易地設(shè)計各種集成電路，并且可以改進(jìn)電路設(shè)計的部署。
如上所述，已經(jīng)基于實施例具體地描述了由本發(fā)明人創(chuàng)造的本
改而不脫離其范圍。
例如，在本實施例中已經(jīng)描述7個節(jié)距的單元但是不限于此，例如本發(fā)明可以相似地應(yīng)用于少于7個節(jié)距的單元，比如6個節(jié)距的單元或者5個節(jié)距的單元。
另夕卜，在本實施例中示出由多晶硅膜形成柵極電極1的例子但是不限于此，例如柵極電極1可以由金屬膜形成。作為這樣的金屬膜，列舉Ti、 TiN、 Pt或者Al。
另外，在本實施例中示出由氧化硅膜形成柵極絕緣膜的例子但是不限于此，例如柵極絕緣膜可以由介電常數(shù)比氮化硅膜的介電常數(shù)更大的膜形成。作為介電常數(shù)高的這樣的膜，列舉HfO、 HfAlO、HfSiO、 ZrO、 ZrAlO、 ZrSiO、 LaO、 LaSiO、 TaO或者TiO。
本發(fā)明的半導(dǎo)體集成電路器件及其制造方法可以應(yīng)用于具有 由高度小型化的電路單元形成的集成電路的半導(dǎo)體集成器件的制造 工藝。
權(quán)利要求
1.一種制造具有集成電路的半導(dǎo)體集成電路器件的方法，所述方法包括以下步驟(a)預(yù)備所述集成電路的包括多個有源區(qū)域、多個柵極電極、多個信令布線、多個功率饋給布線、多個信令塞和多個功率饋給塞的第一布局；并且(b)從所述第一布局刪除所述功率饋給塞之中在與各所述信令塞的第一距離內(nèi)放置的所述功率饋給塞，其中在所述步驟(a)中，用于將所述功率饋給布線電連接到所述有源區(qū)域的所述功率饋給塞放置于所述功率饋給布線以下，其中比所述信令布線和所述信令塞的電勢更高的電勢被供應(yīng)到所述功率饋給布線和所述功率饋給塞，并且其中在所述步驟(b)中從所述第一布局刪除的所述功率饋給塞與所述信令塞接近到足以損害所述集成電路的操作。
2. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體集成電路器件的方法， 其中所述第一距離是所述信令塞的直徑的1.5倍。
3. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體集成電路器件的方法， 其中在所述步驟(a)中，所述功率饋給塞按照相等間隔放置于所述功率饋給布線之下。
4. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體集成電路器件的方法， 其中所述集成電路由一個或者多個電路單元形成，并且 其中對各所述電路單元進(jìn)行所述步驟(a)和所述步驟(b)。
5. 根據(jù)權(quán)利要求4所述的制造半導(dǎo)體集成電路器件的方法， 其中所述功率饋給布線和所述功率饋給塞布置于兩個相鄰電路單元之間并且共同地包含于所述兩個相鄰電路單元這二者的所述第 一布局中；并且其中在所述步驟(b)中，標(biāo)識標(biāo)記放置于已經(jīng)從所述第一布局 刪除的所述功率饋給塞的位置，并且所述方法還包括以下步驟(c)通過布置所述電路單元的各所述第一布局來形成所述集成 電路的第二布局，并且然后從所述第二布局刪除在所述功率々資給塞 與所述標(biāo)識標(biāo)記重疊的位置處的所述功率饋給塞。
6. 根據(jù)權(quán)利要求5所述的制造半導(dǎo)體集成電路器件的方法， 其中所述第二布局是整個半導(dǎo)體芯片的布局，并且 其中用于轉(zhuǎn)移所述集成電路的圖案的掩?；谒龅诙季謥碇圃?。
7. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體集成電路器件的方法，其中所述第 一布局形成于這樣的小平面區(qū)域內(nèi)使得有待在所述 步驟(b)中刪除的所述功率饋給塞不能與最近信令塞隔開至少所述 第一距離。
8. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體集成電路器件的方法， 其中所述第一布局減少具有所述集成電路的半導(dǎo)體芯片在與所述功率饋給布線的延伸方向相交的方向上的平面尺寸。
9. 一種半導(dǎo)體集成電路器件，在半導(dǎo)體襯底中包括元件隔離區(qū) 域和由所述元件隔離區(qū)域限定的第 一有源區(qū)域，其中所述第 一有源區(qū)域形成于所述半導(dǎo)體村底中并且包括第一 導(dǎo)電類型的第一阱；其中所述第一有源區(qū)域還包括在第一方向上延伸并且多個MISFET形成于其中的第一區(qū)域和在所述第一方向上延伸并且向所 述MISFET饋給功率的第二區(qū)域；其中所述MISFET的各柵極電極在與所述第一方向相交的第二 方向上延伸；其中多個第 一塞分別形成于所述MISFET的各所述柵極電極中；并且其中在所述第二區(qū)域中，多個第二塞沿著所述第一方向來放置， 并且所述第二塞沒有形成于從所述第一塞的中心起的小于所述第一 塞的直徑的2.5倍的范圍內(nèi)。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路器件，其中所述第二塞除了在從所述第一塞的中心起的小于所述第一塞的直徑的2.5倍的范圍內(nèi)的部分之外按照相等間隔放置于所述第 二區(qū)域之上。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路器件，其中經(jīng)由所述第 一塞向所述柵極電極饋給的電勢和經(jīng)由所述第 一塞向所述第二區(qū)域饋給的電勢是互不相同的電勢。
12. —種半導(dǎo)體集成電路器件，在半導(dǎo)體襯底中包括元件隔離 區(qū)域和由所述元件隔離區(qū)域限定的第 一有源區(qū)域和第二有源區(qū)域，其中所述第一有源區(qū)域形成于所述半導(dǎo)體襯底中并且包括p型第一阱；其中所述第一有源區(qū)域還包括在第一方向上延伸并且多個n溝 道型MISFET形成于其中的第一區(qū)域和在所述第一方向上延伸并且 向所述n溝道型MISFET饋給的第二區(qū)域；其中所述n溝道型MISFET的各柵極電極在與所述第 一方向相 交的第二方向上延伸；其中多個第一塞分別形成于所述n溝道型MISFET的各所述柵 極電極中；其中在所述第二區(qū)域中，多個第二塞沿著所述第一方向來放置； 其中所述第二有源區(qū)域形成于所述半導(dǎo)體襯底中并且包括n型 第二阱；其中所述第二有源區(qū)域還包括在所述第一方向上延伸并且多個p溝道型MISFET形成于其中的第三區(qū)域和在所述第一方向上延伸 并且向所述p溝道型MISFET饋給的第四區(qū)域；其中所述p溝道型MISFET的各柵極電極在所述第二方向上延伸；其中多個第三塞分別形成于所述p溝道型MISFET的各所述柵 極電極中；其中在所述第四區(qū)域中，多個第四塞沿著所述第一方向來放置；其中所述第一區(qū)域至所述第四區(qū)域在所述第二方向上以所述第 二區(qū)域、所述第一區(qū)域、所述第三區(qū)域和所述第四區(qū)域的順序來布置；其中所述第二塞沒有形成于從所述第一塞的中心起的小于所述第一塞的直徑的2.5倍的范圍內(nèi)；并且其中所述第四塞沒有形成于從所述第三塞的中心起的小于所述 第三塞的直徑的2.5倍的范圍內(nèi)。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件， 其中所述第二塞除了在從所述第一塞的中心起的小于所述第一塞的直徑的2.5倍的范圍內(nèi)的部分之外按照相等間隔放置于所述第 二區(qū)域之上，并且其中所述第四塞除了在從所述第三塞的中心起的小于所述第三 塞的直徑的2.5倍的范圍內(nèi)的部分之外按照相等間隔放置于所述第 四區(qū)i或之上。
14. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件，其中經(jīng)由所述第 一塞向所述柵極電極饋給的電勢和經(jīng)由所述第 一塞向所述第二區(qū)域饋給的電勢是互不相同的電勢，并且其中經(jīng)由所述第三塞向所述柵極電極饋給的電勢和經(jīng)由所述第 四塞向所述第四區(qū)域饋給的電勢是互不相同的電勢。
15. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件，還包括 在第一層中的第一布線，經(jīng)由所述第二塞連接到所述第二區(qū)域并且在所述第一方向上延伸；以及在所述第一層中的第二布線，經(jīng)由所述第四塞連接到所述第四 區(qū)域并且在所述第一方向上延伸；其中六個所述第一層布線可以在所述第一布線與所述第二布線 之間通過。
16. 根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件， 其中在所述第二方向上，所述第二區(qū)域和所述第四區(qū)域的寬度是在使用最小特征尺寸來形成所述第二層布線時可以通過六個所述 第二層布線的寬度。
全文摘要
本發(fā)明提供了一種即使在高度小型化的電路單元中仍然可以防止電路可靠性下降的電路布局設(shè)計方法。為了防止來自電勢差大的電源電勢或者參考電勢的噪聲影響柵極電極并且造成故障，要求連接到柵極電極的第一塞與對其供應(yīng)電源電勢或者參考電勢的第二塞相互隔開如下距離，該距離足以讓來自電源電勢或者參考電勢的噪聲不影響第一塞。為此，在按照相等間隔放置于布線以下的第二塞之中，在平面布局設(shè)計之時僅刪除在沒有與第一塞充分隔開的布局位置放置的第二塞。
文檔編號H01L23/528GK101673711SQ200910140258
公開日2010年3月17日 申請日期2009年7月13日 優(yōu)先權(quán)日2008年9月11日
發(fā)明者清水洋治, 落合俊彥, 西堀雅和 申請人:株式會社瑞薩科技