專利名稱：靜電放電防護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種靜電放電防護(hù)裝置，特別是有關(guān)于一種高壓靜電放電防護(hù)裝置。
背景技術(shù)：
集成電路的靜電放電(Electrostatic Discharge ；以下簡(jiǎn)稱ESD)事件，指的是具 有高電壓的靜電電荷，通過集成電路芯片的釋放過程。雖然如此的靜電電荷量通常不多，但 是，因?yàn)楦唠妷旱脑颍溽尫诺乃查g能量也相當(dāng)?shù)目捎^，如果沒有善加處理，往往會(huì)造成 集成電路的燒毀。因此，ESD已經(jīng)是半導(dǎo)體產(chǎn)品中重要的可靠度考察指標(biāo)之一。比較為一般人所熟悉 的ESD測(cè)試有兩種，人體放電模式(human body model, HBM)以及機(jī)器放電模式(machine model, MM)。一般商業(yè)用的集成電路都必須具備一定程度的HBM以及MM的耐受度，才可以 銷售，否則，集成電路非常容易因?yàn)榕既坏腅SD事件而損毀。也因此，如何制造一個(gè)有效率 的ESD防護(hù)裝置/元件，來保護(hù)集成電路，也是業(yè)界一直不斷探討與研究的問題。為了承受高電壓，傳統(tǒng)的高壓ESD元件通常是由電路中高壓元件所構(gòu)成。然而，高 壓元件的金屬繞線會(huì)影響電場(chǎng)分布，因而造成電路的破壞。已知的解決方式是將高壓元件的一端設(shè)計(jì)成獨(dú)立的接觸墊(PAD)。但是，由高壓元 件修改所得到的高壓ESD元件也必須具有一獨(dú)立的接觸墊。因此，增加電路布局的復(fù)雜性， 并使得集成電路的面積大幅增加。

發(fā)明內(nèi)容
本發(fā)明提供一種靜電放電防護(hù)裝置，所述靜電放電防護(hù)裝置包括一襯底、一第一 摻雜區(qū)、一第一柵極、一第二摻雜區(qū)、一第二柵極以及一第三摻雜區(qū)。襯底具有一第一導(dǎo)電 型態(tài)。第一摻雜區(qū)具有一第二導(dǎo)電型態(tài)，并形成于襯底之中。第一柵極形成于襯底之上。第 二摻雜區(qū)具有第二導(dǎo)電型態(tài)，并形成于襯底之中。第一、第二摻雜區(qū)以及第一柵極構(gòu)成一晶 體管。第二柵極形成于襯底之上，并與第一柵極彼此隔離。第三摻雜區(qū)具有第一導(dǎo)電型態(tài)， 形成于襯底之中，并與第二摻雜區(qū)相互隔離。第一、第三摻雜區(qū)以及第二柵極構(gòu)成一放電元 件。本發(fā)明另提供一種靜電放電防護(hù)裝置，所述靜電放電防護(hù)裝置包括一襯底、一第 一摻雜區(qū)、一第一柵極、一第二摻雜區(qū)、一第三摻雜區(qū)以及一第四摻雜區(qū)。襯底具有一第一 導(dǎo)電型態(tài)。第一摻雜區(qū)具有一第二導(dǎo)電型態(tài)，并形成于襯底之中。第一柵極形成于襯底之 上。第二摻雜區(qū)具有第二導(dǎo)電型態(tài)，并形成于襯底之中。第一、第二摻雜區(qū)以及第一柵極構(gòu) 成一晶體管。第三摻雜區(qū)具有第一導(dǎo)電型態(tài)，形成于襯底之中，并與第二摻雜區(qū)相互隔離。 第四摻雜區(qū)具有第二導(dǎo)電型態(tài)，形成于襯底之中，并與第二摻雜區(qū)相互隔離。第一、第三、第 四摻雜區(qū)與第二柵極構(gòu)成一放電元件。本發(fā)明的靜電放電防護(hù)裝置能有效地保護(hù)集成電路，避免其因?yàn)榕既坏腅SD事件而損毀，同時(shí)不增加電路布局的復(fù)雜性。


圖IA為本發(fā)明的ESD防護(hù)裝置的一可能實(shí)施例；圖IB為本發(fā)明的ESD防護(hù)裝置的另一可能實(shí)施例；圖2為圖IB的A-A”剖面示意圖； 圖3A為圖IB的B-B”剖面示意圖；圖3B為本發(fā)明的ESD防護(hù)裝置的電路示意圖；圖4為放電元件的另一可能實(shí)施例。附圖標(biāo)號(hào)100、100，ESD 防護(hù)裝置;111、112、121、171、172、371、381 摻雜區(qū)；151、161:柵極;180、180，放電元件；190、190，晶體管；101 接觸墊；131 134、141 場(chǎng)氧化層；200 襯底；211、212、221、222、311、321 阱；240、250、260、340、360 金屬層；241、251、261、341、361、362 插塞。
具體實(shí)施例方式為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施 例，并配合附圖，作詳細(xì)說明如下圖IA為本發(fā)明的ESD防護(hù)裝置的一可能實(shí)施例。如圖所示，ESD防護(hù)裝置100包 括，襯底(未顯示)、摻雜區(qū)111、112、121、柵極151及161。在本實(shí)施例中，摻雜區(qū)111及 121相互隔離。柵極151及161相互隔離。在另一可能實(shí)施例中，摻雜區(qū)111及121是分別 形成在兩阱之中，其中這兩阱相互隔離。摻雜區(qū)111、柵極151以及摻雜區(qū)112構(gòu)成晶體管190。晶體管190為一高壓元 件，至少可承受200伏特以上的高壓。在本實(shí)施例中，摻雜區(qū)111可作為晶體管190的漏極 (drain)。摻雜區(qū)112可作為晶體管190的源極(source)。柵極151作為晶體管190的柵極。 在一可能實(shí)施例中，晶體管190為一橫向擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(laterally diffused metal oxide semiconductor field effect transistor ；以下簡(jiǎn)禾爾 LDMOS FET)。摻雜區(qū)121、柵極161以及摻雜區(qū)112構(gòu)成放電元件180。放電元件180也為一 高壓放電元件。根據(jù)摻雜區(qū)112的導(dǎo)電型態(tài)，放電元件180可被設(shè)定成一絕緣柵雙極型晶 體管(Insulated Gate Bipolar Transistor ；以下簡(jiǎn)稱 IGBT)或是(Silicon Controlled Rectifier ；以下簡(jiǎn)稱SCR)。摻雜區(qū)121可作為放電元件180的漏極。摻雜區(qū)112可作為 放電元件180的源極。柵極161作為放電元件180的柵極。
在防護(hù)模式(ESD事件發(fā)生)下，晶體管190為失能狀態(tài)，放電元件180為使能狀 態(tài)，用以釋放ESD事件所引起的ESD電流。在本實(shí)施例中，由于摻雜區(qū)111與121彼此隔離， 因此，在正常模式(ESD事件未發(fā)生)下，晶體管190運(yùn)作時(shí)，其所產(chǎn)生的電流不會(huì)對(duì)放電元 件180造成影響。在此例中，當(dāng)ESD事件未發(fā)生時(shí)，放電元件180為失能狀態(tài)，晶體管190為使能狀 態(tài)。在一可能實(shí)施例中，晶體管190可為一啟始(startup)元件，用以提供操作電壓給相關(guān) 電路。在本實(shí)施例中，ESD防護(hù)裝置100還包括摻雜區(qū)171，用以隔離摻雜區(qū)111及121。 在另一可能實(shí)施例中，摻雜171也可隔離柵極151與161。在其它實(shí)施例中，ESD防護(hù)裝置 100還包括接觸墊101。接觸墊101形成于摻雜區(qū)111之上。另外，摻雜區(qū)111與121形成一環(huán)形結(jié)構(gòu)，并且圍繞接觸墊101。柵極151與161 形成一環(huán)形結(jié)構(gòu)，圍繞摻雜區(qū)111與121。同樣地，摻雜區(qū)112形成一環(huán)形結(jié)構(gòu)，圍繞柵極 151 與 161。
圖IB為本發(fā)明的ESD防護(hù)裝置的另一可能實(shí)施例。圖IB相似于圖1A，不同之處 在于，圖IB的ESD防護(hù)裝置100’具有場(chǎng)氧化層131 134、141以及摻雜區(qū)172。摻雜區(qū) 172具有第一導(dǎo)電型態(tài)，可作為晶體管190’以及放電元件180’的基極(bulk)。場(chǎng)氧化層131與141彼此隔離，但形成一環(huán)形結(jié)構(gòu)，圍繞摻雜區(qū)111與121。場(chǎng)氧 化層132圍繞柵極151與161。在本實(shí)施例中，摻雜區(qū)171隔離場(chǎng)氧化層131與141。場(chǎng)氧 化層133圍繞摻雜區(qū)112。摻雜區(qū)172圍繞場(chǎng)氧化層133。場(chǎng)氧化層134圍繞摻雜區(qū)172。在本實(shí)施例中，場(chǎng)氧化層131的寬度Wl等于場(chǎng)氧化層141的寬度W2。因此，在防 護(hù)模式下，放電元件180’可在晶體管190’被使能前，提早被使能，故可即時(shí)釋放ESD電流。 在其它可能實(shí)施例中，場(chǎng)氧化層131的寬度Wl大于場(chǎng)氧化層141的寬度W2。圖2為圖IB的A-A”剖面(即晶體管190’)示意圖。如圖所示，摻雜區(qū)111、112 及172均形成于襯底200之中。柵極151形成于襯底200之上。在一可能實(shí)施例中，襯底 200與摻雜區(qū)172的導(dǎo)電型態(tài)均為P型，摻雜區(qū)111與112的導(dǎo)電型態(tài)均為N型。因此，晶 體管 190’ 為一 N 型 LDMOS FET。如圖所示，場(chǎng)氧化層131設(shè)置在摻雜區(qū)111與柵極151之間。另外，摻雜區(qū)111與 場(chǎng)氧化層131是形成在阱211之中。在本實(shí)施例中，阱211為一深N型井(De印-Nwell)。 摻雜區(qū)111的摻雜濃度高于阱211。阱221形成于阱211與212之間。阱221為P型井。場(chǎng)氧化層132與摻雜區(qū)112 是形成于阱212之中。阱212為N型井。摻雜區(qū)112的摻雜濃度高于阱212。摻雜區(qū)172 形成于阱222之中。阱222為P型井，其中摻雜區(qū)172的摻雜濃度高于阱222。在本實(shí)施例中，金屬層240通過插塞(plug) 241，電連接摻雜區(qū)112。金屬層250 通過插塞251，電連接摻雜區(qū)172。金屬層260通過插塞261，電連接摻雜區(qū)111。在一可能 實(shí)施例中，金屬層260電連接接觸墊(如圖IA或圖IB所示)101。圖3A為圖IB的B-B”剖面圖(即放電元件180’)。如圖所示，摻雜區(qū)121、112及 172均形成于襯底200之中。柵極161形成于襯底200之上。在一可能實(shí)施例中，襯底200、 摻雜區(qū)121及172的導(dǎo)電型態(tài)均為P型，摻雜區(qū)112的導(dǎo)電型態(tài)為N型。摻雜區(qū)121及172 的摻雜濃度高于襯底200。
在本實(shí)施例中，放電元件180’為一絕緣柵雙極型晶體管(IGBT)。摻雜區(qū)121作為 IGBT的漏極。柵極161作為IGBT的柵極。摻雜區(qū)112作為IGBT的源極。摻雜區(qū)172作為 IGBT的基極。如圖所示，場(chǎng)氧化層141設(shè)置在摻雜區(qū)121與柵極161之間。再者，摻雜區(qū)121 與場(chǎng)氧化層141是形成在阱311之中。在本實(shí)施例中，阱311為一深N型井。阱311與阱 211 (如圖2所示)相隔離，并且場(chǎng)氧化層141的寬度W2可小于或等于場(chǎng)氧化層131的寬 度W1。在一可能實(shí)施例中，請(qǐng)結(jié)合參閱圖1A、圖1B、圖2與圖3A，摻雜區(qū)171隔離阱211及 311，其中摻雜區(qū)121的摻雜濃度高于阱311。阱321形成于阱311與212之間。阱321為P型井，其摻雜濃度低于摻雜區(qū)121。 場(chǎng)氧化層132與摻雜區(qū)112是形成于阱212之中。阱212為N型井。摻雜區(qū)112的摻雜濃 度高于阱212。摻雜區(qū)172形成于阱222之中。阱222為P型井，其中摻雜區(qū)172的摻雜濃 度高于阱222。在本實(shí)施例中，金屬層340通過插塞341及342，電連接摻雜區(qū)112及柵極161。金 屬層360通過插塞361，電連接摻雜區(qū)121。在一可能實(shí)施例中，金屬層360也電連接接觸 墊(如圖IA或圖IB所示)101。通過控制插塞361與場(chǎng)氧化層141之間的寬度W3，便可控 制放電元件180’的觸發(fā)電壓。因此，在防護(hù)模式(ESD事件發(fā)生)下，放電元件180’會(huì)比 晶體管190’較早被觸發(fā)，用以即時(shí)釋放ESD電流。
圖3B為本發(fā)明的ESD防護(hù)裝置的電路示意圖。如圖所示，ESD防護(hù)裝置100’包 括放電元件180’以及晶體管190’。在本實(shí)施例中，放電元件180’為N型的IGBT，晶體管 190’ 為 N 型的 LDMOS FET。晶體管190’的基極(Bulk)耦接放電元件180’的基極。晶體管190’的漏極 (drain)耦接放電元件180’的漏極。在一可能實(shí)施例中，放電元件180’的漏極耦接至一接 觸墊(pad)。晶體管190’的源極(Source)耦接放電元件180’的源極與柵極。在一可能實(shí) 施例中，放電元件180’的源極為一接地位(grounding)。因此，當(dāng)ESD事件發(fā)生在接觸墊 時(shí)，放電元件180’便可將ESD電流釋放至地。圖4為放電元件180’的另一可能實(shí)施例。圖4相似于圖3A，不同之處在于，圖4 的摻雜區(qū)121具有摻雜區(qū)371以及381。摻雜區(qū)371的導(dǎo)電型態(tài)為P型，摻雜區(qū)381的導(dǎo)電 型態(tài)為N型。摻雜區(qū)371的摻雜濃度高于襯底200。摻雜區(qū)381的摻雜濃度高于阱311。在本實(shí)施例中，放電元件180，為一硅控整流器(Silicon Controlled Rectifier ； 以下簡(jiǎn)稱SCR)。金屬層360通過插塞361及362，電連接摻雜區(qū)371及381，作為SCR的漏 極。通過控制插塞362與場(chǎng)氧化層141之間的寬度W4，便可控制SCR的觸發(fā)電壓。柵極161 通過金屬層340，電連接摻雜區(qū)112，用以作為SCR的柵極。摻雜區(qū)172作為SCR的基極。由于摻雜區(qū)371與381通過摻雜區(qū)171，與摻雜區(qū)111相隔離，因此，在正常模式 (ESD事件未發(fā)生)下，晶體管190’的電流不會(huì)對(duì)放電元件180’造成影響。另外，通過環(huán)狀 結(jié)構(gòu)，可使得ESD防護(hù)裝置承受高壓。再者，通過控制摻雜區(qū)121的導(dǎo)電型態(tài)，便可產(chǎn)生所需的放電元件。舉例而言，當(dāng) 摻雜區(qū)121的導(dǎo)電型態(tài)為P型(如圖3B所示)時(shí)，則放電元件為IGBT。當(dāng)摻雜區(qū)121的導(dǎo) 電型態(tài)為P型與N型(如圖4所示)時(shí)，則放電元件為SCR。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許之更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范 圍當(dāng)視前附的權(quán)利要求書范圍所界定為準(zhǔn)。
權(quán)利要求
一種靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置包括一襯底，具有一第一導(dǎo)電型態(tài)；一第一摻雜區(qū)，具有一第二導(dǎo)電型態(tài)，并形成于所述襯底之中；一第一柵極，形成于所述襯底之上；一第二摻雜區(qū)，具有所述第二導(dǎo)電型態(tài)，并形成于所述襯底之中，其中所述第一、第二摻雜區(qū)以及所述第一柵極構(gòu)成一晶體管；一第二柵極，形成于所述襯底之上，并與所述第一柵極彼此隔離；以及一第三摻雜區(qū)，具有所述第一導(dǎo)電型態(tài)，形成于所述襯底之中，并與所述第二摻雜區(qū)相互隔離，其中所述第一、第三摻雜區(qū)及所述第二柵極構(gòu)成一放電元件。
2.如權(quán)利要求1所述的靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置還包 括一第四摻雜區(qū)，其具有所述第一導(dǎo)電型態(tài)，并形成于所述襯底之中，用以隔離所述第二及 第三摻雜區(qū)，所述第四摻雜區(qū)還隔離所述第一及第二柵極，所述第一導(dǎo)電型態(tài)為P型，所述 第二導(dǎo)電型態(tài)為N型。
3.如權(quán)利要求1所述的靜電放電防護(hù)裝置，其特征在于，所述晶體管為一橫向擴(kuò)散金 屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，所述放電元件為一絕緣柵雙極型晶體管，其中所述第一摻 雜區(qū)作為所述晶體管的源極，所述第二摻雜區(qū)作為所述晶體管的漏極，所述第一摻雜區(qū)作 為所述放電元件的源極，所述第三摻雜區(qū)作為所述放電元件的漏極。
4.如權(quán)利要求1所述的靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置還包 括一金屬層，電連接所述第二柵極以及所述第一摻雜區(qū)。
5.如權(quán)利要求1所述的靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置還包 括一接觸墊，形成于所述第二摻雜區(qū)之上。
6.如權(quán)利要求1所述的靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置還包括一第一場(chǎng)氧化層，形成于所述第一柵極與所述第二摻雜區(qū)之間；以及 一第二場(chǎng)氧化層，形成于所述第二柵極與所述第三摻雜區(qū)之間，其中所述第二場(chǎng)氧化 層的寬度小于或等于所述第一場(chǎng)氧化層的寬度，所述第一及第二場(chǎng)氧化層彼此隔離。
7.一種靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置包括 一襯底，具有一第一導(dǎo)電型態(tài)；一第一摻雜區(qū)，具有一第二導(dǎo)電型態(tài)，并形成于所述襯底之中； 一第一柵極，形成于所述襯底之上；一第二摻雜區(qū)，具有所述第二導(dǎo)電型態(tài)，并形成于所述襯底之中，其中所述第一、第二 摻雜區(qū)以及所述第一柵極構(gòu)成一晶體管；一第三摻雜區(qū)，具有所述第一導(dǎo)電型態(tài)，形成于所述襯底之中，并與所述第二摻雜區(qū)相 互隔離；以及一第四摻雜區(qū)，具有所述第二導(dǎo)電型態(tài)，形成于所述襯底之中，并與所述第二摻雜區(qū)相 互隔離，其中所述第一、第三、第四摻雜區(qū)與所述第二柵極構(gòu)成一放電元件。
8.如權(quán)利要求7所述的靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置還包括一第五摻雜區(qū)，具有所述第一導(dǎo)電型態(tài)，并形成于所述襯底之中，用以隔離所述第二及第三摻雜區(qū)，以及隔離所述第二及第四摻雜區(qū)；以及一金屬層，電連接所述第三及第四摻雜區(qū)，其中所述第一導(dǎo)電型態(tài)為P型，所述第二導(dǎo) 電型態(tài)為N型。
9.如權(quán)利要求7所述的靜電放電防護(hù)裝置，其特征在于，所述晶體管為一橫向擴(kuò)散金 屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，所述放電元件為一硅控整流器，其中所述第一摻雜區(qū)作為 所述晶體管的源極，所述第二摻雜區(qū)作為所述晶體管的漏極，所述第一摻雜區(qū)作為所述放 電元件的源極，所述第三及第四摻雜區(qū)作為所述放電元件的漏極。
10.如權(quán)利要求7所述的靜電放電防護(hù)裝置，其特征在于，所述靜電放電防護(hù)裝置還包括一金屬層，電連接所述第二柵極以及所述第一摻雜區(qū)； 一接觸墊，形成于所述第二摻雜區(qū)之上；一第一場(chǎng)氧化層，形成于所述第一柵極與所述第二摻雜區(qū)之間；以及 一第二場(chǎng)氧化層，形成于所述第二柵極與所述第四摻雜區(qū)之間，其中所述第二場(chǎng)氧化 層的寬度小于或等于所述第一場(chǎng)氧化層的寬度，所述第一及第二場(chǎng)氧化層彼此隔離。
全文摘要
一種靜電放電防護(hù)裝置，包括一襯底、一第一摻雜區(qū)、一第一柵極、一第二摻雜區(qū)、一第二柵極以及一第三摻雜區(qū)。襯底具有一第一導(dǎo)電型態(tài)。第一摻雜區(qū)具有一第二導(dǎo)電型態(tài)，并形成于襯底之中。第一柵極形成于襯底之上。第二摻雜區(qū)具有第二導(dǎo)電型態(tài)，并形成于襯底之中。第一、第二摻雜區(qū)以及第一柵極構(gòu)成一晶體管。第二柵極形成于襯底之上，并與第一柵極彼此隔離。第三摻雜區(qū)具有第一導(dǎo)電型態(tài)，形成于襯底之中，并與第二摻雜區(qū)相互隔離。第一、第三摻雜區(qū)以及第二柵極構(gòu)成一放電元件。本發(fā)明的靜電放電防護(hù)裝置能有效地保護(hù)集成電路，避免其因?yàn)榕既坏腅SD事件而損毀，同時(shí)不增加電路布局的復(fù)雜性。
文檔編號(hào)H01L29/739GK101887894SQ20091013919
公開日2010年11月17日 申請(qǐng)日期2009年5月13日 優(yōu)先權(quán)日2009年5月13日
發(fā)明者杜尚暉, 蔡宏圣 申請(qǐng)人:世界先進(jìn)積體電路股份有限公司