專利名稱：高耐壓半導(dǎo)體集成電路裝置、電介質(zhì)分離型半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用SOI (Silicon On Insulator或Semiconductor On Insulator )基板并且通過溝槽(trench)進(jìn)行元件間分離的半導(dǎo)體集成電 路裝置，尤其涉及用于智能功率器件(intelligent power device)的半導(dǎo)體 集成電路裝置，還涉及為了元件間絕緣利用電介質(zhì)分離方式的半導(dǎo)體裝置 及其制造方法。
背景技術(shù)：
在絕緣膜上形成半導(dǎo)體層的SOI基板上、形成晶體管和電阻等元件的 半導(dǎo)體集成電路裝置，通過寄生電容的降低可實(shí)現(xiàn)iis數(shù)量級(jí)以下高速的開 關(guān)動(dòng)作和100V以上的高耐壓化，從而具有不產(chǎn)生鎖定(latch)等的高可 靠性。關(guān)于SOI基板在專利文獻(xiàn)l中有記載，并且對(duì)溝槽型的元件分離結(jié) 構(gòu)也進(jìn)行了詳細(xì)敘述。
圖2表示專利文獻(xiàn)1公開的溝槽型元件分離結(jié)構(gòu)。圖2中符號(hào)1表示 硅支撐基板，2為埋入氧化膜，3為元件區(qū)域，4為埋入多晶硅膜，5、 6 為側(cè)面氧化膜，7為溝槽，8為埋入n+區(qū)域，并且采用溝槽7將元件區(qū)域 分離的結(jié)構(gòu)。另外，在側(cè)面氧化膜5之間配置有埋入多晶硅膜4。
另外，已提出了下述方案在電動(dòng)機(jī)控制用的半導(dǎo)體裝置中，通過硅 氧化膜等電介質(zhì)材料包圍各個(gè)元件并且通過高電壓使元件間及元件和基 板之間絕緣分離，從而將高耐壓元件、大電流輸出電路及中耐壓、低耐壓 的邏輯電路集成化的電介質(zhì)分離型半導(dǎo)體裝置的方案。專利文獻(xiàn)2中公開 了這樣的半導(dǎo)體裝置的示例。
圖19表示利用單片變換器(一y^—夕，inverter)的電介質(zhì)分離型 半導(dǎo)體裝置的電動(dòng)機(jī)驅(qū)動(dòng)系統(tǒng)。由粗線框圍住的部分是同一晶片(wafer) 內(nèi)所集成化的單片變換器的電介質(zhì)分離型半導(dǎo)體裝置。該半導(dǎo)體裝置具 備驅(qū)動(dòng)負(fù)荷電動(dòng)機(jī)的IGBT、將對(duì)該IGBT的開關(guān)動(dòng)作進(jìn)行控制的上下MOS晶體管作為基板構(gòu)成的驅(qū)動(dòng)電路、產(chǎn)生PWM控制信號(hào)的電路、將它
們分配給各相的電路等。并且，還具備具有與控制系統(tǒng)全體的數(shù)字控制 IC之間的接口的未圖示的控制邏輯電路、未圖示的各種保護(hù)電路等。
在此，圖20表示專利文獻(xiàn)2所示的能夠在圖19的系統(tǒng)中使用的高耐 壓IGBT的剖視圖。圖20 (a)中，具有形成IGBT的各功能區(qū)域的低雜 質(zhì)濃度區(qū)域610，其中形成有n+型高雜質(zhì)濃度的發(fā)射極區(qū)域601、柵極電 極602、 p+型高雜質(zhì)濃度的集電極區(qū)域603、包圍集電極區(qū)域603的n型 雜質(zhì)濃度區(qū)域630、形成溝道的p型雜質(zhì)區(qū)域620等功能區(qū)域。另外，605 為硅支撐基板，606為第一氧化膜，705為第二氧化膜，704為多晶硅，640 為n+型高雜質(zhì)濃度區(qū)域。通過氧化膜606、 705電介質(zhì)分離形成有上述 IGBT的低雜質(zhì)濃度的n—半導(dǎo)體區(qū)域610。圖20 (b)是IGBT的集電極 和發(fā)射極之間施加電壓形成截止?fàn)顟B(tài)時(shí)的圖。
在專利文獻(xiàn)l中，對(duì)溝槽7形成后在基板表面形成的氧化膜幾乎沒有 描述。根據(jù)基板表面上形成的氧化膜的形狀，通過溝槽上部所形成的多晶 硅布線的電位的影響，可使溝槽內(nèi)部形成的氧化膜上施加的電壓受到變 動(dòng)。實(shí)際上，在對(duì)形成在表面的氧化膜上的多晶硅布線、元件區(qū)域上的電 極賦予電位的情況下，產(chǎn)生對(duì)溝槽的兩端所形成的側(cè)面氧化膜5、 6不能 施加均等的電壓的問題。
關(guān)于這一點(diǎn)，在具體例中進(jìn)行說明。在氧化膜的絕緣耐壓為300V時(shí)， 如果對(duì)溝槽兩端的側(cè)面氧化膜5、 6施加均等的電壓，則絕緣耐壓合計(jì)為 600V。但是在對(duì)側(cè)面氧化膜5施加比側(cè)面氧化膜6多10%的電壓時(shí)，由 于在對(duì)側(cè)面氧化膜5施加300V、對(duì)側(cè)面氧化膜6施加270V這樣不均等的 電壓時(shí)，元件產(chǎn)生絕緣破壞，從而元件整體的絕緣耐壓從600V降低至 570V。
另外，在專利文獻(xiàn)2公開的現(xiàn)有結(jié)構(gòu)(圖20)的情況下，由于低雜質(zhì) 濃度區(qū)域610較薄而不形成中性區(qū)域，在施加截止電壓時(shí)使載流子缺乏的 區(qū)域即耗盡層在低雜質(zhì)區(qū)域610內(nèi)擴(kuò)大，從而介由該耗盡層電容而使發(fā)射 極區(qū)域601、柵極氧化膜電容、集電極區(qū)域603等與支撐基板605之間產(chǎn) 生容性耦合。也就是，在圖20所示的現(xiàn)有IGBT中，支撐基板605所產(chǎn)生 的噪聲電壓(noise voltage)介由第一氧化膜606形成的電容Cqx和元件的耗盡層電容、柵極電容作為圖中箭頭所示的位移電流并在柵極中傳導(dǎo)(參 照?qǐng)D20 (b))。其結(jié)果，柵極端子的電位上升，當(dāng)高于規(guī)定電壓(將其 稱為"閾電壓")時(shí)，不能維持截止?fàn)顟B(tài)而切換為以低阻抗流動(dòng)電流的導(dǎo) 通狀態(tài)，從而使半導(dǎo)體裝置誤動(dòng)作。為了避免該誤動(dòng)作，需要采用沒有上
述容性耦合的元件結(jié)構(gòu)。也就是，讓低雜質(zhì)濃度區(qū)域610的厚度充分增大 而即使耗盡層延伸也不與氧化膜606接觸，只要?dú)埩綦娭行詤^(qū)域即可。
但是，此時(shí)，在使低雜質(zhì)濃度區(qū)域610增厚的同時(shí)，為了與橫方向區(qū) 域的電介質(zhì)分離而需要形成窄而深的分離槽。這是因?yàn)闉榱丝s小橫方向的 元件分離區(qū)域且減小芯片的面積必須有窄的分離槽。于是，為了進(jìn)行元件 分離需要氧化膜。對(duì)該元件分離用的氧化膜而言，可考慮CVD (Chemical Vapor Deposition)法所制成的氧化膜和熱氧化法所制成的氧化膜這兩種可 選擇的形成法。
但是，利用CVD法在深的溝槽中形成均一的氧化膜是非常困難的。 另外，通過在可利用熱氧化法形成均一氧化膜的反面氧化膜形成時(shí)所產(chǎn)生 的體積膨脹而對(duì)硅側(cè)施加較大的壓縮應(yīng)力，從而根據(jù)該氧化應(yīng)力形成移位 (低雜質(zhì)濃度區(qū)域610中偏移部分)，并且在該偏移部分上雜質(zhì)易于積蓄， 由此產(chǎn)生成為漏電流產(chǎn)生的原因等的重大問題。如果不解決該問題則半導(dǎo) 體裝置不能發(fā)揮功能。
專利文獻(xiàn)h日本專利公開平5—259266號(hào)公報(bào)(圖2 (e)、圖6 (d)
的記載)；
專利文獻(xiàn)2:日本專利公開平5 — 136436號(hào)公報(bào)。

發(fā)明內(nèi)容
本發(fā)明，其目的在于提供用于對(duì)在溝槽內(nèi)的兩端形成的側(cè)面氧化膜施 加均等的電壓的結(jié)構(gòu)的集成電路裝置。
另外，本發(fā)明的其他的目的在于提供能夠防止作為絕緣層的氧化膜的 氧化應(yīng)力所產(chǎn)生的移位并且實(shí)現(xiàn)微細(xì)且較深的元件分離區(qū)域的可靠性高 的電介質(zhì)分離型半導(dǎo)體裝置及其制造方法。
本發(fā)明的半導(dǎo)體集成電路具備在元件形成區(qū)域下具有第一絕緣膜的 基板、以到達(dá)上述第一絕緣膜的方式在上述元件區(qū)域形成的硅的溝槽、在
6上述溝槽的側(cè)壁形成的第二絕緣膜、在埋入上述溝槽的多晶硅上形成的第 三絕緣膜，通過將第三絕緣膜的膜厚除以第一絕緣膜的膜厚所得到之值設(shè) 定在規(guī)定的范圍內(nèi)，可對(duì)溝槽內(nèi)的兩端形成的氧化絕緣膜施加均等的電壓。
另外，為了解決上述另一個(gè)問題，本發(fā)明相關(guān)的電介質(zhì)分離型半導(dǎo)體 裝置，適用在單晶硅支撐基板上隔著氧化膜作成單晶硅的基板(以下，將
該構(gòu)造基板稱為SOI)，其中，元件活性層是比由施加到元件的最高的電
壓所形成的耗盡層的擴(kuò)展要深的結(jié)構(gòu)，具備以包圍該元件活性層的方式形
成的元件分離區(qū)域。該元件分離區(qū)域中，具有到達(dá)上述SOI基板的絕緣膜 的深槽，通過填充在兩面的側(cè)壁所形成的n型高雜質(zhì)濃度層、與該n型高 雜質(zhì)濃度層鄰接并配置在上述深槽中的第二絕緣膜、和在該第二絕緣膜之 間形成的多晶半導(dǎo)體層來構(gòu)成該深槽。
另外，本發(fā)明中，作為優(yōu)選，在SOI結(jié)構(gòu)的基板上設(shè)置的元件形成區(qū) 域由多晶硅/氧化膜/n+高濃度層構(gòu)成，分別由n層/2n層/n+l層所構(gòu)成的閉 環(huán)結(jié)構(gòu)的元件分離區(qū)域圍住。
也就是，本發(fā)明相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置，其特征在于，具備 半導(dǎo)體基板、在該半導(dǎo)體基板的一方之面上形成的第一絕緣膜、和在該第 一絕緣膜上形成的低雜質(zhì)濃度的半導(dǎo)體層，上述低雜質(zhì)濃度的半導(dǎo)體層比 由施加到元件的最高的電壓所形成的耗盡層的擴(kuò)展要深，并且具有形成了 中性區(qū)域的厚度。因而，在上述低雜質(zhì)濃度的半導(dǎo)體層上設(shè)置有形成半導(dǎo) 體元件的區(qū)域和以圍住該元件形成區(qū)域的方式形成的元件分離區(qū)域，在該 元件分離區(qū)域中，形成了到達(dá)上述第一絕緣膜的平面狀的閉環(huán)結(jié)構(gòu)的深 槽，并且在上述深槽的兩面的側(cè)壁形成n型高雜質(zhì)濃度層，第二絕緣膜以 與該n型雜質(zhì)濃度層鄰接的方式配置在上述深槽中。并且在形成了上述第 二絕緣膜的上述深槽的側(cè)壁之間填充有多晶半導(dǎo)體層。
另外，將上述元件分離區(qū)域設(shè)置為n層，并且各元件形成區(qū)域具備 多晶半導(dǎo)體層、與該多晶半導(dǎo)體層的兩面鄰接的第二絕緣膜、和與該第二 絕緣膜的另一面鄰接的n+型高濃度雜質(zhì)層。將各個(gè)鄰接層采用為由n層、 2n層、n+l層的閉環(huán)結(jié)構(gòu)構(gòu)成的電介質(zhì)分離結(jié)構(gòu)。
還有，也可以在上述第一絕緣膜和上述低雜質(zhì)濃度的半導(dǎo)體層之間形成高雜質(zhì)濃度層。另外，也可以將上述電介質(zhì)分離型半導(dǎo)體裝置適用于預(yù)驅(qū)動(dòng)器ic及 單片變換器。本發(fā)明相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的制造方法，具備在硅支撐 基板上準(zhǔn)備層疊有第一硅氧化膜及硅層的SOI基板的工序；形成從上述硅 層的主表面到達(dá)硅氧化膜的大致垂直的分離槽的工序；在上述分離槽的側(cè) 面高濃度地?fù)诫sn型雜質(zhì)元素的工序；在上述分離槽中埋入熱氧化膜和多 晶硅的工序；通過選擇氧化形成使元件活性層分離的具有至少兩種以上的 膜厚的區(qū)域氧化膜(field oxide film， 7 —^卜"酸化膜)的工序。在此， 將上述硅層形成得比由施加到元件的.最高的電壓所形成的耗盡層的擴(kuò)展 要深，并且具有形成中性區(qū)域的厚度，另外，也可以在形成上述分離槽的工序中形成多個(gè)分離槽，在上述用 于摻雜的工序中對(duì)上述多個(gè)分離槽的各個(gè)側(cè)面高濃度地?fù)诫sn型雜質(zhì)元 素，在上述用于埋入的工序中，在上述多個(gè)分離槽中埋入熱氧化膜和多晶 硅。并且，在準(zhǔn)備上述SOI基板的工序中，提供一種在上述第一硅氧化膜 和上述硅層之間形成有n型雜質(zhì)濃度層的SOI基板。并且，本發(fā)明的特征可通過以下用于實(shí)施本發(fā)明的優(yōu)選方式及附圖而本發(fā)明的半導(dǎo)體集成電路裝置，對(duì)溝槽內(nèi)兩端形成的側(cè)面絕緣膜施加 均一的電壓，從而提高絕緣耐壓，為此，能夠提供可靠性高的高耐壓的集 成電路裝置。另外，根據(jù)本發(fā)明，能夠防止作為絕緣層的氧化膜的氧化應(yīng)力所引起 的移位，能夠?qū)崿F(xiàn)細(xì)微且較深的元件分離區(qū)域，從而提供一種可靠性高的 電介質(zhì)分離型半導(dǎo)體裝置。


圖1是第一實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。圖2是現(xiàn)有技術(shù)的半導(dǎo)體集成電路裝置的剖視圖。圖3是第一實(shí)施方式的半導(dǎo)體集成電路裝置的俯視圖。圖4是表示第一實(shí)施方式的半導(dǎo)體集成電路裝置的絕緣耐壓的測(cè)量結(jié) 果的圖。圖5是第一實(shí)施方式的半導(dǎo)體集成電路裝置的制造工序的說明圖。圖6是第一實(shí)施方式的半導(dǎo)體集成電路裝置的制造工序的說明圖。 圖7是第一實(shí)施方式的半導(dǎo)體集成電路裝置的制造工序的說明圖。 圖8是第二實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。 圖9是第二實(shí)施方式的半導(dǎo)體集成電路的絕緣耐壓和溝槽條數(shù)的關(guān)系 的說明圖。圖10是第三實(shí)施方式的半導(dǎo)體集成電路裝置的絕緣耐壓和氧化膜的膜厚之比的關(guān)系的說明圖。圖11是第四實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。圖12是表示第四實(shí)施方式的半導(dǎo)體集成電路裝置的絕緣耐壓的測(cè)量結(jié)果的圖。圖13是第五實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。 圖14是表面的凹凸和短路率的結(jié)果的說明圖。圖15是表示第五實(shí)施方式的半導(dǎo)體集成電路裝置的制造方法中深腐蝕(etchback)后的截面。圖16是第六實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。圖17是第六實(shí)施方式的半導(dǎo)體集成電路裝置的制造法的說明圖。圖18是第六實(shí)施方式的半導(dǎo)體集成電路裝置的制造法的說明圖。圖19是表示現(xiàn)有技術(shù)的適用單片變換器的電動(dòng)機(jī)驅(qū)動(dòng)系統(tǒng)的框體。圖20是表示現(xiàn)有技術(shù)的電介質(zhì)分離型半導(dǎo)體裝置的剖視圖。圖21是表示本發(fā)明的第七實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的剖視圖。圖22是表示本發(fā)明的第七實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的俯視圖。圖23是表示本發(fā)明的n—型元件活性層的厚度和元件額定電壓的關(guān) 系的圖。圖24是表示本發(fā)明的第八實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的剖視圖。9圖25是表示本發(fā)明的第八實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的俯視圖。圖26是表示本發(fā)明的第八實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的制造方法的圖。圖27是表示本發(fā)明的第九實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的剖視圖。圖28是表示本發(fā)明的第九實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的制造方法的圖。圖29是表示本發(fā)明的第十實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的剖視圖。圖30是表示應(yīng)用本發(fā)明的電介質(zhì)分離型半導(dǎo)體裝置的大容量的電動(dòng) 機(jī)驅(qū)動(dòng)系統(tǒng)的框圖。圖31是將本發(fā)明的電介質(zhì)分離型半導(dǎo)體裝置應(yīng)用在交換機(jī)加入者電 路系統(tǒng)中的框圖。圖32是將本發(fā)明的電介質(zhì)分離型半導(dǎo)體裝置應(yīng)用到PDP中的系統(tǒng)框圖。圖中1、 101—硅支撐基板，2、 102—埋入氧化膜，3、 103、 103a、 103b、 501、 502 —元件區(qū)域，4、 104 —埋入多晶硅膜，5、 6、 105 —側(cè)面 氧化膜，7、 107—溝槽，8 —埋入n+區(qū)域，106 —表面氧化膜，108—n+摻 雜區(qū)域，109—p摻雜區(qū)域，IIO —埋入n+摻雜區(qū)域，111—側(cè)面n+摻雜區(qū) 域，112、 403 —多晶硅布線，113—p+摻雜區(qū)域，114一溝槽1邊，115 — 光致抗蝕劑，301 —由CVD法形成的氧化膜，401、 402 —凹凸部，503_ 厚表面氧化膜，504 —所形成的表面氧化膜，505 —硅氮化物膜，601 _n+ 型發(fā)射極，602 —柵極電極，603—p+型集電極，605 —硅支撐基板，606 — 第一硅氧化膜，607 —分離溝槽，610—n—低雜質(zhì)濃度元件活性層，700 — 元件形成區(qū)域，800 —元件分離區(qū)域，704 —多晶硅層，705 —第二硅氧化 膜，710—n+高雜質(zhì)濃度層，651 —厚氧化膜，652 —薄氧化膜，611—n+源 極，631—n+漏極區(qū)域，911一n型低濃度漏極區(qū)域，641—p型阱區(qū)域，612 一p+型源極區(qū)域，632—p+型漏極區(qū)域，922—p型低濃度漏極區(qū)域。
具體實(shí)施方式
本發(fā)明的半導(dǎo)體集成電路裝置，為了向形成在溝槽側(cè)面的兩端的氧化 膜均等地施加電壓，通過以在溝槽底面、側(cè)面、上面進(jìn)行熱氧化形成的氧 化膜厚的半導(dǎo)體集成電路裝置的規(guī)定方法進(jìn)行最佳化來實(shí)現(xiàn)。以下，采用 附圖詳細(xì)地說明。第一實(shí)施方式以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。圖l表示本實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。圖1中符號(hào)101表示硅支撐基板、102 為埋入氧化膜、103為元件區(qū)域、104為埋入多晶硅膜、105為側(cè)面氧化膜、 106為表面氧化膜、107為溝槽、108為n+摻雜(dope)區(qū)域、109為p摻 雜區(qū)域、110為埋入n+摻雜區(qū)域、111為側(cè)面n+摻雜區(qū)域、112為多晶硅 布線、113為p+摻雜區(qū)域。另外，圖3表示本實(shí)施方式的半導(dǎo)體集成電路 裝置的俯視圖。鄰接形成有兩個(gè)元件形成區(qū)域103a、 103b。將多晶硅布線 112以跨過溝槽107的方式形成。圖3中符號(hào)114表示溝槽1邊。本實(shí)施 方式中，采用結(jié)構(gòu)為通過對(duì)埋入溝槽的埋入多晶硅膜104表面進(jìn)行熱氧 化處理，而使溝槽107上面較厚地形成表面氧化膜106，從而對(duì)溝槽內(nèi)兩 端所形成的側(cè)面氧化膜105施加均一的電壓。在使溝槽的表面氧化膜106的膜厚和埋入氧化膜102的膜厚從O.lpm 至3pm為止進(jìn)行變化的狀態(tài)下，測(cè)量絕緣耐壓。該結(jié)果表示在圖4中。 當(dāng)溝槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚所得到之值為 0.25以上時(shí)，絕緣耐壓為600V以上。其結(jié)果為，在溝槽1邊114的長度 為200|am 2000(Lim且溝槽深度為50^im 10(Him的范圍內(nèi)，絕緣耐壓對(duì) 長度及深度沒有依賴性。還有，在溝槽深度為50pm以下時(shí)，不依賴于溝 槽的表面氧化膜106的膜厚、埋入氧化膜102的膜厚，絕緣耐壓大幅度地 下降。根據(jù)該結(jié)果，可清楚當(dāng)溝槽的表面氧化膜106的膜厚除以埋入氧化 膜102的膜厚所得到之值為0.25以上時(shí)，可提高絕緣耐壓。在此，針對(duì)溝槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚 所得到之值為O.l、 0.2的情況和0.5、 0.7的情況，通過晶片的截面觀察， 對(duì)絕緣破壞位置進(jìn)行研究。為了研究其分布，準(zhǔn)備了大致100片的相同晶 片。其結(jié)果，在溝槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚所得到之值為O.l、 0.2的情況下，任何晶片均只從溝槽107內(nèi)所形成的兩 端的側(cè)面氧化膜105的一方檢測(cè)出破壞位置。另一方面，在溝槽的表面氧 化膜106的膜厚除以埋入氧化膜102的膜厚所得到之值為0.5的情況下， 各個(gè)晶片均從溝槽107內(nèi)所形成的兩端的側(cè)面氧化膜105的任何一方檢測(cè) 出破壞位置。根據(jù)絕緣破壞位置的觀察，可推測(cè)出在溝槽的表面氧化膜106的膜 厚除以埋入氧化膜102的膜厚所得到之值為0.25以下時(shí)，只對(duì)一方的氧化 膜施加電壓，在溝槽的表面氧化膜106的膜厚除以埋入氧化膜102的膜厚 所得到之值為0.25以上時(shí)，對(duì)形成在溝槽107的兩端的側(cè)面氧化膜105 施加有均等的電壓。根據(jù)以上結(jié)果，因?yàn)楫?dāng)表面氧化膜106的膜厚除以埋入氧化膜102的 膜厚所得到之值超過0.25時(shí)能夠?qū)喜蹅?cè)壁上形成的兩端的側(cè)面氧化膜 105施加均等的電壓，所以可推測(cè)獲得了高耐壓的半導(dǎo)體集成電路裝置。圖5 圖7表示本實(shí)施方式的電介質(zhì)分離基板的制造方法。圖5中(a) 為溝槽加工工序、(b)為槽內(nèi)氧化工序、(c)為多晶硅埋入工序，圖6 中(d)為分離研磨工序、(e)為對(duì)包括溝槽上部的分離區(qū)域之外的表面 氧化膜進(jìn)行去除的工序、(f)為表面氧化工序、圖7的(g)為元件活性 區(qū)域制作工序。圖5中符號(hào)115為光致抗蝕劑。準(zhǔn)備在埋入氧化膜102上具有埋入n+摻雜區(qū)域110的SOI基板。利 用砷或銻形成該埋入n+摻雜區(qū)域110。接著，如圖5 (a)所示，以光致抗 蝕劑115為掩模進(jìn)行干蝕刻，以到達(dá)埋入氧化膜102的深度形成溝槽107。 形成溝槽107后，如圖5 (b)所示，在溝槽107側(cè)壁上蓄存(depot)銻 或磷而形成側(cè)面n+摻雜區(qū)域111后，對(duì)基板全體進(jìn)行氧化處理。該工序中 在溝槽107內(nèi)也形成側(cè)面氧化膜105。然后，如圖5 (c)所示，在包括溝 槽107的基板表面形成由多晶硅構(gòu)成的埋入多晶硅膜104。接著，如圖6 (d)所示，對(duì)基板表面全體進(jìn)行機(jī)械研磨，僅在溝槽107內(nèi)殘留埋入多 晶硅膜104。機(jī)械研磨后，如圖6 (e)所示，通過蝕刻將包括溝槽上部的 分離區(qū)域以外的側(cè)面氧化膜105除去。接著，如圖6 (f)所示，利用使用 硅氮化物(U - >于 < 卜，4卜")膜的通常的局部氧化法在包括溝槽上 部的分離區(qū)域形成表面氧化膜106。并且，如圖7 (g)所示，在元件區(qū)域上的一部分中注入(implant, 4 > 7'，)硼或磷，形成n+摻雜區(qū)域108、 p摻雜區(qū)域109、 p+摻雜區(qū)域113等的元件活性區(qū)域。還有，本實(shí)施方式中，溝槽形成時(shí)作為蝕刻掩模使用了光致抗蝕劑， 但并非限定于此，也可以例如將層疊了氧化硅層或氮化硅層或氧化硅及氮化硅層的層疊層使用為蝕刻掩模。并且，埋入層例如也可以使用非晶質(zhì)硅 膜等，并不需要由埋入多晶硅膜104形成。第二實(shí)施方式圖8表示本實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。本實(shí)施方式中， 在分離區(qū)域內(nèi)形成多條溝槽107。圖8中，例示了由兩條溝槽包圍的情況。 通常，雖然按照以一條溝槽可獲得額定絕緣耐壓的方式進(jìn)行設(shè)計(jì)，但如果 將溝槽107設(shè)置為多條，則能夠大幅度地降低相對(duì)于處理工序中溝槽107 內(nèi)部所產(chǎn)生的不良情況的不良率。圖9表示溝槽條數(shù)改變時(shí)的不良率的變化。不良率是在測(cè)量不同的集 成電路裝置的2000個(gè)絕緣耐壓時(shí)，以平均值為基準(zhǔn)、絕緣耐壓降低30% 以上的測(cè)量個(gè)數(shù)之比率。根據(jù)該結(jié)果，可知在如本實(shí)施方式的半導(dǎo)體集成 電路裝置那樣將溝槽設(shè)為多條時(shí)，能夠降低絕緣耐壓的不良率。第三實(shí)施方式本實(shí)施方式的半導(dǎo)體集成電路裝置，將溝槽內(nèi)形成的側(cè)面氧化膜105 的膜厚變薄。如果將側(cè)面氧化膜105的膜厚變薄，則能夠降低側(cè)面氧化膜 形成時(shí)在氧化硅和硅界面上產(chǎn)生的應(yīng)力，從而降低缺陷所引起的不良率。圖10表示絕緣耐壓不良率和埋入氧化膜102的膜厚除以溝槽內(nèi)側(cè)面 氧化膜105的膜厚所得到之值的關(guān)系。不良率是在測(cè)量不同的集成電路裝 置1000個(gè)絕緣耐壓時(shí)，以平均值為基準(zhǔn)、絕緣耐壓降低30%以上的測(cè)量 點(diǎn)數(shù)之比率。根據(jù)該結(jié)果，可知在埋入氧化膜102的膜厚除以側(cè)面氧化膜 105的膜厚所得到之值為4以上時(shí)，能夠降低不良率。對(duì)不良率較大的情況研究絕緣耐壓不良的原因，可知其由元件區(qū)域 103內(nèi)產(chǎn)生的缺陷引起。根據(jù)該結(jié)果，可推測(cè)在埋入氧化膜102的膜厚除 以側(cè)面氧化膜105的膜厚所得到之值為較小時(shí)，產(chǎn)生缺陷，從而成為絕緣 耐壓不良增加的原因。根據(jù)以上的結(jié)果，本實(shí)施方式的半導(dǎo)體集成電路裝置中，使埋入氧化膜102的膜厚除以溝槽內(nèi)側(cè)面氧化膜105的膜厚所得到之值為4以上，從 而能夠制作可靠性高的半導(dǎo)體集成電路裝置。第四實(shí)施方式圖11表示本實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。圖11中，符 號(hào)301為利用CVD法制成的氧化膜。本實(shí)施方式的結(jié)構(gòu)，其特征在于通 過對(duì)溝槽表面上形成的表面氧化膜106和利用CVD法所形成的氧化膜301 進(jìn)行組合，并且通過使溝槽表面上形成的氧化膜的膜厚增厚，從而可對(duì)形 成在溝槽內(nèi)兩端的側(cè)面氧化膜105施加均一的電壓。根據(jù)該方法，能夠使表面氧化膜106的膜厚變薄，并且能夠降低在表 面氧化膜106形成時(shí)在氧化硅和硅界面所產(chǎn)生的應(yīng)力，從而能夠降低缺陷 引起的不良率。圖12表示溝槽的表面氧化膜106的膜厚和絕緣耐壓的結(jié)果。在溝槽 的表面氧化膜106的膜厚和由CVD法形成的氧化膜301的膜厚之和除以 埋入氧化膜102的膜厚所得到之值為0.25以上時(shí)，絕緣耐壓為600V以上。 根據(jù)該結(jié)果，可知在溝槽表面氧化膜的膜厚和CVD氧化膜的膜厚之和除 以埋入氧化膜的膜厚所得到之值為0.25以上時(shí)，可提高絕緣耐壓。在此，與第一實(shí)施方式同樣，針對(duì)溝槽的表面氧化膜106的膜厚和利 用CVD法所形成的氧化膜301的膜厚之和除以埋入氧化膜102的膜厚所 得到之值為O.l、 0.2的情況和0.5、 0.7的情況，通過晶片的截面觀察，對(duì) 絕緣破壞位置進(jìn)行研究。為了研究其分布，準(zhǔn)備了大致IOO枚同種類晶片。 其結(jié)果，在溝槽的表面氧化膜106的膜厚和利用CVD法所形成的氧化膜 301的膜厚之和除以埋入氧化膜102的膜厚所得到之值為0.1、 0.2的情況 下，任何晶片均只從溝槽107內(nèi)形成的兩端的側(cè)面氧化膜105的一方檢測(cè) 出破壞位置。另一方面，在溝槽的表面氧化膜106的膜厚和利用CVD法 所形成的氧化膜301的膜厚之和除以埋入氧化膜102的膜厚所得到之值為 0.5、 0.7的情況下，各個(gè)晶片均從溝槽107內(nèi)所形成的兩端的側(cè)面氧化膜 105的任何一方檢測(cè)出絕緣破壞位置。根據(jù)絕緣破壞位置的觀察，可推測(cè)出在溝槽的表面氧化膜106的膜 厚和利用CVD法所形成的氧化膜301的膜厚之和除以埋入氧化膜102的 膜厚所得到之值為O.l、 0.2時(shí)，只對(duì)一方的氧化膜施加電壓，在溝槽的表面氧化膜106的膜厚和利用CVD法所形成的氧化膜301的膜厚之和除以 埋入氧化膜102的膜厚所得到之值為0.3、 0.4時(shí)，對(duì)形成在溝槽兩端的側(cè) 面氧化膜105施加有均等的電壓。根據(jù)以上結(jié)果，通過溝槽的表面氧化膜106和利用CVD法所形成的 氧化膜301的膜厚之和除以埋入氧化膜102的膜厚所得到之值為0.25以 上，可獲得高耐壓的半導(dǎo)體集成電路裝置。第五實(shí)施方式圖13表示本實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。圖13中，符 號(hào)402是埋入溝槽的多晶硅上的表面氧化膜106的凹凸部。本實(shí)施方式的 結(jié)構(gòu)，其特征在于，減小溝槽埋入多晶硅上的表面氧化膜106的凹凸，從 而可降低凹凸部402所產(chǎn)生的布線的斷線比率。圖14表示表面的凹凸和短路率的關(guān)系。圖14中，橫軸的"表面氧化 膜上形成的凹凸"為凹凸部402的高度，縱軸的"短路率"為表面氧化膜 106上布線的多晶硅布線112的斷線率(斷線的多晶硅布線數(shù)/所研究的多 晶硅布線數(shù))。根據(jù)圖14，可知在圖13所示的凹凸部402的高度為0.2jim 以下時(shí)，可將短路率降低為0.02%以下。還有，本實(shí)施方式中，如圖14 所示，凹凸部402的高度，當(dāng)凸部為一個(gè)時(shí)意味著凸部頂端和兩肋(側(cè)) 的凹部(或平坦部)之間的段差較大之值，當(dāng)凸部為多個(gè)時(shí)就為從突出到 最上方的凸部與最凹陷的凹部在高度方向的距離。圖15表示基于各向異性干蝕刻法的深腐蝕工序后的剖視圖。圖15中 符號(hào)401表示深腐蝕工序后形成的凹凸部。將深腐蝕工序插入在圖6所示 的(d)的分離研磨工序和(e)的對(duì)包括溝槽上部的分離區(qū)域以外的表面 氧化膜進(jìn)行除去的工序之間，僅對(duì)溝槽內(nèi)表面的埋入多晶硅膜104進(jìn)行深 腐蝕。第六實(shí)施方式本實(shí)施方式中，對(duì)具有表面氧化膜的膜厚不同的元件區(qū)域的集成電路 裝置進(jìn)行研究。圖16表示本實(shí)施方式的半導(dǎo)體集成電路裝置的剖視圖。 圖16中，省略n+摻雜區(qū)域108、 p摻雜區(qū)域109、多晶硅布線112、 p+摻 雜區(qū)域113。本實(shí)施方式中，通過形成表面氧化膜106的膜厚不同的元件 區(qū)域，能夠在所限定的元件區(qū)域中使需要600V以上的高壓的半導(dǎo)體元件和以低電壓進(jìn)行驅(qū)動(dòng)的半導(dǎo)體元件共存。
本實(shí)施方式的電介質(zhì)分離基板的制造方法，除表面氧化工序以外實(shí)施與第一實(shí)施方式相同的工序。圖17和圖18僅表示本實(shí)施方式的電介質(zhì)分
離基板的制造方法中的表面氧化工序。圖17的符號(hào)501為形成高壓的半導(dǎo)體元件的元件區(qū)域，符號(hào)502為形成低壓的半導(dǎo)體元件的元件區(qū)域，符號(hào)503為在圍住形成高壓的半導(dǎo)體元件的區(qū)域的溝槽上面所形成的較厚的表面氧化膜，符號(hào)504為在圍住形成低壓的半導(dǎo)體元件的區(qū)域的溝槽上面所形成的表面氧化膜，符號(hào)505為硅氮化物膜。圖17的(fD) (f2)是表面氧化工序中的對(duì)包括圍住元件區(qū)域501的溝槽上面的分離區(qū)域迸行氧化的工序，其中元件區(qū)域501形成有高壓的半導(dǎo)體元件，圖18的(fi) (f5)是表面氧化工序中的對(duì)包括圍住元件區(qū)域501的溝槽的分離區(qū)域、以及包括圍住元件區(qū)域502的溝槽上面的分離區(qū)域進(jìn)行氧化的工序，其中元件區(qū)域502形成有低壓的半導(dǎo)體元件。以下，對(duì)本實(shí)施方式的表面氧化工序進(jìn)行詳細(xì)的說明。
如圖17 (fl)所示，在包括圍住元件區(qū)域501的溝槽107上面的分離區(qū)域以外形成有硅氮化物膜505。接著，如圖17 (f2)所示，僅在包括圍住元件區(qū)域501的溝槽207上面的分離區(qū)域形成較厚的表面氧化膜503。較厚的表面氧化膜503形成后，如圖18 (f3)所示，僅對(duì)包括圍住元件區(qū)域502的溝槽107上面的分離區(qū)域，去除硅氮化物膜505。其后，如圖18(f4)所示，在包括圍住元件區(qū)域501的溝槽的分離區(qū)域以及包括圍住元件區(qū)域502的溝槽上面的分離區(qū)域形成較厚的表面氧化膜503以及表面氧化膜504，最后，如圖18 (f5)所示，除去整個(gè)面的硅氮化物膜505。
另外，參照附圖(圖21 圖32)對(duì)本發(fā)明的其他實(shí)施方式進(jìn)行詳細(xì)的說明。還有，在用于說明實(shí)施方式的所有圖和用于說明上述的現(xiàn)有技術(shù)的所有圖中，原則上對(duì)同一或類似的部分賦予同一或類似的符號(hào)，并且省略其重復(fù)的說明。
首先，對(duì)本發(fā)明的實(shí)施方式的概念簡(jiǎn)單地進(jìn)行說明。本實(shí)施方式涉及的電介質(zhì)分離型半導(dǎo)體裝置中，半導(dǎo)體特別選擇硅作為半導(dǎo)體材料，并且使用對(duì)電介質(zhì)分離有利的SOI (Silicon on Insulator)基板。因而，形成從基板的主表面到達(dá)中間硅氧化膜的較深的溝槽(槽)，在利用槽的開口以
16自匹配(自己整合)方式形成側(cè)面n+型高濃度雜質(zhì)層后，在該溝槽中埋入硅氧化膜和多晶硅等的部材，從而形成電介質(zhì)分離的結(jié)構(gòu)。然后，為了對(duì)形成IGBT、 MOS晶體管、二極管等元件的區(qū)域進(jìn)行定義，通過LOCOS
(local oxidation of silicon)法在規(guī)定區(qū)域形成較厚的氧化膜。并且，通過增加?xùn)艠O氧化膜工序、作為柵極電極的多晶硅的成膜和加工、通常的離子注入技術(shù)和熱處理工序外，形成源極區(qū)域、漏極區(qū)域、其他的活性區(qū)域來實(shí)現(xiàn)上述半導(dǎo)體裝置。
第七實(shí)施方式
圖21是表示本發(fā)明的第七實(shí)施方式涉及的電介質(zhì)分離型半導(dǎo)體裝置的截面結(jié)構(gòu)。圖21僅表示使一個(gè)元件電介質(zhì)分離到元件形成區(qū)域700的情況，而省略其他元件的形成區(qū)域?；鍨镾OI結(jié)構(gòu)，隔著硅支撐基板605和第一硅氧化膜606層疊有高阻抗(低雜質(zhì)濃度)的n—型硅活性層610。并且形成從n—型基板610的主表面到達(dá)硅氧化膜606的大致垂直的槽(參照?qǐng)D26的槽607)。該槽的平面形狀為閉環(huán)狀從而具有用于使內(nèi)和外絕緣分離的功能。在電介質(zhì)分離槽的兩側(cè)形成n+型高濃度雜質(zhì)層710。對(duì)分離槽填充以鄰接n+型高濃度雜質(zhì)層710的方式所形成的第二硅氧化膜705、和在由該第二硅氧化膜705夾住的區(qū)域中所配置的多晶硅層704來構(gòu)成元件分離區(qū)域800。通過較厚的硅氧化膜651 (不引起絕緣破壞的膜厚)和較薄的氧化膜652構(gòu)成元件分離區(qū)域800的上面區(qū)域。
圖22是圖21所示的剖視圖相應(yīng)的俯視圖。該圖表示元件形成區(qū)域700由n+高濃度雜質(zhì)層710、硅氧化膜705、多晶硅704圍住，并且與周邊區(qū)域分離的情況。圖21是表示沿著虛線BB'的截面的情況。
在圖21及圖22中，n—型硅活性層610為形成有元件的層，其厚度由元件的額定電壓決定。本發(fā)明的半導(dǎo)體裝置中，雖然將從高耐壓規(guī)格至低耐壓規(guī)格的不同規(guī)格的半導(dǎo)體元件集成化，但是需要針對(duì)該額定電壓中最高的額定電壓設(shè)定n —型硅活性層610的厚度。圖23 (a)是表示該額定電壓和n—型硅活性層610之間的關(guān)系的圖。針對(duì)各額定電壓需要在比直線厚的區(qū)域(圖表的斜線所示的區(qū)域)對(duì)硅活性層的厚度進(jìn)行設(shè)定。
根據(jù)圖23 (a)，例如在最大額定電壓600V的情況下，n—型硅活性層610的厚度至少為5(Hxm以上。如果滿足該厚度，則如圖23 (b)所示那樣，即使在元件上施加額定電壓時(shí)，在n—型硅活性層610中擴(kuò)大的耗盡層沒有到達(dá)中間的埋入氧化膜606，從而殘留未被耗盡的中性n—型層區(qū)域。通過對(duì)該中性區(qū)域的電位進(jìn)行固定，可避免與支撐基板605的容性耦合，從而能夠消除現(xiàn)有結(jié)構(gòu)中作為問題的來自支撐基板605的噪聲傳播所產(chǎn)生的元件的誤動(dòng)作的問題。還有，當(dāng)K設(shè)為常數(shù)時(shí)，耗盡層的深度和額定電壓的關(guān)系表示為耗盡層"KV (額定電壓)。第八實(shí)施方式
電介質(zhì)分離型半導(dǎo)體裝置中，期望將氧化膜的厚度盡可能變薄。但是，如果過于薄則元件分離的程度必然降低。于是，第八實(shí)施方式中，將分離結(jié)構(gòu)多層化，而使氧化膜的厚度合計(jì)在一定以上。
圖24是表示本發(fā)明的第八實(shí)施方式涉及的電介質(zhì)分離型半導(dǎo)體裝置的平面結(jié)構(gòu)的圖。另外，圖25是表示本發(fā)明的第八實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的截面結(jié)構(gòu)的圖。
本實(shí)施方式的電介質(zhì)分離型半導(dǎo)體裝置中，其特征在于，以分別圍住元件形成區(qū)域700的方式形成兩層多晶硅層704、與多晶硅層704鄰接的四層氧化膜705、以及與氧化膜705鄰接的三層n+型高濃度雜質(zhì)層710，而使在橫方向上與外周的區(qū)域分離。如本實(shí)施方式，通過將橫方向的分離形成為多層結(jié)構(gòu)，能夠大幅度地降低元件分離耐壓的不良率。例如，在元件形成區(qū)域?yàn)檩^大面積時(shí)，通過制造工序在用于絕緣分離的氧化膜705的周邊的一部分上附著有異物，從而使該部分的絕緣性能惡化的情況產(chǎn)生的概率增大。即使在這種情況下，通過采用多層結(jié)構(gòu)，能夠避免不可避免的異物問題中的絕緣不良。也就是，即使在第一層存在缺陷也可由第二層實(shí)現(xiàn)絕緣分離，從而能夠確保半導(dǎo)體裝置的可靠性。另外，在氧化膜705的多層結(jié)構(gòu)中，能夠?qū)⒁粚又械难趸さ姆茸儽亩軌蚪档驮撗趸ば纬蓵r(shí)所產(chǎn)生的應(yīng)力的影響，這也是本實(shí)施方式的顯著效果。
另外，本實(shí)施方式中，對(duì)多晶硅704、氧化膜705、 n+型高濃度雜質(zhì)層710分別形成為兩層、四層、三層的結(jié)構(gòu)進(jìn)行了示例，但是通過進(jìn)一步增加所圍住的個(gè)數(shù)，能夠使橫方向的絕緣分離耐壓提高。 一般而言，優(yōu)選多晶硅704、氧化膜705、 n+型高濃度雜質(zhì)層710分別以n層、2n層、n+l層構(gòu)成的結(jié)構(gòu)。根據(jù)該結(jié)構(gòu)，由于氧化膜705在側(cè)面必定與n+型高濃度雜質(zhì)層710接觸，所以能夠防止氧化應(yīng)力所產(chǎn)生的移位的擴(kuò)大。另外，在槽
607和槽607之間(參照?qǐng)D26)形成有n+型高濃度雜質(zhì)層710，而不在槽中設(shè)置n—型硅活性層610，從而將元件分離區(qū)域的寬度形成為必要的尺寸，由此能夠抑制元件的面積增加。
圖26是表示本發(fā)明的第八實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的制造方法的工序剖視圖。
首先，在圖26 (a)中，準(zhǔn)備隔著硅氧化膜606在硅基板605的一方的面上層疊有n—型硅活性層610的SOI基板。
接著，在圖26 (b)中，利用CVD法在n—型硅活性層的主表面形成氧化膜621。對(duì)CVD氧化膜621，利用通常的加工熱抗蝕劑622的技術(shù)迸行處理后，利用干蝕刻技術(shù)進(jìn)行加工。接著，以相同的抗蝕劑為掩模，利用產(chǎn)生高密度的等離子體的干蝕刻裝置對(duì)硅進(jìn)行加工，但按照成為到達(dá)埋入硅氧化膜606的垂直的較深的槽607的形狀的方式進(jìn)行加工。本實(shí)施方式中，槽寬度為大致2pm且其深度為20|um以上 80]iim。
另外，圖26 (c)在去除用于形成CVD氧化膜621的圖案和n—型硅活性層610的較深的槽607所使用的抗蝕劑622后，以該CVD氧化膜621為掩模，僅對(duì)在槽607的側(cè)面露出的n—型硅活性層通過氣相擴(kuò)散法擴(kuò)散銻(Sb)、砷、磷等n型雜質(zhì)，從而形成n+型高雜質(zhì)濃度層710。還有，n+型高雜質(zhì)濃度層710的寬度由氣相擴(kuò)散處理的時(shí)間和溫度控制。
并且，在圖26 (d)中，去除CVD氧化膜621而使硅面露出。然后，通過在氧化性大氣氣氛下進(jìn)行熱處理，而在露出的硅面上分別在n—型硅活性層610的表面和槽607的側(cè)壁上形成膜厚大致均一的硅氧化膜715、705。在此，由于利用熱氧化法形成槽側(cè)面的氧化膜705，所以具有即使槽寬度窄得為2nm以下且深度為80pm也能夠在露出的槽607的側(cè)面上以均一膜厚形成氧化膜705的優(yōu)點(diǎn)。
于是，在圖26 (e)中，由于在槽607的側(cè)面形成的氧化膜705之間存在間隙，由此在該間隙中利用CVD法成膜多晶硅704并填充。另一方面，在槽607的寬度較窄的情況下，在由圖26 (d)的工序在槽對(duì)向的側(cè)面上形成氧化膜的成長過程中，在槽的中心附近對(duì)置氧化膜705接觸，并且在接觸的同時(shí)向硅側(cè)面賦予較大的壓縮應(yīng)力，其結(jié)果產(chǎn)生移位。為此，
19需要對(duì)槽寬度和側(cè)面的氧化量加以注意，如本實(shí)施方式所公開的那樣，在
圖26 (d)的工序中槽607中殘留間隙并且利用圖26 (e)的工序所示的用多晶硅埋入該間隙的制造方法，是能夠避免上述應(yīng)力問題的優(yōu)選的方法。
最后，在圖26 (f)中，在元件分離區(qū)域選擇性地形成較厚的熱氧化膜，從而結(jié)束電介質(zhì)分離型基板的制作。第九實(shí)施方式
圖27是表示本發(fā)明的第九實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的截面的圖。還有，本實(shí)施方式中，表示了高耐壓IGBT。
第九實(shí)施方式中，與圖24及圖25所示的電介質(zhì)分離基板不同的方面在于，在鄰接第一氧化膜606所形成的硅活性層610與氧化膜606接觸的底面的部分上設(shè)置有n+型高雜質(zhì)濃度層609，并且形成IGBT區(qū)域的全體由n+型高濃度雜質(zhì)層710、 609圍住而使IGBT的集電極阻抗降低。通過設(shè)置n+型高雜質(zhì)濃度層609能夠減少電位變化。還有，n+型高雜質(zhì)濃度層609的厚度優(yōu)選為未達(dá)到施加額定電壓時(shí)產(chǎn)生的耗盡層的程度。另外，n+型高雜質(zhì)濃度層609雖然以砷(As)為n型雜質(zhì)元素來進(jìn)行實(shí)施，但也可以為Sb。
圖28是表示本發(fā)明的第九實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置的制造方法的圖。
首先，在圖28 (a)中，以n—型硅活性層610和n+型高濃度雜質(zhì)層609的層疊結(jié)構(gòu)形成了元件形成的硅活性層的SOI結(jié)構(gòu)的基板為起點(diǎn)，并且通過與圖26(b)、 (c) 、 (d) 、 (e)相同的制造方法形成用于形成IGBT元件的電介質(zhì)基板。
接著，在圖28 (b)中，重復(fù)使用硅氮化物膜的選擇氧化法兩次，形成較厚的氧化膜區(qū)域651和較薄的氧化膜區(qū)域652。另外，有時(shí)也重復(fù)選擇氧化法三次來形成三種厚度不同的氧化膜。
另夕卜，在圖28 (c)中，在n—型硅活性層610的主表面以50nm 80nm的厚度形成硅氧化膜，從而制成柵極氧化膜。在柵極氧化膜上成膜多晶硅膜，并且利用通常的干蝕刻裝置對(duì)該多晶硅膜進(jìn)行圖案化，從而形成柵極電極602。并且，在圖28 (d)中，針對(duì)柵極電極602以自匹配方式分別形成p 型溝道形成區(qū)域620、和以夾住柵極電極602的形式在接近元件分離區(qū)域 800位置所形成的n型雜質(zhì)濃度區(qū)域630。
然后，在p型溝道形成區(qū)域620中針對(duì)柵極電極602以自匹配方式(利 用一個(gè)確定的模式?jīng)Q定其后的位置關(guān)系)形成n+型高雜質(zhì)濃度的源極層 601 (參照?qǐng)D27)和在n型雜質(zhì)濃度區(qū)域630中形成p+型高濃度的集電極 603，從而形成圖25所示的IGBT元件。
本實(shí)施方式中，例示了使柵極電極602形成在元件形成區(qū)域的中央?yún)^(qū) 域，且將集電極區(qū)域形成在周邊的元件分離區(qū)域的附近的情況，但是作為 謀求元件大容量化的方法，優(yōu)選在元件形成區(qū)域中重復(fù)排列柵極電極、源 極區(qū)域、集電極區(qū)域。第十實(shí)施方式
圖29是表示本發(fā)明的第十實(shí)施方式相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置 的截面的圖。本實(shí)施方式中，具備高耐壓IGBT和大致耐壓15V的由中耐 壓的PMOS晶體管和中耐壓的NMOS晶體管構(gòu)成的CMOS。中耐壓的 PMOS晶體管中，漏極由p型低濃度漏極區(qū)域922和p+型高濃度漏極632 構(gòu)成，從而可獲得中耐壓的截止電壓。另外，具有p+型高濃度源極612。 中耐壓的NMOS也與PMOS相同，漏極由n型低濃度漏極區(qū)域911和n+ 型高濃度漏極631構(gòu)成，從而可獲得中耐壓的截止電壓。并且，具有n+ 型高濃度源極611。另外，NMOS中，以圍住源極611、漏極911的方式 形成p型半導(dǎo)體區(qū)域(以后，將其稱為p阱)641，從而在其與n—型硅活 性層610之間形成pn結(jié)。本實(shí)施方式中，中耐壓的CMOS在NMOS和 PMOS之間設(shè)置有由多晶硅704、氧化膜705、 n+型高雜質(zhì)濃度層構(gòu)成的 電介質(zhì)分離區(qū)域，從而是寄生pnpn閘流晶體管(thyristor)結(jié)構(gòu)不存在的 結(jié)構(gòu)。為此，能夠完全避免鎖定現(xiàn)象，從而實(shí)現(xiàn)高可靠性。 〈應(yīng)用例〉
(1)圖30表示本發(fā)明的電介質(zhì)分離型半導(dǎo)體裝置適用于大容量的電 動(dòng)機(jī)驅(qū)動(dòng)系統(tǒng)的例子。該電動(dòng)機(jī)驅(qū)動(dòng)系統(tǒng)由驅(qū)動(dòng)大容量電動(dòng)機(jī)的IGBT模 塊、對(duì)該IGBT模塊的開關(guān)動(dòng)作進(jìn)行控制的上下兩個(gè)MOS晶體管、和對(duì) 該驅(qū)動(dòng)元件進(jìn)行最優(yōu)化的控制的電介質(zhì)分離型半導(dǎo)體裝置構(gòu)成。以使大容量功率進(jìn)行開關(guān)動(dòng)作，即使在噪聲環(huán)境惡劣的情況下也可適用本發(fā)明的電 介質(zhì)分離型半導(dǎo)體裝置的結(jié)果為，決不會(huì)產(chǎn)生誤動(dòng)作。
還有，與圖19的差別在于，圖19的IGBT設(shè)置在IC芯片中，與此相 對(duì)，圖30的IGBT沒有設(shè)置在IC芯片中。這是因?yàn)橛捎谶B接的電動(dòng)機(jī)的 容量較大，如果在IC中設(shè)置有IGBT，則其不能持有使電流在電動(dòng)機(jī)中流 動(dòng)的能力。將圖19的電介質(zhì)分離犁半導(dǎo)體裝置稱為單片變換器IC，將圖 30的電介質(zhì)分離型半導(dǎo)體裝置稱為預(yù)驅(qū)動(dòng)器(predriver) IC。
這樣，本發(fā)明相關(guān)的電介質(zhì)分離型半導(dǎo)體裝置，適用于對(duì)電動(dòng)機(jī)的可 變速控制進(jìn)行直接控制的單片變換器IC、或?qū)τ糜诖蠊β孰妱?dòng)機(jī)驅(qū)動(dòng)的功 率器件進(jìn)行最優(yōu)化的控制的預(yù)驅(qū)動(dòng)器IC。
(2) 圖31是表示從電話等有線線路的加入者至電話局的路徑的框圖。 現(xiàn)在，對(duì)電話而言，模擬線路和作為ISDN線路的數(shù)字線路的雙方混存， 但是利用框圖中遙控終端和所示的交換機(jī)線卡將來自模擬、數(shù)字線路的信 號(hào)均變換為數(shù)字信號(hào)，并通過光纖傳送到設(shè)置在電話局內(nèi)的交換機(jī)。在此， 交換機(jī)線卡用的IC現(xiàn)在采用高耐壓部和低耐壓部的二芯片結(jié)構(gòu)。另外， 在高耐壓部中需要耐壓300V以上的MOS晶體管和(或)雙極晶體管。 在此，通過適用本發(fā)明的高可靠性的使用電介質(zhì)分離型基板的半導(dǎo)體元 件，能夠減小系統(tǒng)，從而也能夠抑制成本。另外，可制成耐壓300V以上 的器件，從而使交換機(jī)線卡用的IC的一芯片化成為可能。
(3) 圖32是PDP (Plasma Display Panel)的框圖。以圍住面板部的 方式配置有面板點(diǎn)燈用的驅(qū)動(dòng)器IC。該驅(qū)動(dòng)器IC劃分為通常地址用驅(qū)動(dòng) 器IC和數(shù)據(jù)驅(qū)動(dòng)器IC這兩種。對(duì)耐壓而言，地址驅(qū)動(dòng)器IC的一方較高、 通常為大致200V。此時(shí)，如果IC的高耐壓化有進(jìn)展，則能夠改善發(fā)光效 率并且實(shí)現(xiàn)低損耗的PDP。將本發(fā)明的使用高可靠性的電介質(zhì)分離型基板 的半導(dǎo)體元件作為地址驅(qū)動(dòng)器IC來加以應(yīng)用，由此可作成耐壓200V以上 的器件，并且可實(shí)現(xiàn)地址驅(qū)動(dòng)器IC的高耐壓化和PDP的低損耗化/低耗電 化。
〈結(jié)論〉
實(shí)施方式相關(guān)的半導(dǎo)體裝置，具備半導(dǎo)體基板、在該半導(dǎo)體基板的一 方之面上形成的第一絕緣膜、和在該第一絕緣膜上形成的低雜質(zhì)濃度的半
22導(dǎo)體層。因而，低雜質(zhì)濃度的半導(dǎo)體層比由施加到元件的最高的電壓所形
成的耗盡層的擴(kuò)展(stretch)要深，并且具有形成了中性區(qū)域的厚度。另
外，在低雜質(zhì)濃度的半導(dǎo)體層上設(shè)置有形成半導(dǎo)體元件的區(qū)域和以圍住該 元件形成區(qū)域的方式形成的元件分離區(qū)域，在該元件分離區(qū)域中，形成了 到達(dá)上述第一絕緣膜的平面狀的閉環(huán)結(jié)構(gòu)的深槽。并且在深槽的兩面的側(cè)
壁形成n型高雜質(zhì)濃度層，以與該n型雜質(zhì)濃度層鄰接的方式在深槽中配 置有第二絕緣膜，并且在形成了第二絕緣膜的深槽的側(cè)壁之間填充有多晶 半導(dǎo)體層。這樣，由于在深槽的側(cè)面隔著n+層形成有熱氧化膜，從而即使 在較深的槽中也能夠由均一膜厚的氧化膜被覆槽側(cè)面，由此因?yàn)閼?yīng)用通過 槽側(cè)面所設(shè)置n+層使移位不移動(dòng)的新發(fā)現(xiàn)的效果，所以也使由熱應(yīng)力產(chǎn)生 的移位不移動(dòng)。另外，通過由被覆性(coverage)優(yōu)良的多晶硅膜被覆槽 內(nèi)的間隙部分，從而可填埋空隙，由此在沒有電暈放電產(chǎn)生的狀態(tài)下實(shí)現(xiàn) 寬度窄且槽深的元件分離區(qū)域，其結(jié)果，能夠?qū)崿F(xiàn)在最小的分離區(qū)域中沒 有誤動(dòng)作產(chǎn)生的電介質(zhì)分離型半導(dǎo)體裝置。
另外，將元件分離區(qū)域設(shè)置為n層，并且各元件形成區(qū)域具備多晶 半導(dǎo)體層、與該多晶半導(dǎo)體層的兩面鄰接的第二絕緣膜、和與該第二絕緣 膜的另一面鄰接的n+型高濃度雜質(zhì)層。因而，將各自的鄰接層采用為由n 層、2n層、n+l層的閉環(huán)結(jié)構(gòu)構(gòu)成的電介質(zhì)分離結(jié)構(gòu)。由此，因?yàn)檠趸?在側(cè)面中必定與n+型高濃度雜質(zhì)層接觸，所以能夠防止氧化膜的氧化應(yīng)力 所引起的移位的擴(kuò)大。另外，由于將分離結(jié)構(gòu)采用為多層，所以能夠提供 可大幅度降低元件分離耐壓的不良率的半導(dǎo)體裝置。并且，將槽與槽之間 的層的全體形成為n+型高濃度雜質(zhì)層，從而能夠抑制元件的面積增加。
并且，實(shí)施方式的電介質(zhì)分離型半導(dǎo)體裝置中，在第一絕緣膜和低雜 質(zhì)濃度的半導(dǎo)體層之間形成有高雜質(zhì)濃度層。通過進(jìn)一步設(shè)置該層，能夠 使電位的變化更小。
實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法中，準(zhǔn)備在硅支撐基板上層疊 第一硅氧化膜及硅層的SOI基板，形成從硅層的主表面到達(dá)硅氧化膜的大 致垂直的分離槽，在分離槽的側(cè)面高濃度地?fù)诫sn型雜質(zhì)元素，并且在分 離槽中埋入熱氧化膜和多晶硅，通過選擇氧化形成有使元件活性層分離的
具有至少兩種以上的膜厚的區(qū)域(field)氧化膜。因而，將硅層層疊為比由施加到元件的最高的電壓所形成的耗盡層的擴(kuò)展(stretch)要深，并且 具有形成了中性區(qū)域的厚度。由此，能夠防止作為絕緣層的氧化膜的氧化 應(yīng)力所引起的移位，并且實(shí)現(xiàn)細(xì)微且較深的元件分離區(qū)域，從而能夠提供 可靠性高的電介質(zhì)分離型半導(dǎo)體裝置。
將分離槽形成為多個(gè)，此時(shí)，在多個(gè)分離槽的各個(gè)側(cè)面高濃度地?fù)诫s n型雜質(zhì)元素。另外，利用熱氧化膜和多晶硅埋入多個(gè)分離槽中。由此， 因?yàn)閷⒎蛛x結(jié)構(gòu)形成為多層，所以能夠提供可大幅度降低元件分離耐壓的 不良率的半導(dǎo)體裝置。
以上，基于發(fā)明的實(shí)施方式對(duì)本發(fā)明進(jìn)行了具體的說明，但是本發(fā)明 并非限定于上述各實(shí)施方式，當(dāng)然在不超越其要旨的范圍內(nèi)有各種各樣的 變更。
例如，在上述的各實(shí)施方式中，僅對(duì)IGBT、以及IGBT和CMOS等 為代表的元件進(jìn)行了表示，但是也可將上述的各實(shí)施方式所示的電介質(zhì)分 離結(jié)構(gòu)適用在其他的阻抗元件、二極管元件、雙極性元件、高耐壓NMOS、 高耐壓PMOS等中。
權(quán)利要求
1、一種電介質(zhì)分離型半導(dǎo)體裝置，具備半導(dǎo)體基板、在該半導(dǎo)體基板的一方之面上形成的第一絕緣膜、和在該第一絕緣膜上形成的低雜質(zhì)濃度的半導(dǎo)體層，上述低雜質(zhì)濃度的半導(dǎo)體層比由施加到元件的最高的電壓所形成的耗盡層的擴(kuò)展要深，并且具有形成中性區(qū)域的厚度，在上述低雜質(zhì)濃度的半導(dǎo)體層上，設(shè)置有形成半導(dǎo)體元件的區(qū)域和以圍住該元件形成區(qū)域的方式形成的元件分離區(qū)域，在上述元件分離區(qū)域中，形成了到達(dá)上述第一絕緣膜的平面狀的閉環(huán)結(jié)構(gòu)的深槽，在上述深槽的兩面的側(cè)壁形成有n型高雜質(zhì)濃度層，第二絕緣膜與該n型高雜質(zhì)濃度層鄰接并配置在上述深槽中。
2、 根據(jù)權(quán)利要求l所述的電介質(zhì)分離型半導(dǎo)體裝置，其特征在于， 還在形成上述第二絕緣膜的上述深槽的側(cè)壁之間填充有多晶半導(dǎo)體層。
3、 根據(jù)權(quán)利要求l所述的電介質(zhì)分離型半導(dǎo)體裝置，其特征在于， 將上述元件分離區(qū)域設(shè)置為n層，各元件形成區(qū)域由多晶半導(dǎo)體層、與該多晶半導(dǎo)體層的兩面鄰接的第二絕緣膜、和與該第二絕緣膜的另一面 鄰接的n+型高濃度雜質(zhì)層形成，并且各個(gè)鄰接層為由n層、2n層、n+l 層的閉環(huán)結(jié)構(gòu)構(gòu)成的電介質(zhì)分離結(jié)構(gòu)。
4、 根據(jù)權(quán)利要求l所述的電介質(zhì)分離型半導(dǎo)體裝置，其特征在于， 在上述第一絕緣膜和上述低雜質(zhì)濃度的半導(dǎo)體層之間形成有高雜質(zhì)濃度層。
5、 根據(jù)權(quán)利要求l所述的電介質(zhì)分離型半導(dǎo)體裝置，其特征在于， 上述第一絕緣膜及上述第二絕緣膜是利用熱氧化法形成的硅氧化膜。
6、 根據(jù)權(quán)利要求2所述的電介質(zhì)分離型半導(dǎo)體裝置，其特征在于， 構(gòu)成上述元件分離區(qū)域的n型高雜質(zhì)濃度層、氧化膜及多晶半導(dǎo)體層，針對(duì)到達(dá)上述第一絕緣膜的深槽全部以自匹配方式形成。
7、 一種預(yù)驅(qū)動(dòng)器IC，具備權(quán)利要求1所述的電介質(zhì)分離型半導(dǎo)體裝置。
8、 一種單片變換器，具備權(quán)利要求1所述的電介質(zhì)分離型半導(dǎo)體裝置。
9、 一種電介質(zhì)分離型半導(dǎo)體裝置的制造方法，具備準(zhǔn)備SOI基板的工序，該SOI基板在硅支撐基板上層疊有第一硅氧化 膜及硅層；形成從上述硅層的主表面到達(dá)硅氧化膜的大致垂直的分離槽的工序； 在上述分離槽的側(cè)面高濃度地?fù)诫sn型雜質(zhì)元素的工序； 在上述分離槽中埋入熱氧化膜和多晶硅的工序；通過選擇氧化形成用于使元件活性層分離的具有至少兩種以上的膜 厚的區(qū)域氧化膜的工序；將上述硅層形成得比由施加到元件的最高的電壓所形成的耗盡層的 擴(kuò)展要深，并且具有形成中性區(qū)域的厚度，
10、 根據(jù)權(quán)利要求9所述的電介質(zhì)分離型半導(dǎo)體裝置的制造方法，其 特征在于，上述形成分離槽的工序中，形成多個(gè)分離槽，在上述進(jìn)行摻雜的工序中，對(duì)上述多個(gè)分離槽的各個(gè)側(cè)面高濃度地?fù)?雜n型雜質(zhì)元素，在上述進(jìn)行埋入的工序中，在上述多個(gè)分離槽中埋入熱氧化膜和多晶娃o
11、 根據(jù)權(quán)利要求9所述的電介質(zhì)分離型半導(dǎo)體裝置的制造方法，其 特征在于，在上述準(zhǔn)備SOI基板的工序中，提供一種在上述第一硅氧化膜和上述 硅層之間形成有n型雜質(zhì)濃度層的SOI基板。
全文摘要
本發(fā)明的半導(dǎo)體集成電路裝置具備在元件形成區(qū)域下具有第一絕緣膜的基板、在元件區(qū)域所形成的硅的溝槽、第二絕緣膜和第三絕緣膜，通過使第三絕緣膜的膜厚除以第一絕緣膜的膜厚得到之值處于規(guī)定范圍，可對(duì)氧化絕緣膜施加均等的電壓。另外，本發(fā)明的電介質(zhì)分離型半導(dǎo)體裝置具備元件分離區(qū)域。該元件分離區(qū)域具有到達(dá)SOI基板的絕緣膜的深槽，通過填充n型高雜質(zhì)濃度層、第二絕緣膜和多晶半導(dǎo)體層來構(gòu)成該深槽。從而，本發(fā)明提供一種對(duì)在SOI基板的溝槽內(nèi)的兩端所形成的側(cè)面氧化膜施加均等的電壓的結(jié)構(gòu)的集成電路裝置、和能夠防止作為絕緣層的氧化膜的氧化應(yīng)力所引起的移位并且實(shí)現(xiàn)細(xì)微且較深的元件分離區(qū)域的高可靠性的電介質(zhì)分離性半導(dǎo)體裝置及其制造方法。
文檔編號(hào)H01L27/12GK101521213SQ200910130270
公開日2009年9月2日 申請(qǐng)日期2007年3月9日 優(yōu)先權(quán)日2006年3月10日
發(fā)明者伊藤昌弘, 本田光利, 栗田信一, 渡邊篤雄, 田畑利仁, 石塚典男, 神岡秀和 申請(qǐng)人:株式會(huì)社日立制作所