專利名稱：整合型無源元件及其制造方法
整合型無源元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種整合型無源元件及其制造方法，特別是有關(guān)于一種具有較厚電感層的整合型無源元件及其制造方法。
背景技術(shù)：
現(xiàn)今，半導(dǎo)體封裝產(chǎn)業(yè)為了滿足各種高密度封裝的需求，逐漸發(fā)展出各種不同型 式的封裝構(gòu)造，其中各種不同的系統(tǒng)封裝(system in package, SIP)設(shè)計(jì)概念常用于架構(gòu) 高密度封裝構(gòu)造。在系統(tǒng)封裝型的封裝構(gòu)造中，其可將二個(gè)或以上的芯片設(shè)置在同一封裝 基板上，以提高芯片組裝密度，除此之外，其亦可能將數(shù)個(gè)無源元件(passive element)整 合成單一整合型無源元件(integrated passive device, IPD)，以提高基板有限組裝面積 的利用率。依制造過程不同，整合型無源元件可分為低溫陶瓷共燒技術(shù)(lowtemperature co-fired ceramic, LTCC)、內(nèi)嵌式無源兀件技術(shù)(embedded passivedevice)與薄膜技術(shù) (thin film technology)三種技術(shù)。低溫陶瓷共燒技術(shù)是以陶瓷作為電路基板材料，并將 無源元件以平行式印刷涂布方式燒結(jié)形成整合式陶瓷元件。再者，內(nèi)嵌式無源元件技術(shù)是 利用特殊介電及電阻材料，搭配有機(jī)玻璃纖維基板等的迭層結(jié)構(gòu)，依照電路特性與需求，采 用高低介電系數(shù)及電阻基板材料來應(yīng)用在內(nèi)埋電容、電阻或高頻傳輸線等設(shè)計(jì)上。另外，薄 膜技術(shù)技術(shù)的生產(chǎn)方式大致上則與半導(dǎo)體制造過程相似，制造過程是利用半導(dǎo)體前段晶圓 代工產(chǎn)業(yè)采用已久的物理相沉積技術(shù)(PVD)設(shè)備在硅晶圖上制作元件與線路，再加以切割 成數(shù)顆整合型無源元件。就現(xiàn)有薄膜技術(shù)而言，雖然其制造的整合型無源元件具有整合密度高及體積小型 化等優(yōu)點(diǎn)，但受限于物理相沉技術(shù)設(shè)備僅能制作出厚度小于ι微米(μπι)的電感結(jié)構(gòu)。由 于電感結(jié)構(gòu)的厚度愈薄，其Q值(品質(zhì)因子)愈低、電能損耗愈高及效率愈差。結(jié)果，因?yàn)?厚度問題造成電感結(jié)構(gòu)的Q值無法進(jìn)一步提高，因而限制了利用薄膜技術(shù)制造的整合型無 源元件的應(yīng)用價(jià)值。故，有必要提供一種整合型無源元件及其制造方法，以解決現(xiàn)有技術(shù)所存在的問題。

發(fā)明內(nèi)容本發(fā)明的主要目的在于提供一種整合型無源元件及其制造方法，其可以采用半導(dǎo) 體后段封裝基板的設(shè)備來制造整合型無源元件，使其具有厚度大于5微米的電感結(jié)構(gòu)，進(jìn) 而有利于降低電感損耗、提高電感效率，并可提高無源元件整合密度及縮小元件體積。本發(fā)明的次要目的在于提供一種整合型無源元件及其制造方法，其中整合型無源 元件可以做為載體承載芯片，再以金屬線或金屬球電性連接到封裝用基板或外部電子裝置 上，進(jìn)而提高系統(tǒng)封裝的組裝密度。本發(fā)明的另一目的在于提供一種整合型無源元件及其制造方法，其中整合型無源元件可以做為載體，并貫穿形成導(dǎo)電通孔(via)，以便承載及堆迭芯片，進(jìn)而提高系統(tǒng)封裝 的便利性及多樣性。為達(dá)成本發(fā)明的前述目的，本發(fā)明提供一種整合型無源元件，其特征在于所述整 合型無源元件包含一基板、一第一絕緣層、一第二絕緣層及一第三絕緣層。所述基板的上 表面依序堆迭所述第一、第二及第三絕緣層。所述第一絕緣層內(nèi)具有一第一電路層，所述第 一電路層包含至少一電容結(jié)構(gòu)及至少一電阻結(jié)構(gòu)。所述第二絕緣層內(nèi)具有一第二電路層， 所述第二金屬層的厚度介于5至50微米之間，所述第二電路層與所述第一電路層電性連 接，并且形成至少一第一電感結(jié)構(gòu)。所述第三絕緣層內(nèi)具有一第三電路層，所述第三金屬層 的厚度介于5至25微米之間，所述第三電路層與所述第二電路層電性連接，并且形成至少 一第二電感結(jié)構(gòu)。所述第三絕緣層另具有數(shù)個(gè)開口，以裸露所述第三電路層的一部分表面 并形成數(shù)個(gè)接墊。在本發(fā)明的一實(shí)施例中，所述第一、第二及第三絕緣層選自低介電值(l 0W-k)材 料，例如聚亞酰胺(polyimide，PI)或苯環(huán)丁烯(benzocyclobutene，BCB)。 在本發(fā)明的一實(shí)施例中，所述基板為硅基板或玻璃基板。在本發(fā)明的一實(shí)施例中，所述接墊另電性連接至少一倒裝型芯片(flipchip)或 至少一打線型芯片(wire bonding chip)。在本發(fā)明的一實(shí)施例中，所述基板另包含數(shù)個(gè)導(dǎo)電通孔(via)，其貫穿所述基板的 上表面及下表面。在本發(fā)明的一實(shí)施例中，每一所述接墊上形成一金屬球或連接一金屬線。在本發(fā)明的一實(shí)施例中，所述第一金屬層的厚度介于0. 1至2微米之間。再者，本發(fā)明提供另一種整合型無源元件的制造方法，其特征在于所述制造方法 包含下列步驟在一基板的上表面形成一第一電路層，所述第一電路層包含至少一電容結(jié) 構(gòu)及至少一電阻結(jié)構(gòu)；形成一第一絕緣層，以覆蓋所述第一電路層；在所述第一絕緣層上 形成一第二電路層，所述第二金屬層的厚度介于5至50微米之間，所述第二電路層電性連 接所述第一電路層，并包含至少一第一電感結(jié)構(gòu)；形成一第二絕緣層，以覆蓋所述第二電路 層；在所述第二絕緣層上形成一第三電路層，所述第三金屬層的厚度介于5至25微米之間， 所述第三電路層電性連接所述第二電路層，并包含至少一第二電感結(jié)構(gòu)；以及，形成一第三 絕緣層，以覆蓋所述第三電路層，并使所述第三絕緣層形成數(shù)個(gè)開口，以裸露所述第三電路 層的一部分表面及形成數(shù)個(gè)接墊。在本發(fā)明的一實(shí)施例中，在形成所述第一電路層的步驟中，另在所述基板的下表 面形成一不透光金屬層。

圖1是本發(fā)明第一實(shí)施例的整合型無源元件的示意圖。圖2A至2N是本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的流程示意圖。圖3A及3B是本發(fā)明第二實(shí)施例的整合型無源元件的使用示意圖。圖4A及4B是本發(fā)明第三實(shí)施例的整合型無源元件的使用示意圖。圖5A及5B是本發(fā)明第四實(shí)施例的整合型無源元件的使用示意圖。
具體實(shí)施方式為讓本發(fā)明上述目的、特征及優(yōu)點(diǎn)更明顯易懂，下文特舉本發(fā)明較佳實(shí)施例，并配 合附圖，作詳細(xì)說明如下請(qǐng)參照?qǐng)D1所示，本發(fā)明第一實(shí)施例的整合型無源元件(IPD)相似于現(xiàn)有利用半 導(dǎo)體前段晶圓代工產(chǎn)業(yè)的物理相沉積設(shè)備制造的薄膜技術(shù)整合型無源元件，但本發(fā)明改變 成采用半導(dǎo)體后段封裝基板的設(shè)備來制造整合型無源元件，使其具有厚度大于5微米的電 感結(jié)構(gòu)，進(jìn)而有利于降低電感損耗及提高電感效率，且可應(yīng)用在系統(tǒng)封裝型(SIP)的封裝 構(gòu)造中，以提高基板有限組裝面積的利用率。請(qǐng)?jiān)賲⒄請(qǐng)D1所示，本發(fā)明第一實(shí)施例的整合型無源元件100包含一基板1、一 第一絕緣層2、一第二絕緣層3及一第三絕緣層4。所述基板1上依序堆迭所述第一、第二 及第三絕緣層2、3、4。所述第一絕緣層2內(nèi)具有一第一電路層21，所述第一電路層21具有 至少一電容結(jié)構(gòu)Cl及至少一電阻結(jié)構(gòu)R。所述第二絕緣層3內(nèi)具有一第二電路層31，所述 第二電路層31與所述第一電路層21電性連接，并且形成至少一第一電感結(jié)構(gòu)Ll，所述第二 電路層31的第一電感結(jié)構(gòu)Ll的厚度介于5至50微米之間。所述第三絕緣層4內(nèi)具有一 第三電路層41 ，所述第三電路層41與所述第二電路層31電性連接，并且形成至少一第二電 感結(jié)構(gòu)L2，所述第三電路層41的第二電感結(jié)構(gòu)L2的厚度介于5至25微米之間。所述第三 絕緣層4另具有數(shù)個(gè)開口 42，以裸露所述第三電路層41的一部分表面并形成數(shù)個(gè)接墊43。 另外，亦可能設(shè)計(jì)由所述第一電路層21、所述第二電路層31及兩者之間的第一絕緣層2構(gòu) 成一輔助電容結(jié)構(gòu)C2，同時(shí)亦可能由所述第二電路層31、所述第三電路層41及兩者之間的 第二絕緣層3構(gòu)成另一輔助電容結(jié)構(gòu)C3。本發(fā)明第一實(shí)施例將于下文配合圖2A至2N詳細(xì) 說明整合型無源元件100的制造方法的各個(gè)步驟。請(qǐng)參照?qǐng)D2A至2G所示，本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的第一 步驟是在一基板1的上表面形成一第一電路層21，所述第一電路層21包含至少一電容結(jié) 構(gòu)Cl及至少一電阻結(jié)構(gòu)R。在本步驟中，所述基板1可選自硅基板或玻璃基板。在本實(shí)施 例中，所述基板1優(yōu)選為玻璃基板，其優(yōu)點(diǎn)在于玻璃的絕緣特性優(yōu)于硅的半導(dǎo)體特性，因此 更能確保后續(xù)電阻、電容或電感在正常運(yùn)作時(shí)的工作品質(zhì)。再者，當(dāng)所述基板1選自玻璃基 板，亦可有效的降低整合型無源元件100的制造成本。再者，所述第一電路層21的詳細(xì)制造方法如下如圖2A所示，先在所述基板1的 上表面利用濺鍍(sputtering)等方式依序形成一電阻材料層211、一金屬材料層212、一電 容材料層213及另一金屬材料層214。在本實(shí)施例中，所述電阻材料層211優(yōu)選為氮化鉭 (TaN)；所述金屬材料層212優(yōu)選為鋁銅復(fù)合層(Al+Cu)；所述電容材料層213優(yōu)選為氧化 鉭(Ta2O5),其是由先形成鉭層(Ta)再將其陽極氧化(anodization)處理而成；及所述金屬 材料層214優(yōu)選亦為鋁銅復(fù)合層(Al+Cu)。在本實(shí)施例中，當(dāng)所述基板1選自玻璃基板時(shí)， 所述基板1的下表面則另形成一不透光金屬層11 (例如鈦Ti薄層)，如此可讓半導(dǎo)體后段 封裝基板設(shè)備誤將所述基板1判斷為不透明的硅基板，以便后續(xù)能利用半導(dǎo)體后段封裝基 板設(shè)備來制作所述第二及第三電路層31、41于玻璃基板上。如圖2B所示，接著利用半導(dǎo)體后段封裝基板的設(shè)備來進(jìn)行光刻膠方法，以形成一 光刻膠(Photo-resist)層22，并對(duì)其進(jìn)行曝光及顯影程序，使所述光刻膠層22僅存留在后 續(xù)需要制作電容結(jié)構(gòu)的位置上。如圖2B及2C所示，利用現(xiàn)有蝕刻方法蝕刻去除裸露的所述電容材料層213及所述金屬材料層214。接著，移除所述光刻膠層22。如圖2D所示，再次利用半導(dǎo)體后段封裝基板的設(shè)備來進(jìn)行光刻膠方法，以形成另 一光刻膠層23，并對(duì)其進(jìn)行曝光及顯影程序，使所述光刻膠層23僅存留在后續(xù)需要制作導(dǎo) 電通孔(via)的位置上及所述金屬材料層214上。如圖2D及2E所示，利用現(xiàn)有蝕刻方法 蝕刻去除裸露的所述金屬材料層212。接著，移除所述光刻膠層23。如圖2F所示，再另進(jìn)行一次光刻膠、曝光、顯影、蝕刻及移除光刻膠等程序，以去 除裸露的所述電阻材料層211。此時(shí)，仍存留于所述基板1上的所述電阻材料層211、金屬 材料層212、電容材料層213及金屬材料層214即共同構(gòu)成所述第一電路層21的主要部分， 并形成至少一電容結(jié)構(gòu)Cl及至少一電阻結(jié)構(gòu)R。所述第一電路層21的厚度介于0. 1至2 微米之間。每一所述電容結(jié)構(gòu)Cl包含一片段的金屬材料層212、一片段的電容材料層213 及一片段的金屬材料層214。每一所述電阻結(jié)構(gòu)R包含二片段的金屬材料層212及一片段 的電阻材料層211。請(qǐng)參照?qǐng)D2G所示，本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的第二步 驟是形成一第一絕緣層2，以覆蓋所述第一電路層21。在本步驟中，所述第一絕緣層 2選自低介電值(low-k)材料，例如優(yōu)選為選自聚亞酰胺(polyimide，PI)或苯環(huán)丁烯 (benzocyclobutene,BCB)。另進(jìn)行一次光刻膠、曝光、顯影、蝕刻及移除光刻膠等程序，以在 所述第一絕緣層2內(nèi)形成數(shù)個(gè)貫穿孔24，其裸露所述金屬材料層212的一部分表面，以便后 續(xù)形成導(dǎo)電通孔。所述第一絕緣層2的厚度可控制在介于5至25微米之間。請(qǐng)參照?qǐng)D2H及21所示，本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的第三 步驟是在所述第一絕緣層2上形成一第二電路層31，所述第二金屬層31的厚度介于5至 50微米之間，所述第二電路層31電性連接所述第一電路層21，并包含至少一第一電感結(jié)構(gòu) Li。在本步驟中，所述第二電路層31的詳細(xì)制造方法如下如圖2H所示，先在所述第一絕 緣層2上及所述貫穿孔24內(nèi)利用濺鍍(sputtering)等方式形成一金屬薄層311，所述金屬 薄層311優(yōu)選為選自鈦銅復(fù)合層(Ti+Cu)；接著，利用半導(dǎo)體后段封裝基板的設(shè)備來進(jìn)行光 刻膠方法，以在所述金屬薄層311的上表面形成一光刻膠30，所述光刻膠30裸露出后續(xù)需 要制作所述第二電路層31的位置及裸露出所述貫穿孔24。如圖21所示，接著利用所述金屬薄層311進(jìn)行電鍍(electro-plating)程序，以 在所述金屬薄層311上形成所述第二電路層31，并在每一所述貫穿孔24內(nèi)形成一導(dǎo)電通孔 25。所述第二電路層31優(yōu)選為選自銅(Cu)，但亦可能為鋁(Al)或其他等效金屬。所述第 二電路層31并包含至少一第一電感結(jié)構(gòu)Ll，所述第二電路層31的第一電感結(jié)構(gòu)Ll的厚度 介于5至50微米之間，及其形狀可為螺旋圓形、螺旋方形或螺旋多邊形等既有電感形狀，但 所述電感形狀并非用以限制本發(fā)明。再者，所述導(dǎo)電通孔25則用以電性連接所述第二電路 層31及第一電路層21。最后，移除所述光刻膠30，并利用蝕刻液去除裸露的所述金屬薄層 311。此時(shí)，所述基板1下表面的不透光金屬層11 (鈦Ti薄層)亦會(huì)被同時(shí)去除。請(qǐng)參照?qǐng)D2J所示，本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的第四步驟 是形成一第二絕緣層3，以覆蓋所述第二電路層31。在本步驟中，所述第二絕緣層3選自 低介電值(low-k)材料，例如優(yōu)選為選自聚亞酰胺(PI)或苯環(huán)丁烯(BCB)。另進(jìn)行一次光 刻膠、曝光、顯影、蝕刻及移除光刻膠等程序，以在所述第二絕緣層3內(nèi)形成數(shù)個(gè)貫穿孔32， 其裸露所述第二電路層31的一部分表面，以便后續(xù)形成導(dǎo)電通孔。所述第二絕緣層3的厚度可控制在介于10至100微米之間，且所述第二絕緣層3的厚度明顯大于所述第一絕緣層 2的厚度。請(qǐng)參照?qǐng)D2K及2L所示，本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的第五 步驟是在所述第二絕緣層3上形成一第三電路層41，所述第三金屬層41的厚度介于5至 25微米之間，所述第三電路層41電性連接所述第二電路層31，并包含至少一第二電感結(jié)構(gòu) L2。在本步驟中，所述第三電路層41的詳細(xì)制造方法如下如圖2K所示，先在所述第二絕 緣層3上及所述貫穿孔32內(nèi)利用濺鍍(sputtering)等方式形成一金屬薄層411，所述金屬 薄層411優(yōu)選為選自鈦銅復(fù)合層(Ti+Cu)；接著，利用半導(dǎo)體后段封裝基板的設(shè)備來進(jìn)行光 刻膠方法，以在所述金屬薄層411的上表面形成一光刻膠40，所述光刻膠40裸露出后續(xù)需 要制作所述第三電路層41的位置及裸露出所述貫穿孔32。如圖2L所示，接著利用所述金屬薄層411進(jìn)行電鍍(electro-plating)程序，以 在所述金屬薄層411上形成所述第三電路層41，并在每一所述貫穿孔32內(nèi)形成一導(dǎo)電通孔 33。所述第三電路層41優(yōu)選為選自銅(Cu)，但亦可能為鋁(Al)或其他等效金屬。所述第 三電路層41并包含至少一第二電感結(jié)構(gòu)L2，所述第三電路層41的第二電感結(jié)構(gòu)L2的厚 度介于5至25微米之間，所述第二電感結(jié)構(gòu)L2的厚度明顯小于所述第一電感結(jié)構(gòu)Ll的厚 度。所述第二電感結(jié)構(gòu)L2的形狀同樣可為螺旋圓形、螺旋方形或螺旋多邊形等既有電感形 狀，但所述電感形狀并非用以限制本發(fā)明。再者，所述導(dǎo)電通孔33則用以電性連接所述第 三電路層41及第二電路層31。最后，移除所述光刻膠40，并利用蝕刻液去除裸露的所述金 屬薄層411。請(qǐng)參照?qǐng)D1、2M及2N所示，本發(fā)明第一實(shí)施例的整合型無源元件的制造方法的第 六步驟是形成一第三絕緣層4，以覆蓋所述第三電路層41，并使所述第三絕緣層4形成數(shù) 個(gè)開口 42，以裸露所述第三電路層41的一部分表面及形成數(shù)個(gè)接墊43。在本步驟中，所 述第三絕緣層4選自低介電值(low-k)材料，例如優(yōu)選為選自聚亞酰胺(PI)或苯環(huán)丁烯 (BCB)。如圖2M所示，另進(jìn)行一次光刻膠、曝光、顯影、蝕刻及移除光刻膠等程序，以在所述 第三絕緣層4的表面形成數(shù)個(gè)開口 42，其裸露所述第三電路層41的一部分表面。所述第 三絕緣層4的厚度可控制在介于10至50微米之間，且所述第三絕緣層4的厚度明顯小于 所述第二絕緣層3的厚度。再者，如圖2N所示，先在所述第三絕緣層4上及所述開口 42內(nèi) 利用濺鍍(sputtering)等方式形成一金屬薄層431，所述金屬薄層431優(yōu)選為選自鈦銅復(fù) 合層(Ti+Cu)；接著，利用半導(dǎo)體后段封裝基板的設(shè)備來進(jìn)行光刻膠方法，以在所述金屬薄 層431的上表面形成一光刻膠44，所述光刻膠44裸露出后續(xù)需要制作所述接墊43的位置 及所述貫穿孔32。隨后，如圖1及2N所示，利用電鍍或印刷(printing)等方式形成數(shù)個(gè)接 墊43，所述接墊43可相對(duì)所述第三絕緣層4表面選擇呈凸出、齊平或凹入狀，以適用于各種 可能的產(chǎn)品使用狀態(tài)。最后，移除所述光刻膠44，并利用蝕刻液去除裸露的所述金屬薄層 431，即可制作完成所述整合型無源元件100。在所述整合型無源元件100中，除了包含所述 電容結(jié)構(gòu)Cl、電阻結(jié)構(gòu)R、第一電感結(jié)構(gòu)Ll及第二電感結(jié)構(gòu)L2之外，另亦可能設(shè)計(jì)由所述 第一電路層21、所述第二電路層31及兩者之間的第一絕緣層2構(gòu)成一輔助電容結(jié)構(gòu)C2，同 時(shí)亦可能設(shè)計(jì)由所述第二電路層31、所述第三電路層41及兩者之間的第二絕緣層3構(gòu)成另 一輔助電容結(jié)構(gòu)C3。請(qǐng)參照?qǐng)D3A及3B所示，其揭示本發(fā)明第二實(shí)施例的整合型無源元件100的使用示意圖，其中第二實(shí)施例是將第一實(shí)施例的整合型無源元件100進(jìn)一步組裝結(jié)合至少一芯 片5及一封裝基板6。如圖3A所示，所述整合型無源元件100堆迭在所述芯片5上，所述整 合型無源元件100的接墊43朝上并利用數(shù)條金屬線71電性連接到所述芯片5上。所述芯 片5是一倒裝型芯片(flip chip)，其堆迭在所述封裝基板6上。所述芯片5的有源表面朝 下并具有數(shù)個(gè)金屬球51，及所述芯片5內(nèi)具有數(shù)個(gè)貫穿兩側(cè)的導(dǎo)電通孔50，所述導(dǎo)電通孔 50連接在所述金屬線71及所述芯片5的有源表面之間。所述封裝基板6可以是單層或多 層的印刷電路板、陶瓷電路板或撓性電路板。如圖3B所示，所述整合型無源元件100的接 墊43則是朝下且利用數(shù)個(gè)金屬球72電性連接到所述芯片5上。通過堆迭結(jié)合所述整合型 無源元件100、芯片5及封裝基板6，本發(fā)明第二實(shí)施例即可構(gòu)成一系統(tǒng)封裝型的封裝構(gòu)造。請(qǐng)參照?qǐng)D4A及4B所示，其揭示本發(fā)明第三實(shí)施例的整合型無源元件100的使用 示意圖，其中第三實(shí)施例是將第一實(shí)施例的整合型無源元件100進(jìn)一步組裝結(jié)合至少一芯 片5及一封裝基板6。如圖4A所示，所述芯片5堆迭在所述整合型無源元件100上，所述芯 片5是一倒裝型芯片，其有源表面朝下并具有數(shù)個(gè)金屬球51，用以電性連接在所述整合型 無源元件100的一部分接墊43上。所述整合型無源元件100的接墊43朝上且利用數(shù)條金 屬線71電性連接到所述封裝基板6上，所述封裝基板6可以是單層或多層的印刷電路板、 陶瓷電路板或撓性電路板。如圖4B所示，所述芯片5是一打線(wirebonding)型芯片，其 有源表面朝上并具有數(shù)條金屬線52，用以電性連接在所述整合型無源元件100的一部 分接 墊43上。通過堆迭結(jié)合所述整合型無源元件100、芯片5及封裝基板6，本發(fā)明第三實(shí)施例 即可構(gòu)成一系統(tǒng)封裝型的封裝構(gòu)造。請(qǐng)參照?qǐng)D5A及5B所示，其揭示本發(fā)明第四實(shí)施例的整合型無源元件100的使用 示意圖，其中第四實(shí)施例是將第一實(shí)施例的整合型無源元件100進(jìn)一步組裝結(jié)合至少一芯 片5及一封裝基板6。如圖5A所示，所述芯片5堆迭在所述整合型無源元件100上，所述芯 片5是一倒裝型芯片，其有源表面朝下并具有數(shù)個(gè)金屬球51，用以電性連接在所述整合型 無源元件100上。所述整合型無源元件100的接墊43朝下并利用數(shù)個(gè)金屬球72電性連接 到所述封裝基板6上。所述整合型無源元件100內(nèi)具有數(shù)個(gè)貫穿兩側(cè)的導(dǎo)電通孔12，所述 導(dǎo)電通孔12連接在所述金屬球51及所述整合型無源元件100的第一電路層21 (如圖1所 示)之間。如圖5B所示，所述芯片5結(jié)合在所述整合型無源元件100的接墊43上，所述芯 片5是一倒裝型芯片，其有源表面朝上并具有數(shù)個(gè)金屬球51，用以電性連接在所述整合型 無源元件100上。所述整合型無源元件100的接墊43朝下并利用數(shù)個(gè)金屬球72電性連接 到所述封裝基板6上。所述芯片5位于所述整合型無源元件100及封裝基板6之間。通過 堆迭結(jié)合所述整合型無源元件100、芯片5及封裝基板6，本發(fā)明第四實(shí)施例即可構(gòu)成一系 統(tǒng)封裝型的封裝構(gòu)造。如上所述，相較于現(xiàn)有薄膜技術(shù)僅能制作出厚度小于1微米的電感結(jié)構(gòu)，造成電 感結(jié)構(gòu)的Q值無法進(jìn)一步提高，因而限制了利用薄膜技術(shù)制造的整合型無源元件的應(yīng)用價(jià) 值等缺點(diǎn)，圖1至2N的本發(fā)明通過改變成采用半導(dǎo)體后段封裝基板的設(shè)備來制造所述整 合型無源元件100，使其具有厚度大于5微米的電感結(jié)構(gòu)Ll及L2，進(jìn)而有利于降低電感損 耗及提高電感效率，并可提高無源元件整合密度及縮小元件體積，及可應(yīng)用在系統(tǒng)封裝型 (SIP)的封裝構(gòu)造中，以提高基板有限組裝面積的利用率。再者，如圖3A至5B所示，所述整 合型無源元件100可以做為載體承載所述芯片5，再以所述金屬線71或金屬球72電性連接到所述封裝用基板6 (或外部電子裝置)上，因此亦可提高系統(tǒng)封裝的組裝密度。另外，如圖5A所示，所述整合型無源元件100可以做為載體，并貫穿形成導(dǎo)電通孔(via) 12，以便承 載及堆迭所述芯片5，進(jìn)而提高系統(tǒng)封裝的便利性及多樣性。 本發(fā)明已由上述相關(guān)實(shí)施例加以描述，然而上述實(shí)施例僅為實(shí)施本發(fā)明的范例。 必需指出的是，已公開的實(shí)施例并未限制本發(fā)明的范圍。相反地，包含于權(quán)利要求書的精神 及范圍的修改及均等設(shè)置均包含于本發(fā)明的范圍內(nèi)。
權(quán)利要求
一種整合型無源元件，其特征在于所述整合型無源元件包含一基板；一第一絕緣層，堆迭于所述基板的上表面，所述第一絕緣層內(nèi)具有一第一電路層，所述第一電路層包含至少一電容結(jié)構(gòu)及至少一電阻結(jié)構(gòu)；一第二絕緣層，堆迭于所述第一絕緣層上，所述第二絕緣層內(nèi)具有一第二電路層，所述第二金屬層的厚度介于5至50微米之間，所述第二電路層與所述第一電路層電性連接，并且形成至少一第一電感結(jié)構(gòu)；及一第三絕緣層，堆迭于所述第二絕緣層上，所述第三絕緣層內(nèi)具有一第三電路層，所述第三金屬層的厚度介于5至25微米之間，所述第三電路層與所述第二電路層電性連接，并且形成至少一第二電感結(jié)構(gòu)，所述第三絕緣層另具有數(shù)個(gè)開口，以裸露所述第三電路層的一部分表面并形成數(shù)個(gè)接墊。
2.如權(quán)利要求1所述的整合型無源元件，其特征在于所述第一、第二及第三絕緣層為 低介電值材料，所述低介電值材料選自聚亞酰胺或苯環(huán)丁烯。
3.如權(quán)利要求1所述的整合型無源元件，其特征在于所述基板為硅基板或玻璃基板。
4.如權(quán)利要求1所述的整合型無源元件，其特征在于所述接墊另電性連接至少一倒 裝型芯片或至少一打線型芯片。
5.如權(quán)利要求1所述的整合型無源元件，其特征在于所述基板另包含數(shù)個(gè)導(dǎo)電通孔， 其貫穿所述基板的上表面及下表面。
6.如權(quán)利要求1所述的整合型無源元件，其特征在于每一所述接墊上形成一金屬球 或連接一金屬線。
7.如權(quán)利要求1所述的整合型無源元件，其特征在于所述第一金屬層的厚度介于0.1 至2微米之間。
8.一種整合型無源元件的制造方法，其特征在于所述制造方法包含步驟在一基板的上表面形成一第一電路層，所述第一電路層包含至少一電容結(jié)構(gòu)及至少一 電阻結(jié)構(gòu)；形成一第一絕緣層，以覆蓋所述第一電路層；在所述第一絕緣層上形成一第二電路層，所述第二金屬層的厚度介于5至50微米之 間，所述第二電路層電性連接所述第一電路層，并包含至少一第一電感結(jié)構(gòu)；形成一第二絕緣層，以覆蓋所述第二電路層；在所述第二絕緣層上形成一第三電路層，所述第三金屬層的厚度介于5至25微米之 間，所述第三電路層電性連接所述第二電路層，并包含至少一第二電感結(jié)構(gòu)；以及形成一第三絕緣層，以覆蓋所述第三電路層，并使所述第三絕緣層形成數(shù)個(gè)開口，以裸 露所述第三電路層的一部分表面及形成數(shù)個(gè)接墊。
9.如權(quán)利要求8所述的整合型無源元件的制造方法，其特征在于在形成所述第一電 路層的步驟中，另在所述基板的下表面形成一不透光金屬層。
10.如權(quán)利要求8所述的整合型無源元件的制造方法，其特征在于所述第一金屬層的 厚度介于0.1至2微米之間。
全文摘要
本發(fā)明公開一種整合型無源元件及其制造方法，所述整合型無源元件在一基板的上表面依序堆迭一第一絕緣層、一第二絕緣層及一第三絕緣層。所述第一絕緣層內(nèi)具有一第一電路層，其包含至少一電容結(jié)構(gòu)及至少一電阻結(jié)構(gòu)。所述第二絕緣層內(nèi)具有一第二電路層，其厚度介于5至50微米之間，并形成至少一第一電感結(jié)構(gòu)。所述第三絕緣層內(nèi)具有一第三電路層，其厚度介于5至25微米之間，并形成至少一第二電感結(jié)構(gòu)。所述整合型無源元件可以采用半導(dǎo)體后段封裝基板的設(shè)備來制造，使其具有厚度大于5微米的電感結(jié)構(gòu)，進(jìn)而有利于降低電感損耗、提高電感效率，并可提高無源元件整合密度及縮小元件體積。
文檔編號(hào)H01L27/04GK101834178SQ200910128829
公開日2010年9月15日 申請(qǐng)日期2009年3月12日 優(yōu)先權(quán)日2009年3月12日
發(fā)明者楊學(xué)安, 蘇清輝 申請(qǐng)人:日月光半導(dǎo)體制造股份有限公司