專利名稱：多柵型場效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多柵型場效應(yīng)晶體管及其制造方法。
背景技術(shù)：
LSI的高度集成化和高性能化通過作為其基本結(jié)構(gòu)元件的場效應(yīng) 晶體管(FET)的微細(xì)化和與此相伴隨的性能提高而實現(xiàn)。FET的性 能由接通(on)動作時的驅(qū)動電流有多大和截止(off)時的溝道的泄 漏電流有多小來決定。根據(jù)國際半導(dǎo)體路線圖，在45nm時代以后為 了實現(xiàn)大驅(qū)動電流和小泄漏電流必須使用多種突破性的技術(shù)。
關(guān)于泄漏電流的降低，由于對短溝道效應(yīng)的耐受力高，溝道區(qū)被 完全耗盡的FD (Fully-Depleted)器件作為下一代的基本元件結(jié)構(gòu)備 受期待，其中引人注目的是多柵型場效應(yīng)晶體管。與例如專利文獻1 中所示的那樣的單柵型場效應(yīng)晶體管不同，該單多柵型場效應(yīng)晶體管 中只用在溝道表面上形成的柵電極從一個方向控制溝道內(nèi)的電勢，多 柵型場效應(yīng)晶體管具有由柵電極包圍微小的溝道區(qū)的結(jié)構(gòu)。該結(jié)構(gòu)的 優(yōu)點是，可以使溝道區(qū)的電勢的控制性提高，抑制因器件的短溝道化 造成的電勢壁壘的下降，降低截止時的泄漏電流。
在此，重要的是器件的閾值控制。與塊體(bulk)型的器件相比， FD器件的一個特征在于生成反轉(zhuǎn)電荷的電壓低。因此，如果在FD器 件中使用現(xiàn)有的柵電極材料，則截止?fàn)顟B(tài)(0伏)下的泄漏電流過大， 需要新的柵電極材料?，F(xiàn)在，作為其候補可以舉出作為柵電極使用 金屬本身的類型(金屬柵)、和使用金屬與半導(dǎo)體的化合物(半導(dǎo)體 是硅時稱為硅化物)的類型(硅化物柵)。
<專利文獻1>日本特開2005-86024號公報

發(fā)明內(nèi)容
(發(fā)明要解決的問題) 在立體形多柵場效應(yīng)晶體管中使用該金屬柵和硅化物柵時存在 各種制造工藝上的問題。尤其是，問題在于金屬污染。為了實現(xiàn)極微
細(xì)的柵長(gate length),在柵電極加工前的光刻中必須是十分平坦 的表面。但是，存在這樣的擔(dān)心:如果在金屬柵、硅化物中所用的金屬 進入母體半導(dǎo)體(硅等)和柵絕緣膜，則會成為載流子的生成再結(jié)合 的中心、電荷捕獲或泄漏電流的途徑，由此器件的性能會大大劣化。 因此，對于金屬柵電極、硅化物電極，不能用CMP (化學(xué)機械拋光) 直接平坦化。而且，在使柵電極變成硅化物時自然氧化膜的存在是不 利的，但在現(xiàn)有的制造方法中不能去除該自然氧化膜。
本發(fā)明正是考慮上述情況而提出的，其目的在于提供即使進行平 坦化工序也能防止金屬污染的多柵型場效應(yīng)晶體管及其制造方法。 (用來解決問題的手段)
根據(jù)本發(fā)明的第一方式的多柵型場效應(yīng)晶體管的制造方法，其特 征在于包括在襯底上并列形成多個半導(dǎo)體層的工序；在上述多個半 導(dǎo)體層的上表面上分別形成保護膜的工序；在上述多個半導(dǎo)體層的每 一個上形成覆蓋各半導(dǎo)體層的兩側(cè)面、上述保護膜的兩側(cè)面和上表面 的第一絕緣層的工序；在整個表面上形成第一層間絕緣膜，通過對上 述第 一層間絕緣膜進行平坦化而使上述第 一絕緣層的各上表面露出的 工序；通過分別選擇性地除去上述第一絕緣層，在除去了上述第一絕 緣層的位置形成多個孔穴的工序；在多個上述孔穴內(nèi)的上述半導(dǎo)體層 的兩側(cè)面形成柵絕緣膜的工序；在整個表面上堆積第一多晶硅膜以填 埋多個上述孔穴的工序；通過對上述第一多晶硅膜進行平坦化而使上 述第一層間絕緣膜的上表面露出，并且把上述第一多晶硅膜分離成多 個第二多晶硅膜的工序；在多個上述第二多晶硅膜上形成柵電極形狀 的掩模的工序；用上述掩模對多個上述第二多晶硅膜進行構(gòu)圖的工序； 在柵長方向上夾著構(gòu)圖了的多個上述第二多晶硅膜形成由絕緣體構(gòu)成 的側(cè)壁的工序；用上述掩模和上述側(cè)壁對上述保護膜進行構(gòu)圖，選擇性地露出多個上述半導(dǎo)體層的上表面的工序；向選擇性地露出的多個 半導(dǎo)體層注入雜質(zhì)，形成源/漏區(qū)的工序；除去上述掩模，露出多個上 述第二多晶硅膜的上表面的工序；使上表面被露出的多個上述第二多
晶硅膜分別變成硅化物的工序；在整個表面上形成第二層間絕緣膜， 在上述第二層間絕緣膜中形成通到每一個上述硅化物的開口 ，通過填 埋上述開口形成與每一個上述硅化物共同連接的金屬的連接部的工 序；以及形成與上述連接部連接的布線的工序。
根據(jù)本發(fā)明的第二方式的多柵型場效應(yīng)晶體管的制造方法，其特 征在于包括在村底上并列形成多個半導(dǎo)體層的工序；在上述多個半 導(dǎo)體層的上表面上分別形成保護膜的工序；在上述多個半導(dǎo)體層的每 一個上形成覆蓋各半導(dǎo)體層的側(cè)面、上述保護膜的側(cè)面和上表面的第 一絕緣層的工序；在整個表面上形成第一層間絕緣膜，通過對上述第 一層間絕緣膜進行平坦化而使上述第一絕緣層的各上表面露出的工 序；通過分別選擇性地除去上述第一絕緣層，在除去了上述第一絕緣 層的位置形成多個孔穴的工序；在多個上述孔穴的每一個中的上述半 導(dǎo)體層的兩側(cè)面形成柵絕緣膜的工序；形成覆蓋多個上述孔穴的每一 個的側(cè)面和底面、上述孔穴內(nèi)的上述柵絕緣膜以及上述保護膜的柵金 屬膜的工序；形成覆蓋上述柵金屬膜的多晶硅膜的工序；以不使上述 保護膜上的上述柵金屬膜露出的方式對多個上述孔穴的每一個中的上 述多晶硅膜和上述柵金屬膜進行蝕刻的工序；之后再次堆積多晶硅膜 以分別填埋多個上述孔穴的工序；通過對上述多晶硅膜進行平坦化而 使上述第一層間絕緣膜的上表面露出，并且把上述多晶硅膜分離成多 個多晶硅層的工序；在多個上述多晶硅層上形成柵電極形狀的掩模的 工序；用上述掩;f莫對多個上述多晶硅層進行構(gòu)圖的工序；在柵長方向 上夾著構(gòu)圖了的多個上述多晶硅層形成由絕緣體構(gòu)成的側(cè)壁的工序； 用上述側(cè)壁對上述保護膜進行構(gòu)圖，選擇性地露出多個上述半導(dǎo)體層 的上表面的工序；向選擇性地露出的多個半導(dǎo)體層注入雜質(zhì)，形成源/ 漏區(qū)的工序；除去上述掩模，露出多個上述多晶硅層的每一個的上表 面的工序；在整個表面上形成第二層間絕緣膜，在上述第二層間絕緣膜中形成通到多個上述多晶硅層的每一個的開口 ，通過填埋上述開口
形成與上述多晶硅層的每一個共同連接的金屬的連接部的工序；以及 形成與上述連接部連接的布線的工序。
根據(jù)本發(fā)明的第三方式的多柵型場效應(yīng)晶體管，其特征在于包 括在襯底上并列地設(shè)置的第一導(dǎo)電類型的多個半導(dǎo)體層；在上述多 個半導(dǎo)體層的每一個上分離地設(shè)置的第二導(dǎo)電類型的源/漏區(qū)；在上述 多個半導(dǎo)體層的每一個上，在上述源區(qū)和上述漏區(qū)之間設(shè)置的溝道區(qū)；
在上述溝道區(qū)的每一個的上表面上設(shè)置的保護膜；在上述溝道區(qū)的每 一個的兩側(cè)面上設(shè)置的柵絕緣膜；在上述溝道區(qū)的每一個的兩側(cè)面上 夾著上述柵絕緣膜設(shè)置并且在上述溝道區(qū)的每一個的上表面上夾著上 述保護膜設(shè)置的、包含金屬元素的多個柵電極；以覆蓋多個上述柵電 極的每一個的側(cè)面的方式在上述襯底上設(shè)置的層間絕緣膜；把多個上 述柵電極的每一個的上表面共同連接的連接部；以及與上述連接部連 接的柵布線。
(發(fā)明的效果)
根據(jù)本發(fā)明，能夠提供即使進行平坦化工序也能防止金屬污染的 多柵型場效應(yīng)晶體管及其制造方法。


圖l是示出現(xiàn)有的多柵型FET的制造工序的圖。
圖2是示出現(xiàn)有的多柵型FET的制造工序的圖。圖3是示出現(xiàn)有的多柵型FET的制造工序的圖。
圖4是示出現(xiàn)有的多柵型FET的制造工序的問題點的圖。
圖5是示出現(xiàn)有的多柵型FET的制造工序的問題點的圖。
圖6是根據(jù)本發(fā)明的實施方式1的多柵型FET的平面圖。
圖7是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。
圖8是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。
圖9是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。
圖10是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。圖ll是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖12是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖13是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖14是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖15是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖16是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖17是示出根據(jù)實施方式1的多柵型FET的制造工序的剖面圖。 圖18是說明根據(jù)實施方式1的多柵型FET的效果的圖。 圖19是示出根據(jù)實施方式2的多柵型FET的制造工序的剖面圖。 圖20是示出根據(jù)實施方式2的多柵型FET的制造工序的剖面圖。 圖21是示出根據(jù)實施方式2的多柵型FET的制造工序的剖面圖。 圖22是根據(jù)實施方式2的多柵型FET的剖面圖。 (附圖標(biāo)記說明)
2、支撐襯底；4、絕緣膜；6、半導(dǎo)體層(SOI層)；8、溝道保 護膜；9、柵絕緣膜；10、多晶硅膜；11、硅化物用金屬；12、柵側(cè)壁； 13、柵電極(硅化物)；17、金屬柵用金屬；18、層間絕緣膜；19、 絕緣膜；20、絕緣膜；21、柵掩模材料；22、絕緣膜；22a、 SiN膜； 22b、層間絕緣膜；23、栓塞；24、金屬布線；5(h、 502、翼片；60a、 源區(qū)；60b、漏區(qū)；70、柵；100、自然氧化膜。
具體實施例方式
在說明根據(jù)本發(fā)明的實施方式的多柵型場效應(yīng)晶體管之前，為了 使該多柵型場效應(yīng)晶體管的特征更加明確，先參照圖1A到圖5B詳細(xì) 說明現(xiàn)有的問題點。在以下的說明中，是以n型溝道晶體管為例說明 的，但也能適用于p型溝道晶體管。
如圖1A、 1B、 1C所示，在支撐襯底2上形成絕緣膜4且在絕緣 膜4上形成SOI層6而得到的SOI襯底上，用LPCVD (低壓化學(xué)汽 相沉積)等堆積100nm左右的氮化硅作為溝道的保護膜8，用公知的 元件分離技術(shù)進行元件分離。進而，用已有的構(gòu)圖技術(shù)對SOI層6構(gòu)圖而形成溝道。溝道寬度為例如20nm。另外，圖1A是平面圖，圖1B 是沿圖1A中所示的剖切線A-A'剖切時的剖面圖，圖1C是沿圖1A中 所示的剖切線B-B'剖切時的剖面圖。
然后，如圖2A、 2B、 2C所示，作為柵絕緣膜9，用RTO (快速 熱氧化)法等形成lnm左右的二氧化硅，然后進行等離子體氮化，增 大介電常數(shù)。再用LPCVD等堆積250nm的作為柵電極的多晶硅膜 IOA。在此，為了使表面平坦化，以氮化硅膜8作為蝕刻停止層進行 CMP，再次堆積60nm的多晶硅膜IOB。此時，在先形成的多晶硅膜 IOA的表面上形成自然氧化膜IOO。另外，圖2A是平面圖，圖2B是 沿圖2A中所示的剖切線A-A'剖切時的剖面圖，圖2C是沿圖2A中所 示的剖切線B-B'剖切時的剖面圖。
接著，如圖3A、 3B、 3C所示，在其上堆積由氮化硅膜構(gòu)成的硬 掩模層(未圖示)。接著用光刻技術(shù)等對上述硬掩模層進行構(gòu)圖。然 后以構(gòu)圖了的硬掩模層作為掩模，用RIE等對多晶硅膜IOB構(gòu)圖并形 成柵電極部分。在此，有時還形成補償間隔物(offset spacer)等，但 圖中沒有示出。
在形成該柵電極時，為了用光刻進行柵長50nm以下的構(gòu)圖，必 須是十分平坦的表面。因此，使用在圖2A、 2B、 2C中使用的那樣的 CMP工序，但如果使用完全硅化物柵、金屬柵，則會產(chǎn)生工藝上的問 題。例如，在完全硅化物柵的情況下，如圖4A所示，在多晶硅膜10B 上通過'減射堆積金屬(例如，Ni等)ll，通過在400。 500'C下進行熱 處理使多晶硅膜10B成為硅化物。但是，如圖4B所示，由于自然氧 化膜100不是均勻地形成，在形成了自然氧化膜100的區(qū)域，自然氧 化膜IOO成為金屬11的擴散壁壘，在位于比自然氧化膜IOO靠下的位 置的多晶硅膜IOA的區(qū)域中變成硅化物的反應(yīng)不均勻。結(jié)果，如圖4B 所示，分成成為硅化物的部分13和殘留多晶硅膜10A的部分。此時， 具有位于圖4B中左邊的溝道6的晶體管中，由于溝道6的兩側(cè)為硅 化物13，溝道6兩側(cè)的鬮值一致。但是，具有位于右邊的溝道6的晶 體管中，溝道6的左側(cè)為硅化物13，右側(cè)是多晶硅膜10A，所以成為閾值相差為多晶硅與硅化物的功函差的狀態(tài)。在LSI中，由于晶體管間的閾值的偏差是有深刻影響的問題，各 晶體管的多個溝道中閾值不同是致命的缺點。而且，在這樣的狀態(tài)下， 柵電極的電阻也產(chǎn)生偏差，成為高頻工作時的障礙。另一方面，在柵電極使用了金屬的情況下，如圖5A所示，以包 圍作為溝道區(qū)的半導(dǎo)體層6的方式堆積金屬電極17和多晶硅膜10后， 堆積層間絕緣膜18。由于層間絕緣膜18的上表面為凹凸形狀，為了 進行微細(xì)的光刻，必須如圖5B所示那樣進行平坦化。由于成為在此 時的平坦化中，使用CMP法時阻擋物僅僅是氮化硅膜8的結(jié)構(gòu)，所 以一直蝕刻到金屬電極17。如果用CMP法蝕刻金屬電極17，金屬的 粒子延伸到晶片的整個表面上，對晶片造成金屬污染。這是LSI制造 中不能允許的。因此，在使用金屬柵的情況下，必須不進行平坦化地 進行柵電極的光刻，存在著不能形成微小的柵的問題。本發(fā)明人對此進行了認(rèn)真研究，結(jié)果獲得了能夠解決這些問題的 多柵型場效應(yīng)晶體管。下面，以實施方式對此進行說明。 (實施方式1)圖6示出根據(jù)本發(fā)明的實施方式1的多柵型場效應(yīng)晶體管的平面 圖。本實施方式的多柵型場效應(yīng)晶體管，如圖6所示，包括兩個翼 片5(h、 502;在這些翼片的一個端部形成的n型源區(qū)60a和在另一個 端部形成的n型漏區(qū)60b;以及跨過兩個翼片5(h、 502形成的柵70。 翼片5(h、 502分別包括作為溝道區(qū)的p型半導(dǎo)體層；在該溝道區(qū)的 側(cè)面上形成的柵絕緣膜；以及在上述半導(dǎo)體層的上表面上形成的保護 膜。另外，在各翼片的溝道區(qū)的兩側(cè)的半導(dǎo)體層上形成n型半導(dǎo)體層， 這些n型半導(dǎo)體層與n型源區(qū)60a或n型漏區(qū)60b連接，也被稱為n 型源區(qū)60a或n型漏區(qū)60b。柵70形成為覆蓋溝道區(qū)上的柵絕緣膜。接著，參照圖7A到圖19D說明本實施方式的多柵型場效應(yīng)晶體 管的制造方法。在本實施方式中，雖然對n型溝道場效應(yīng)晶體管進行 說明，但只要改變離子注入的離子種類等也可以同樣地制作p型溝道 場效應(yīng)晶體管。圖7A、 8A、 9A、 10A、 IIA、 12A、 13A、 14A、 15、16、 17、 18、 19A是沿圖6所示的剖切線A-A'剖切得到的剖面圖；圖 7B、 8B、 9B、 IOB、 IIB、 12B、 13B、 14B、 19B是沿圖6所示的剖 切線B-B'剖切得到的剖面圖；圖7C、 8C、 9C、 IOC、 IIC、 12C、 13C、 14C、 19C是沿圖6所示的剖切線C-C'剖切得到的剖面圖；圖7D、 8D、 9D、 IOD、 IID、 12D、 13D、 14D、 19D是沿圖6所示的剖切線D-D' 剖切得到的剖面圖。首先，如圖7A、 7B、 7C、 7D所示，在支撐襯底2上形成絕緣膜 4且在絕緣膜4上形成SOI層6而得到的SOI襯底上，用LPCVD(低 壓化學(xué)汽相沉積)等堆積100nm左右的氮化硅作為溝道的保護膜8， 在該保護膜8上堆積由例如TEOS (四乙基原硅酸酯)構(gòu)成的絕緣膜 19。然后，用公知的元件分離技術(shù)進行元件分離。進而，用已有的構(gòu) 圖技術(shù)對SOI層6構(gòu)圖而形成溝道。溝道寬度為例如20nm。在溝道6 的上表面上形成保護膜8和絕緣膜19。然后，如圖8A、 8B、 8C、 8D所示，再堆積絕緣膜19，通過用 RIE進行蝕刻在溝道6和保護膜8的側(cè)面上形成由絕緣膜19構(gòu)成的側(cè) 壁19a。該作為側(cè)壁的絕緣膜19a還覆蓋在保護膜8的上表面上。通 過多次重復(fù)該操作，使側(cè)壁19a的寬度(從溝道6的側(cè)面算起的沿與 該側(cè)面垂直的方向的側(cè)壁的厚度)盡可能地厚(例如50nm 100nm)， 高度(從保護膜8算起的高度)盡可能地高(例如300nm)。此時， 作為側(cè)壁19a的絕緣膜19a的上表面呈圓的形狀。接著，如圖9A、 9B、 9C、 9D所示，以覆蓋作為側(cè)壁的絕緣膜 19a的方式堆積絕緣膜20，通過用CMP對該絕緣膜20進行平坦化， 露出絕緣膜19a的上表面。此時，蝕刻并不停止在絕緣膜19a的上表 面，而是多少進行一點過蝕刻，由此削除絕緣膜19a的頂部附近的圓 形部分，使開口部擴大。然后，如圖IOA、 IOB、 IOC、 IOD所示，通過例如用溶液蝕刻而 完全除去覆蓋溝道6和保護膜8的側(cè)面和上表面的絕緣膜19a，形成 孔穴。此時，如果用稀HF等則多少會蝕刻到絕緣膜4，而在絕緣膜4 的厚度為lpm等的情況下，通過利用稀HF對TEOS (絕緣膜19a的材料)和硅熱氧化膜(絕緣膜4)的蝕刻速度的不同，調(diào)整蝕刻時間， 能夠使絕緣膜4足夠厚地殘留。然后，在形成有上述孔穴的狀態(tài)下， 在溝道區(qū)6的側(cè)面上用例如RTO法形成作為柵絕緣膜9的膜厚lrnn 左右的二氧化硅，然后進行等離子體氮化，使柵絕緣膜9的介電常數(shù) 增大。進而，用LPCVD等堆積作為柵電極的多晶硅膜10。此時，通 過把LPCVD的爐溫設(shè)定得較低，并調(diào)節(jié)反應(yīng)速度來堆積多晶硅，完 全填埋上述孔穴。這是因為，如果在高溫下堆積，則通過調(diào)節(jié)原料的 供給速度來形成多晶硅膜，由于在絕緣膜20上優(yōu)先堆積多晶硅膜，所 以在孔穴的部分中殘留孔洞。然后，通過用CMP法把多晶硅膜10平 坦化，得到適合柵光刻的平坦表面。然后，如圖IIA、 IIB、 IIC、 IID所示，堆積柵掩模材料，用光 刻技術(shù)對該柵掩模材料進行構(gòu)圖，形成掩模21。然后，用該掩模21 對多晶硅膜10構(gòu)圖，并且進行細(xì)長化(slimming)，形成柵電極形狀 的多晶硅膜IO。此時，用RIE除去作為源/漏區(qū)的半導(dǎo)體層6上的多 晶硅膜10和柵絕緣膜9 (圖IIB、 11C )。然后，在整個表面上堆積由例如SiN構(gòu)成的柵側(cè)壁材料12。此后， 通過對該柵側(cè)壁材料12進行RIE，在多晶硅膜的側(cè)部形成側(cè)壁12(圖 12C、 12D)。此時，通過過蝕刻，利用柵電極10與作為源/漏區(qū)的半 導(dǎo)體層6的高度差，剩下多晶硅膜10的側(cè)壁(圖12C)，而除去作為 源/漏區(qū)的半導(dǎo)體層6的側(cè)壁(圖12B)。另外，由于該過蝕刻把作為 源/漏區(qū)的半導(dǎo)體層6上的溝道保護膜8也同時除去，由此露出作為源 /漏區(qū)的半導(dǎo)體層6(圖12B、 12C)。另外，由于該過蝕刻，如圖12D 所示，未被掩模12覆蓋的區(qū)域的絕緣膜20也被蝕刻成凹形，其高度 降低。然后，如圖13B、 13C所示，以該側(cè)壁12為掩模，對露出的半 導(dǎo)體層6進行選擇性蝕刻，從絕緣膜4算起的高度降低。接著，從斜 方向，例如以從與膜面垂直的方向傾斜7度以上的角度，離子注入P (磷)作為n型源/漏區(qū)形成用摻雜劑(圖13C)。由此，形成ii型源 區(qū)以及漏區(qū)60a、 60b，源區(qū)60a與漏區(qū)60b之間的p型半導(dǎo)體區(qū)6成為溝道區(qū)。此時，如圖13A、 13C、 13D所示，掩模21未^皮除去。另 外，形成p型源/漏區(qū)時，用B(硼)作為摻雜劑。然后，如圖14A、 14B、 14C、 14D所示，除去柵掩模材料21后， 通過進行Ni等的金屬濺射、熱處理，形成把多晶硅膜10完全硅化物 化得到的柵電極13。此時，由于在多晶硅膜10中未形成自然氧化膜， Ni的擴散均勻地發(fā)生，柵電極13全部被完全硅化物化。此時，源區(qū) 60a和漏區(qū)60b也^皮珪化物化(圖14B、 14C )。在該狀態(tài)下，如圖14A所示，被分割成兩個柵電極13，在該狀 態(tài)下不能向柵電極13施加電壓。因此，必須用上層布線把柵電極之間 連接。于是，在圖14A至14D中說明的硅化物工序結(jié)束后，堆積幾十 nm的SiN膜22a作為接觸的蝕刻阻止物。然后，在該SiN膜22a上 堆積層間絕緣膜22b，進行CMP而平坦化(圖15 )。即使進行CMP 前的層間絕緣膜22b的上表面的凹凸大，在進行CMP時SiN膜22a 也可以作為蝕刻阻止物起作用。然后，用光刻技術(shù)和RIE，在由層間絕緣膜22b和SiN膜22a構(gòu) 成的絕緣膜22中開孔形成通到柵電極13的接觸孔(未圖示)。然后， 在該接觸孔中填埋TiN-W等，形成栓塞23 (圖16)。進而，堆積層 間絕緣膜(未圖示)，用光刻技術(shù)和RIE，在該層間絕緣膜上形成布 線加工用槽，在該槽中填埋Al-Cu等的金屬布線24，借助于栓塞23 和金屬布線24把柵電極13與電壓施加端子(未圖示)連接起來(圖17)。 由此，完成本實施方式的多柵型FET。如果把這樣形成的本實施方式的多柵型FET與通常的FUSI柵 FinFET中的柵布線電阻相比，則由于在通常的FUSI柵FinFET中信 號通過寬度非常細(xì)的柵電極傳播，而在本實施方式中通過粗的金屬布 線24傳播，所以可以大幅度緩和布線電阻對為了驅(qū)動晶體管而施加高 頻信號的柵電極的不良影響。例如，如圖18 (a) 、 18 (b)所示，如 果寬度(柵長)為20nm,覆蓋FUSI電極的Fin上部的高度為60nm， Al-Cu布線的寬度為120nm,高度為lpm,則傳播信號的面積S可以 以兩位數(shù)增大，如果考慮電阻率的不同，則可以進一步降低柵電阻。另外，本實施方式中的溝道保護絕緣膜8也可以由TEOS形成， 絕緣膜19也可以由SiN形成，絕緣膜20也可以由TEOS形成，柵掩 模材料21也可以由SiN形成。另外，在本實施方式中以翼片個數(shù)為兩個進行了說明，但也可以 是三個或更多個。如上所述，根據(jù)本實施方式，即使進行平坦化工序，也可以防止 金屬污染。而且，可以降低柵電阻。 (實施方式2)下面，參照圖19A到圖21D說明根據(jù)本發(fā)明的實施方式2的多 柵型FET的制造方法。由本實施方式的制造方法制造的多柵型FET 是金屬柵型。圖19A、 20A、 21A是沿圖6所示的剖切線A-A'剖切得 到的剖面圖；圖19B、 20B、 21B是沿圖6所示的剖切線B-B'剖切得 到的剖面圖；圖19C、 20C、 21C是沿圖6所示的剖切線C-C'剖切得 到的剖面圖；圖19D、 20D、 21D是沿圖6所示的剖切線D-D'剖切得 到的剖面圖。首先，進行與用實施方式1的完全硅化物柵FET說明的從圖7A 至圖9D的制造工序相同的工序。在通過除去圖9A 9D所示的絕緣膜 19a形成的孔穴的表面上，如圖19A、 19B、 19C、 19D所示，用MOCVD (金屬有機化學(xué)汽相沉積)形成金屬柵用金屬膜17后，用LPCVD法 用多晶硅膜10填埋上述孔穴。此時，上述孔穴內(nèi)的柵絕緣膜9和溝道 保護膜8的表面用金屬柵用金屬膜17覆蓋，在其外側(cè)形成多晶硅膜 10。另外，在絕緣膜20上也附著有金屬柵用金屬膜17和多晶硅膜10。 因此，如果在該狀態(tài)下進行CMP則金屬污染會擴展到整個晶片上。于是，如圖20A、 20B、 20C、 20D所示，通過用RIE法蝕刻多 晶硅膜10和金屬膜17，除去絕緣膜20的上表面的多晶硅膜10和金 屬膜17。此時，作為翼片的半導(dǎo)體層6、保護膜8被多晶硅膜10覆蓋， 不會被上述RIE法蝕刻。因此，可以控制性良好地控制絕緣膜20的 上表面的金屬膜17。這樣，利用保護膜8和填埋絕緣膜20的從絕緣 膜4算起的高度的差，使保護膜8和柵絕緣膜9的側(cè)面的金屬膜17和多晶硅膜10殘留下來。然后，如圖21A、 21B、 21C、 21D所示，再次堆積多晶硅膜10， 通過進行CMP得到不會引起金屬污染的適合柵光刻的平坦表面。以 后，進行與用實施方式1說明的從圖11A至圖17所示的工序相同的 工序，完成多柵型FET。其中，不需要圖IIA以后所示的形成多晶硅 膜10的工序，也不需要形成硅化物的工序。圖22中示出這樣形成的 本實施方式的多柵型場效應(yīng)晶體管的剖面圖。另外，與實施方式l同樣地，本實施方式中的溝道保護絕緣膜8 也可以由TEOS形成，絕多彖膜19也可以由SiN形成，絕緣膜20也可 以由TEOS形成，柵掩模材料21也可以由SiN形成。如上所述，根據(jù)本實施方式，即使進行平坦化工序，也可以防止 金屬污染。
權(quán)利要求
1. 一種多柵型場效應(yīng)晶體管的制造方法，其特征在于包括在襯底上并列形成多個半導(dǎo)體層的工序；在上述多個半導(dǎo)體層的上表面上分別形成保護膜的工序；在上述多個半導(dǎo)體層的每一個上形成覆蓋各半導(dǎo)體層的兩側(cè)面、上述保護膜的兩側(cè)面和上表面的第一絕緣層的工序；在整個表面上形成第一層間絕緣膜，通過對上述第一層間絕緣膜進行平坦化而使上述第一絕緣層的各上表面露出的工序；通過分別選擇性地除去上述第一絕緣層，在除去了上述第一絕緣層的位置形成多個孔穴的工序；在多個上述孔穴內(nèi)的上述半導(dǎo)體層的兩側(cè)面形成柵絕緣膜的工序；在整個表面上堆積第一多晶硅膜以填埋多個上述孔穴的工序；通過對上述第一多晶硅膜進行平坦化而使上述第一層間絕緣膜的上表面露出，并且把上述第一多晶硅膜分離成多個第二多晶硅膜的工序；在多個上述第二多晶硅膜上形成柵電極形狀的掩模的工序；用上述掩模對多個上述第二多晶硅膜進行構(gòu)圖的工序；在柵長方向上夾著構(gòu)圖了的多個上述第二多晶硅膜形成由絕緣體構(gòu)成的側(cè)壁的工序；用上述掩模和上述側(cè)壁對上述保護膜進行構(gòu)圖，選擇性地露出多個上述半導(dǎo)體層的上表面的工序；向選擇性地露出的多個半導(dǎo)體層注入雜質(zhì)，形成源/漏區(qū)的工序；除去上述掩模，露出多個上述第二多晶硅膜的上表面的工序；使上表面被露出的多個上述第二多晶硅膜分別變成硅化物的工序；在整個表面上形成第二層間絕緣膜，在上述第二層間絕緣膜中形成通到每一個上述硅化物的開口，通過填埋上述開口形成與每一個上述硅化物共同連接的金屬的連接部的工序；以及形成與上述連接部連接的布線的工序。
2. —種多柵型場效應(yīng)晶體管的制造方法，其特征在于包括在襯底上并列形成多個半導(dǎo)體層的工序；在上述多個半導(dǎo)體層的上表面上分別形成保護膜的工序；在上述多個半導(dǎo)體層的每一個上形成覆蓋各半導(dǎo)體層的側(cè)面、上 述保護膜的側(cè)面和上表面的第一絕緣層的工序；在整個表面上形成第一層間絕緣膜，通過對上述第一層間絕緣膜 進行平坦化而使上述第 一絕緣層的各上表面露出的工序；通過分別選擇性地除去上述第 一絕緣層，在除去了上述第 一絕緣 層的位置形成多個孔穴的工序；在多個上述孔穴的每一個中的上述半導(dǎo)體層的兩側(cè)面形成柵絕 緣膜的工序；形成覆蓋多個上述孔穴的每一個的側(cè)面和底面、上述孔穴內(nèi)的上述柵絕緣膜和上述保護膜的柵金屬膜的工序； 形成覆蓋上述柵金屬膜的多晶硅膜的工序； 以不使上述保護膜上的上述柵金屬膜露出的方式對多個上述孔穴的每一個中的上述多晶硅膜和上述柵金屬膜進行蝕刻的工序； 之后再次堆積多晶硅膜以分別填埋多個上述孔穴的工序； 通過對上述多晶硅膜進行平坦化而使上述第 一層間絕緣膜的上表面露出，并且把上述多晶硅膜分離成多個多晶硅層的工序； 在多個上述多晶硅層上形成柵電極形狀的掩模的工序； 用上述掩模對多個上述多晶硅層進行構(gòu)圖的工序； 在柵長方向上夾著構(gòu)圖了的多個上述多晶硅層形成由絕緣體構(gòu)成的側(cè)壁的工序；用上述側(cè)壁對上述保護膜進行構(gòu)圖，選擇性地露出多個上述半導(dǎo)體層的上表面的工序；向選擇性地露出的多個半導(dǎo)體層注入雜質(zhì)，形成源/漏區(qū)的工序； 除去上述掩模，露出多個上述多晶硅層的每一個的上表面的工序；在整個表面上形成第二層間絕緣膜，在上述第二層間絕緣膜中形 成通到多個上述多晶硅層的每一個的開口 ，通過填埋上述開口形成與上述多晶硅層的每一個共同連接的金屬的連接部的工序；以及 形成與上述連接部連接的布線的工序。
3. 如權(quán)利要求1或2所述的多柵型場效應(yīng)晶體管的制造方法， 其特征在于還包括在形成上述源/漏區(qū)之前，對露出的上述半導(dǎo)體層進行選擇性蝕 刻，以使從上述襯底算起的高度降低的工序。
4. 如權(quán)利要求1~3中任一項所述的多柵型場效應(yīng)晶體管的制造 方法，其特征在于形成上述源/漏區(qū)的工序是以從與上述襯底的表面垂直的方向傾 斜的角度注入上述雜質(zhì)。
5. —種多柵型場效應(yīng)晶體管，其特征在于包括 在襯底上并列地設(shè)置的第一導(dǎo)電類型的多個半導(dǎo)體層； 在上述多個半導(dǎo)體層的每一個上分離地設(shè)置的第二導(dǎo)電類型的源/漏區(qū)；在上述多個半導(dǎo)體層的每一個上，在上述源區(qū)和上述漏區(qū)之間設(shè) 置的溝道區(qū)；在上述溝道區(qū)的每一個的上表面上設(shè)置的保護膜；在上述溝道區(qū)的每一個的兩側(cè)面上設(shè)置的柵絕緣膜；在上述溝道區(qū)的每一個的兩側(cè)面上夾著上述柵絕緣膜設(shè)置并且在上述溝道區(qū)的每一個的上表面上夾著上述保護膜設(shè)置的、包含金屬元素的多個柵電極；以覆蓋多個上述柵電極的每一個的側(cè)面的方式在上述襯底上設(shè)置的層間絕緣膜；把多個上述柵電極的每一個的上表面共同連接的連接部；以及 與上述連接部連接的柵布線。
6. 如權(quán)利要求5所述的多柵型場效應(yīng)晶體管，其特征在于多個上述柵電極分別由硅化物形成。
7. 如權(quán)利要求6所述的多柵型場效應(yīng)晶體管，其特征在于 上述層間絕緣膜的上表面和多個上述柵電極的每一個的上表面位于大致相同的平面上。
8. 如權(quán)利要求5所述的多柵型場效應(yīng)晶體管，其特征在于多個上述柵電極的每一個具有金屬膜和覆蓋該金屬膜的多晶硅 膜的層疊結(jié)構(gòu)，上述金屬膜設(shè)置在上述層間絕緣膜、上述襯底的上表 面、上述柵絕緣膜和上迷保護膜中的每一個與上述多晶硅膜之間。
9. 如權(quán)利要求8所述的多柵型場效應(yīng)晶體管，其特征在于在上述多晶硅膜與上述層間絕緣膜之間設(shè)置的金屬膜部分的上 端的從上述襯底算起的高度，比位于上述保護膜上的上述金屬膜的上 表面的從上述襯底算起的高度更高。
10. 如權(quán)利要求8或9所述的多柵型場效應(yīng)晶體管，其特征在于 上述多晶硅膜的上表面位于與上述層間絕緣膜的上表面大致相同的平面上。
11. 如權(quán)利要求5 10中任一項所述的多柵型場效應(yīng)晶體管，其 特征在于上述源/漏區(qū)的上表面的從上述襯底算起的高度，比上述溝道區(qū)的 上表面的從上迷襯底算起的高度更低。
12. 如權(quán)利要求5 11中任一項所述的多柵型場效應(yīng)晶體管，其 特征在于上述村底是SOI襯底，上述半導(dǎo)體層是SOI層。
全文摘要
一種多柵型場效應(yīng)晶體管及其制造方法，即使進行平坦化工序也可以防止金屬污染。該多柵型場效應(yīng)晶體管包括在襯底上并列地設(shè)置的第一導(dǎo)電類型的多個半導(dǎo)體層；在多個半導(dǎo)體層的每一個上分離地設(shè)置的第二導(dǎo)電類型的源/漏區(qū)；在多個半導(dǎo)體層的每一個上，在源區(qū)和漏區(qū)之間設(shè)置的溝道區(qū)；在溝道區(qū)的每一個的上表面上設(shè)置的保護膜；在溝道區(qū)的每一個的兩側(cè)面上設(shè)置的柵絕緣膜；在溝道區(qū)的每一個的兩側(cè)面上夾著柵絕緣膜設(shè)置并且在溝道區(qū)的每一個的上表面上夾著保護膜設(shè)置的、包含金屬元素的多個柵電極；以覆蓋多個柵電極的每一個的側(cè)面的方式在襯底上設(shè)置的層間絕緣膜；把多個柵電極的每一個的上表面共同連接的連接部；以及與連接部連接的柵布線。
文檔編號H01L21/28GK101546710SQ200910128788
公開日2009年9月30日 申請日期2009年3月19日 優(yōu)先權(quán)日2008年3月27日
發(fā)明者中林幸雄, 內(nèi)田建 申請人:株式會社東芝