專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置，特別是涉及功率半導體。
本申請基于并要求2008年3月27日在日本提交的日本專利申請 No. 2008-084797的優(yōu)先權(quán)的權(quán)益，引用其全部內(nèi)容到本申請中。
背景技術(shù)：
作為功率半導體裝置，DM0S ( Double-Diffused Metal Oxide Semiconductor)類型的晶體管為人所知。固0S晶體管是通過雙重擴散形 成源極層和成為溝道的本體層的MOS電場效應晶體管，廣泛應用于電源電 路或驅(qū)動電路等。
作為DM0S晶體管，有橫向傳導電流的LD (Laterally Diffused) M0S 晶體管，LDM0S晶體管例如具有以下結(jié)構(gòu)。SP，例如具有N型的外延層， 在外延層的表面上形成P型的本體層。在本體層上，以重疊的方式形成N 型的源極層，并且以包圍源極層的方式形成環(huán)狀的柵極絕緣膜。在沒有形 成源極層而暴露出的本體層上，隔著柵極絕緣膜形成環(huán)狀的柵極電極。另 外，在外延層的表面上，形成與源極層對置的N型的漏極層。由源極層和 漏極層夾持的本體層的一部分形成溝道區(qū)域。
對于這種DM0S晶體管，要求其具有高的耐壓性。對此，通過在柵極 長方向上的本體層和構(gòu)成漏極層的一部分的漂移層(drift layer)之間， 形成偏移區(qū)域，并在偏移區(qū)域上形成偏移區(qū)域氧化層來改善擊穿電壓 (breakdown voltage)的技術(shù)廣為人知。
在上述情況下，本發(fā)明者認識到以下的課題。即，在具有上述結(jié)構(gòu)的 DM0S晶體管中，有在柵極寬度方向的端部，雜質(zhì)濃度易于增加，發(fā)生電場 集中的傾向。因此，在柵極寬度方向的端部，容易發(fā)生耐壓變差的情況。 另外，在具有上述結(jié)構(gòu)的DMOS晶體管中，在柵極電極的柵極寬度方向端 部的下方，存在P型的本體層與N型的外延層或漂移層的邊界面。因此，若對漏極層外加高電壓，則由于上述柵極寬度方向端部的雜質(zhì)濃度增加的 緣故，柵極電極下部的PN接合部分的電場強度會增高，從而在柵極寬端 部區(qū)域，有可能會在晶體管截止時進行導電。所以，有可能不能獲得所希 望的耐壓特性。因此，由于柵極寬度方向端部的耐壓特性，DM0S晶體管的 耐壓特性會受到影響。

發(fā)明內(nèi)容
本發(fā)明是鑒于發(fā)明者的這種認識而實現(xiàn)的發(fā)明，其目的是提供一種可
以提高DM0S晶體管等的半導體裝置的耐壓性能的技術(shù)。
為解決上述課題，本發(fā)明的某一形式是一種半導體裝置。該半導體裝
置具有半導體層；包括在半導體層表面形成的溝道區(qū)域的本體層；以與 本體層重疊的方式在半導體層表面形成的第1雜質(zhì)擴散區(qū)域；在半導體層 上形成的柵極絕緣膜；在包括溝道區(qū)域上的半導體層上，隔著柵極絕緣膜 形成的柵極電極；在半導體層形成的漂移層；在半導體層表面形成的與第 1雜質(zhì)擴散區(qū)域相對置的第2雜質(zhì)擴散區(qū)域，本體層是以在柵極寬度方向 端部，其邊界面與柵極絕緣膜的下面相接的方式設(shè)置的，柵極絕緣膜在與 柵極寬度方向端部的本體層的邊界面相接的至少一部分，具有膜厚比柵極 長度方向的溝道區(qū)域上部更厚的厚膜部。


圖1是實施方式1的半導體裝置的概略俯視圖。
圖2是沿著圖1的A-A線的剖視圖。
圖3是沿著圖1的B-B線的剖視圖。
圖4A是說明厚膜部的存在區(qū)域的概略圖。
圖4B是說明厚膜部的存在區(qū)域的概略圖。
圖5A是表示半導體裝置的審i造方法的工序剖視圖。
圖5B是表示半導體裝置的制造方法的工序剖視圖。
圖6A是表示半導體裝置的制造方法的工序剖視圖。
圖6B是表示半導體裝置的制造方法的工序剖視圖。
圖7A是表示半導體裝置的制造方法的工序剖視圖。圖7B是表示半導體裝置的制造方法的工序剖視圖。 圖8A是表示半導體裝置的制造方法的工序剖視圖。
圖8B是表示半導體裝置的制造方法的工序剖視圖。
圖9A是表示半導體裝置的制造方法的工序剖視圖。
圖9B是表示半導體裝置的制造方法的工序剖視圖。
圖10A是表示半導體裝置的制造方法的工序剖視圖。
圖10B是表示半導體裝置的制造方法的工序剖視圖。
圖11A是表示半導體裝置的制造方法的工序剖視圖。
圖IIB是表示半導體裝置的制造方法的工序剖視圖。
圖12A是表示半導體裝置的制造方法的工序剖視圖。
圖12B是表示半導體裝置的制造方法的工序剖視圖。
圖13是表示作為以往例的半導體裝置與實施方式1的半導體裝置的
柵極寬度方向端部的耐壓值的變化的圖形。
圖14是實施方式2的半導體裝置的概略俯視圖。
圖15A是實施方式3的半導體裝置的概略俯視圖。
圖15B是實施方式3的半導體裝置的概略俯視圖。
圖16是實施方式4的半導體裝置的概略俯視圖。
圖17是與沿著變形例的半導體裝置的圖1的B-B線的剖面對應的概
略剖視圖。
具體實施例方式
參照具體的實施方式對本發(fā)明進行說明。這些實施方式只是舉例說明， 對發(fā)明不具有限定作用。
以下，以優(yōu)選的實施方式為基礎(chǔ)，參照附圖對本發(fā)明進行說明。對各 附圖中所示的相同或相等的技術(shù)特征、組件、處理，標注相同的符號，并 且適當?shù)厥÷灾貜偷恼f明。另外，實施方式不是用來限定本發(fā)明的，僅僅 是舉例說明，實施方式所描述的所有特征或它們的組合，不限于一定是發(fā) 明的本質(zhì)性內(nèi)容。 (實施方式1)
圖1是實施方式1的半導體裝置100的概略俯視圖，圖2是沿著圖1的剖視圖。在實施方式1中， 作為半導體裝置100的一個例子，用N溝道型的LDM0S晶體管來進行說明。 另外，在圖1中，為了便于說明，省略了層間絕緣膜、電極等。
如圖1 圖3所示，半導體裝置100具有P型單晶硅基板l;在硅基
板1上形成的N+型的埋入半導體層2、在埋入半導體層2上形成的N-型的 外延層3 (半導體層)。在本實施方式中，外延層3雖然是一層，但也可以 層疊多個外延層。在外延層3的表面形成擴散了 P型雜質(zhì)的P型的本體層 4。本體層4是2重結(jié)構(gòu)，該2重結(jié)構(gòu)包含P型雜質(zhì)的濃度相對低的低濃 度層4a和以比低濃度層4a高的濃度輕度擴散的高濃度層4b，通過低濃度 層4a保持耐壓，通過高濃度層4b調(diào)整閥值。本體層4是以在柵極寬度方 向端部，其邊界面與后面要描述的柵極絕緣膜10的下面相接的方式設(shè)置 的，接觸(contact)柵極絕緣膜10的下面的邊界面從俯視看大致呈U字 型。在本體層4上，形成與本體層4重疊，并且高濃度的N型雜質(zhì)擴散得 比本體層4還輕微的N+型的源極層6 (第1雜質(zhì)擴散區(qū)域)。另外，本體 層4具有與源極層6鄰接，并且其中擴散了高濃度的P型雜質(zhì)的、用于 固定本體層4的電位的P+型的擴散層8。源極層6和擴散層8與源極層電 極30連接，成為相同電位。源極層6在擴散層8的周圍以環(huán)狀形成。另 外，在源極層6的柵極寬度方向端部，擴散層8位于源極層6的外側(cè)，并 且被本體層4的邊界面所包圍，可以防止柵極寬度方向兩端部的電位反轉(zhuǎn)。 在包含本體層4 一部分的外延層3上，以包圍源極層6的方式形成環(huán) 狀的柵極絕緣膜IO。柵極絕緣膜IO例如是氧化硅膜，其膜厚例如為12 20腦左右。另外，在不形成源極層6而露出的本體層4的上方，隔著柵極 絕緣膜10設(shè)置了柵極電極12。在本實施方式中，柵極電極12雖然是以包 圍源極層6的方式形成為環(huán)狀，但是柵極電極12的形狀并不特別僅限于 此，例如，也可以是夾持源極層6的2個柵極電極在柵極寬度方向上延伸 的結(jié)構(gòu)。柵極電極12例如由聚硅(Poly-Silicon)膜等構(gòu)成，柵極電極 12的柵極長度方向的一端與源極層6鄰接，另一端側(cè)從柵極絕緣膜10上 延伸到下面要提到的場絕緣膜22的一部分上。位于柵極電極12的下方， 被源極層6和下面要提到的漏極層20夾持的、沒有形成源極層6而露出 來的本體層4的一部分形成了溝道區(qū)域CH。另外，在外延層3的表面，以環(huán)狀形成包圍本體層的N-型的漂移層
14，該漂移層14中擴散了比外延層3濃度還高的N型雜質(zhì)。在漂移層14 上，以覆蓋后面要提到的N+型的漏極接觸(contact)層18的方式，形成 擴散了比漂移層14濃度還高的N型雜質(zhì)的N阱層(well layer) 16。在N 阱層16的表面，形成擴散了濃度更高的N型雜質(zhì)的N+型的漏極接觸層18， N阱層16以及漏極接觸層18分別構(gòu)成漏極層20 (第2雜質(zhì)擴散區(qū)域)。N 阱層16是為了緩和漏極層20中的電場集中而設(shè)置的。漂移層14也位于 源極層6與漏極接觸層18之間，在包含漂移層14上的外延層3上形成用 L0C0S法等形成的厚的場絕緣膜22。如圖2所示，場絕緣膜22與柵極絕 緣膜10相接，特別是在柵極長度方向端部，在比本體層4的邊界面更外 側(cè)與絕緣膜10相接。場絕緣膜22的膜厚例如在250 1000mn左右。
在此，如圖3所示，柵極絕緣膜10在柵極寬度方向端部E處，在與 本體層4的邊界面相接的至少一部分，具有膜厚比柵極長度方向的溝道區(qū) 域CH上部更厚的厚膜部24。在此，如圖l所示，柵極絕緣膜10的柵極寬 度方向端部E是延伸到柵極絕緣膜10的非活性區(qū)域的部分。厚膜部24的 厚度，雖然根據(jù)目標耐壓的不同而不同，但例如在80 150nm左右。設(shè)置 厚膜部24的位置是電場集中的區(qū)域，例如在與例如柵極寬度方向端部E 的場絕緣膜22相接的區(qū)域內(nèi)設(shè)置厚膜部24。在本實施方式中，在比柵極 絕緣膜10的柵極寬度方向端部E的擴散層8更靠端部側(cè)的與場絕緣膜22 相接的區(qū)域上，設(shè)置了厚膜部24。在半導體裝置100中，在柵極寬度方向 端部E處，漂移層14等的雜質(zhì)濃度易增加，另外，由于柵極電極12和漏 極層20，在本體層4的邊界面區(qū)域，有發(fā)生電場集中的傾向。在本實施方 式中，通過在此區(qū)域上的柵極絕緣膜10的至少一部分設(shè)置厚膜部24，緩 解了電場集中，其結(jié)果，可以提高半導體裝置100的耐壓性。
在如上所述形成的晶體管中，如圖2以及圖3所示，形成層間絕緣膜 26。層間絕緣膜26包含例如BPSG (Boron Phospho Silicate Glass) 膜、S0G (Spin On Glass)膜、NSG (Non-doped Silicate Glass)膜等。 在層間絕緣膜26上形成接觸孔27、 28、 29。在接觸孔27、 28、 29中，選 擇性地形成包含例如鋁-硅(Al-Si)膜、鋁-硅-銅(Al-Si-Cu)膜、鋁-銅(Al-Cu)膜等的鋁合金膜，并形成源極電極30、柵極電極布線層32、漏極電極34。
另外，如圖4A以及4B所示，也可以在比柵極絕緣膜10的柵極寬度 方向端部E的擴散層8更靠端部側(cè)，全部設(shè)置厚膜部24。由此，可以更有 效地緩和在柵極寬度方向端部E發(fā)生的電場集中。另外，由于厚膜部24 的面積大，所以可以提高本體層4的擴散范圍的自由度。圖4A以及圖4B 是對厚膜部24的存在區(qū)域進行說明的概略圖，圖4A是半導體裝置100的 概略俯視圖，圖4B是沿著圖4的B-B線的剖視圖。另外，在圖4A以及圖 4B中，適當省略了硅基板l、埋入半導體層2、層間絕緣膜、電極等。
接下來，對實施方式1的半導體裝置100的制造方法進行說明。圖5A 圖12B是表示半導體裝置100的制造方法的工序剖面圖。在各圖中，(i) 是沿著圖1的A-A線的剖視圖，(ii)是沿著圖1的B-B線的剖視圖。
首先，如圖5A所示，作為P型的單晶半導體基板，準備了例如P型 單晶的硅基板l。
其次，如圖5B所示，在硅基板1的表面，高濃度地離子注入或涂敷 銻(Sb)或砷(As)等的N型雜質(zhì)后，擴散而形成N+型的埋入半導體層2。
然后，如圖6A所示，在埋入半導體層2的表面，外延生長N-型的外 延層3。此時，埋入半導體層2由于外延生長時的加熱而擴散。
然后，如圖6B所示，在外延層3的表面，成膜氧化硅膜71和氮化硅 膜72，通過公知的光刻技術(shù)，在其上形成所規(guī)定圖案的抗蝕護膜81。然 后，通過將抗蝕護膜81作為掩模的蝕刻，選擇性地除去漂移層形成區(qū)域 的氧化硅膜71以及氮化硅膜72。另外，也可以不除去氧化硅膜71而將其 保留。
然后，如圖7A所示，將抗蝕護膜81作為掩模，通過磷(P)或砷的 離子注入，在外延層3的表面形成漂移層14。另外，在圖中省略了離子注 入時所使用的網(wǎng)(screen)氧化膜的圖示。另外，在不除去氧化硅膜71 而將其保留的情況下，可以將此氧化硅膜71作為網(wǎng)氧化膜使用。
然后，如圖7B所示，除去抗蝕護膜81后，將氮化硅膜72作為掩模， 熱氧化外延層3的表面，形成場絕緣膜22，并除去氮化硅膜72。此時， 通過外延層3的熱氧化，漂移層14向外延層3擴散。
然后，如圖8A所示，利用公知的光刻技術(shù)，在除去本體層4形成區(qū)域的氧化膜上形成抗蝕護膜82。然后，將抗蝕護膜82作為掩模，將氧化
硅膜71作為網(wǎng)氧化膜，離子注入硼(B)，在外延層3的表面形成構(gòu)成本 體層4的低濃度層4a。另外，雖然省略了工序圖，但是在形成抗蝕護膜 82之前，利用公知的光刻技術(shù)形成所規(guī)定圖案的抗蝕護膜，并且將該抗蝕 護膜作為掩模，離子注入N型雜質(zhì)，在漂移層14的表面形成N型的N阱 層16。
然后，如圖8所示，除去抗蝕護膜82后，除去氧化硅膜71，并且通 過熱氧化，在外延層3的表面形成厚膜部24。用于形成厚膜部24的外延 層3的熱氧化，是利用例如高耐壓MOS晶體管等其他裝置的柵極氧化膜形
成時的熱氧化來進行的。
然后，如圖9A所示，通過公知的光刻技術(shù)，在厚膜部24以及場絕緣 膜22上，形成所規(guī)定圖案的抗蝕護膜83，利用將抗蝕護膜83作為掩模的 蝕刻，選擇性地除去厚膜部24。由此，在所規(guī)定的區(qū)域形成厚膜部24。 通過改變抗蝕護膜83的圖案，可以在所期望的區(qū)域形成厚膜部24。
然后，如圖犯所示，除去抗蝕護膜后，通過外延層3的表面的熱氧 化，形成柵極絕緣膜IO。
然后，如圖IOA所示，在外延層3上，經(jīng)由柵極絕緣膜10、厚膜部 24、以及場絕緣膜22，利用例如化學氣相沉積法(CVD法)等，沉積聚硅 膜。然后，通過公知的光刻技術(shù)，形成所規(guī)定圖案的抗蝕護膜84以便覆 蓋柵極電極形成區(qū)域，通過將抗蝕護膜84作為掩模的蝕刻，選擇性地除 去聚硅膜，形成柵極電極12。
然后，如圖10B所示，在除去抗蝕護膜84之后，利用公知的光刻技 術(shù)，在除去本體層4的區(qū)域形成所規(guī)定圖案的抗蝕護膜85。然后，將抗蝕 護膜85以及柵極電極12作為掩模，在低濃度層4a中離子注入硼，比低 濃度層4a還要輕度地擴散，形成P型高濃度層4b。由此，形成本體層4， 并通過高濃度層4b調(diào)整本體層4的闊值電壓Vt。
然后，如圖11所示，除去抗蝕護膜85后，利用公知的光刻技術(shù)，在 除去本體層形成區(qū)域的一部分的區(qū)域上，形成所規(guī)定圖案的抗蝕護膜86。 然后，將抗蝕護膜86作為掩模，在本體層4離子注入高濃度的硼，形成 P+型擴散層8。另外，雖然省略了工序圖，但是在除去抗蝕護膜86之后，形成低濃度地被摻雜的漏極(LDD: Lightly-Doped-Drain)區(qū)域，在柵極 電極12的側(cè)面形成未圖示的側(cè)壁。
然后，如圖11B所示，除去抗蝕護膜86后，利用公知的光刻技術(shù)， 在除去源極層以及漏極接觸層形成區(qū)域的區(qū)域，形成所規(guī)定圖案的抗蝕護 膜87。并且，將抗蝕護膜87、柵極電極12以及未圖示的側(cè)壁作為掩模， 離子注入高濃度的硼，自對準(self align)地形成N+型的源極層6以及 漏極接觸層18。
然后，如圖12A所示，除去抗蝕護膜87，形成半導體裝置100。另外， 如圖12B所示，實施以下的布線處理。即，在外延層3上，形成包含例如 BPSG膜、S0G膜、NSG膜等的層間絕緣膜26。然后，利用公知的光刻技術(shù)， 通過使用了例如CHF:i或Ch系氣體的干蝕刻，在層間絕緣膜26上形成接觸 孔27、 28、 29。在接觸孔27、 28、 29上選擇性地形成包含例如鋁-硅膜、 鋁-硅-銅膜、鋁-銅膜等的鋁合金膜，并形成源極電極30、柵極電極布線 層32、漏極電極34。
通過以上的工序，形成半導體裝置100。另外，在需要向柵極電極12 摻入雜質(zhì)的情況下，可以在如圖IOA所示的聚硅膜沉積的那一刻，通過離 子注入來進行，也可以通過利用含有摻雜劑的氣體的熱處理來進行?；蛘?也可以在注入用于形成圖11B所示的源極層6以及漏極接觸層18的高濃 度硼離子時，通過同時進行離子注入來進行。
圖13是表示作為以往的例子的半導體裝置和實施方式1的半導體裝 置100的柵極寬度方向端部的耐壓值的變化的圖形。在圖13中，圖中左 側(cè)是以往例的結(jié)果，圖中右側(cè)是實施方式1的半導體裝置100的結(jié)果，表 示了各自的漏極 源極間耐壓與距本體層4的邊界面的場絕緣膜22端部 的距離的關(guān)系。另外，圖形的橫坐標是將本體層4的邊界面的所規(guī)定位置 作為基準位置(0， 0)的情況下從基準位置偏離的量，遠離場絕緣膜22 的方向為正(+ )。
若用作為目標的耐壓值進行規(guī)范化，則如圖13所示，在以往例中， 柵極寬度方向端部E的耐壓約小于1. 1，與此相對，實施方式1中約為1. 2。 因此，提高了半導體裝置100的柵極寬度方向的耐壓性。另外，在例如作 為目標的漏極，源極間耐壓為l.O的情況下，可以得到目標耐壓以上的耐壓的本體層4的邊界范圍(耐壓界限)，在實施方式l中，與以往例相比， 有較大幅度提高。因此，可以回避本體層4形成時的提高離子注入精度的 要求。
如上所述，實施方式1的半導體裝置100，在柵極絕緣膜10的柵極寬 度方向端部E處，在與本體層4的邊界面相接的至少一部分，設(shè)置了膜厚 比柵極長度方向的溝道區(qū)域CH上部更厚的厚膜部。由此，可以緩和柵極 寬度方向端部區(qū)域的電場集中，其結(jié)果，可以提高半導體裝置100的耐壓 性。
另外，由于柵極寬度方向端部的耐壓性提高，因此擴大了柵極寬度方 向端部的本體層*漏極層間距的允許范圍(耐壓界限)。因此，可以回避 本體層4形成時的提高離子注入精度的要求，并簡化了半導體裝置100的 制造工序。其結(jié)果，可以抑制半導體裝置ioo的制造成本的增加。
另外，由于，厚膜部24的形成是利用例如高耐壓MOS晶體管等其他 裝置的柵極氧化膜形成時的熱氧化而進行的，所以，利用本實施方式的制 造工序數(shù)不會增加，因此可以抑制制造成本的增加。 (實施方式2)
在實施方式1中，雖然在比柵極絕緣膜10的柵極寬度方向端部E的 擴散層8更靠端部側(cè)設(shè)置了厚膜部24，但在實施方式2中，設(shè)置厚膜部 24的區(qū)域與實施方式1不同。對其他與實施方式1同樣的結(jié)構(gòu)標記相同的 符號，適當?shù)厥÷云湔f明。
圖14是實施方式2的半導體裝置100的概略俯視圖。
如圖14所示，在本實施方式中，在柵極寬度方向端部E，在與柵極絕 緣膜10的下面相接的本體層4的邊界面的角落部上設(shè)置了厚膜部24。
在半導體裝置100中，在柵極絕緣膜10的柵極寬度方向端部E的本 體層4的邊界面的角落部，漂移層14等的雜質(zhì)濃度特別容易增加，并有 發(fā)生電場集中的傾向。在本實施方式中，通過在該角落部設(shè)置厚膜部24， 可以有效地緩和電場集中，其結(jié)果，半導體裝置100的耐壓性得到提高。 (實施方式3)
實施方式3的半導體裝置100的設(shè)置厚膜部24的區(qū)域與實施方式1 和2不同。對于其他與實施方式l相同的結(jié)構(gòu)標注了相同的符號，適當?shù)厥÷云湔f明。
圖15A以及圖15B是實施方式3的半導體裝置100的概略俯視圖。 如圖15A所示，在本實施方式中，配合柵極絕緣膜10的柵極寬度方 向端部E的本體層4的邊界面，在與場絕緣膜22相接的區(qū)域，大致U字 形地設(shè)置了厚膜部24。即，在柵極絕緣膜10的柵極寬度方向端部E，以 包圍擴散層8的方式將厚膜部24設(shè)置成大致U字形。
像這樣，在柵極絕緣膜10的柵極寬度方向端部E，通過將厚膜部24 設(shè)置成大致U字形，可以緩和柵極寬度方向端部E的柵極寬度方向以及柵 極長度方向的電場集中。其結(jié)果，半導體裝置100的耐壓性得到進一步提
咼c
另外，如圖15B所示，不僅在與場絕緣膜22相接的區(qū)域，也在包括 與擴散層8相接的區(qū)域，全部設(shè)置厚膜部24。由此，可以在柵極寬度方向 端部E，更有效地緩和所發(fā)生的電場集中，另外，由于厚膜部24的面積大， 所以可以提高本體層4的擴散范圍的自由度。 (實施方式4)
實施方式4的半導體裝置100的設(shè)置厚膜部24的區(qū)域，與實施方式1 至3不同。對于其他與實施方式l相同的結(jié)構(gòu)標注相同的符號，適當省略 其說明。
圖16是實施方式4的半導體裝置100的概略俯視圖。
如圖16所示，在本實施方式中，在柵極絕緣膜10的柵極寬度方向端
部E，在包括擴散層8的上部區(qū)域的柵極寬度方向端部E，全部設(shè)置厚膜
部24。
這樣，通過在柵極寬度方向端部E存在的擴散層8的上部設(shè)置厚膜部 24，在擴散層8的形成工序中，厚膜部24可以發(fā)揮作為掩模的功能，可 以減少向外延層3注入的高濃度P型雜質(zhì)的量。由此，在柵極絕緣膜10 的柵極寬度方向端部E，可以擴大源極層6和漂移層14之間的空乏層的范 圍。因此，柵極絕緣膜10的柵極寬度方向端部E的耐壓性得到進一步提 高，其結(jié)果，半導體裝置100的耐壓性得到進一步提高。
本發(fā)明，不僅限于上述各實施方式，也可以根據(jù)本領(lǐng)域技術(shù)人員的知 識，加入各種設(shè)計變更等的變形，加入了這種變形的實施方式也包括在本發(fā)明的范圍之內(nèi)。
例如，也可以是如圖17所示釆用以下的結(jié)構(gòu)半導體裝置100不包
括場絕緣膜22，在場絕緣膜22的形成區(qū)域，形成厚膜部24。即使在這種 情況下，由于在柵極寬度方向端部E，在與本體層4的邊界面相接的至少 一部分，具有膜厚比柵極長度方向的溝道區(qū)域CH上部還要厚的厚膜部24， 所以可以得到與上述各實施方式相同的效果。圖17是與沿著變形例的半 導體裝置100的圖1的B-B線的剖面對應的概略剖面圖。
權(quán)利要求
1. 一種半導體裝置，其特征為，具有半導體層；本體層，其包括在上述半導體層表面形成的溝道區(qū)域；第1雜質(zhì)擴散區(qū)域，其以與上述本體層重疊的方式在上述半導體層表面形成；在上述半導體層上形成的柵極絕緣膜；柵極電極，其在包括上述溝道區(qū)域上的上述半導體層上，隔著上述柵極絕緣膜形成；在上述半導體層形成的漂移層；和第2雜質(zhì)擴散區(qū)域，其與上述第1雜質(zhì)擴散區(qū)域?qū)χ?，并在上述半導體層表面形成，上述本體層，是以在柵極寬度方向端部、其邊界面與上述柵極絕緣膜的下面相接的方式設(shè)置的，上述柵極絕緣膜，在與柵極寬度方向端部的上述本體層的邊界面相接的至少一部分，具有膜厚比柵極長度方向的溝道區(qū)域上部更厚的厚膜部。
2. 根據(jù)權(quán)利要求l記載的半導體裝置，其特征為 上述柵極電極，以包圍上述第1雜質(zhì)擴散區(qū)域的方式形成為環(huán)狀。
3. 根據(jù)權(quán)利要求1記載的半導體裝置，其特征為 上述柵極絕緣膜，以包圍上述第1雜質(zhì)擴散區(qū)域的方式形成為環(huán)狀。
4. 根據(jù)權(quán)利要求l記載的半導體裝置，其特征為上述漂移層，以包圍上述本體層的方式形成為環(huán)狀。
5. 根據(jù)權(quán)利要求l記載的半導體裝置，其特征為與上述柵極絕緣膜的下面相接的上述本體層的邊界面為大致u字形，上述厚膜部設(shè)置在上述邊界面的角落部上。
6. 根據(jù)權(quán)利要求2記載的半導體裝置，其特征為與上述柵極絕緣膜的下面相接的上述本體層的邊界面為大致u字形，上述厚膜部設(shè)置在上述邊界面的角落部上。
7. 根據(jù)權(quán)利要求l記載的半導體裝置，其特征為與上述柵極絕緣膜的下面相接的上述本體層的邊界面為大致u字形，上述厚膜部，配合上述邊界面設(shè)置為大致u字形。
8. 根據(jù)權(quán)利要求5記載的半導體裝置，其特征為-在被上述邊界面包圍的區(qū)域中，還具有以與上述本體層重疊的方式在 上述半導體層表面形成的擴散層，上述厚膜部是以從上述本體層延伸到上述擴散層上的方式設(shè)置的。
9. 根據(jù)權(quán)利要求l記載的半導體裝置，其特征為還具有在上述半導體層上形成的、比上述邊界面更靠外側(cè)地與上述柵 極絕緣膜相接的場絕緣膜，上述厚膜部，設(shè)置在與柵極寬度方向端部的上述場絕緣膜相接的區(qū)域。
10. 根據(jù)權(quán)利要求9記載的半導體裝置，其特征為上述柵極絕緣膜，在柵極長度方向上，不隔著上述厚膜部而與上述場 絕緣膜相接。
全文摘要
本發(fā)明的半導體裝置，具有外延層；包括在外延層上形成的溝道區(qū)域的本體層；以與本體層重疊的方式形成的源極層；包圍源極層，而在外延層上形成的環(huán)狀的柵極絕緣膜；隔著柵極絕緣膜形成的柵極電極；包圍本體層，而在外延層上以環(huán)狀形成的漂移層；和與源極層對置，而在外延層表面形成的漏極層。本體層以在柵極寬度方向端部，其邊界面與上述柵極絕緣膜的下面相接的方式進行設(shè)置。另外，柵極絕緣膜在與柵極寬度方向端部的本體層的邊界面相接的至少一部分，具有膜厚比柵極長度方向的溝道區(qū)域上部更厚的厚膜部。
文檔編號H01L29/10GK101546781SQ200910127749
公開日2009年9月30日 申請日期2009年3月25日 優(yōu)先權(quán)日2008年3月27日
發(fā)明者山下富生, 笹田一弘, 米田陽樹, 藤田和范 申請人:三洋電機株式會社