專(zhuān)利名稱(chēng)：：Soi芯片的制造方法
技術(shù)領(lǐng)域：
：本發(fā)明是涉及一種絕緣層上覆硅(Silicononinsulator(SOI))芯片的制造方法，特別是涉及一種制造SOI芯片的方法，使由單晶硅芯片所構(gòu)成的接合芯片與基底芯片，隔著氧化膜而貼合在一起，之后，通過(guò)使接合芯片薄膜化來(lái)制造SOI芯片。
背景技術(shù)：
：作為半導(dǎo)體元件用的芯片的其中一種，有在絕緣膜即硅氧化膜上形成硅層(以下，有稱(chēng)為SOI層的情形)而成之SOI(Silicononlnsulator)芯片。此SOI芯片，其成為元件制作區(qū)域的基板表層部的SOI層，由于埋入絕緣層(埋入氧化層(BOX層))而與基板內(nèi)部電性分離，所以具有寄生電容小且耐放射性能力高等的特征。因此，可期待高速、低耗電動(dòng)作、防止軟錯(cuò)誤等的效果，被認(rèn)為有希望作為高性能半導(dǎo)體元件用的基板。作為制造此SOI芯片的代表的方法，可舉出芯片貼合法和注氧隔離法(SIMOX法)。芯片貼合法，例如是在2片單晶硅芯片中的至少一方的表面上，形成熱氧化膜后，隔著所形成的熱氧化膜，使兩片芯片密接，然后根據(jù)施行結(jié)合熱處理，提高結(jié)合力，之后，根據(jù)鏡面研磨等，使其中一方的芯片(形成SOI層的芯片(以下稱(chēng)為接合芯片))薄膜化，來(lái)制造SOI芯片的方法。又，作為此薄膜化的方法，有將接合芯片磨削、研磨至所希望的厚度為止的方法；或是被稱(chēng)為"離子注入剝離法"的方法等。該離子注入剝離法，是先將氫離子或稀有氣體離子的至少一種注入接合芯片的內(nèi)部，預(yù)先形成離子注入層，然后以該離子注入層為界，將接合芯片剝離。另一方面，注氧隔離法(SIMOX法)，是將氧注入單晶硅基板的內(nèi)部，之后，實(shí)行高溫?zé)崽幚?氧化膜形成熱處理)，使注入后的氧與硅反應(yīng)而形成BOX層，從而來(lái)制造SOI芯片。3上述代表的2種手段之中，芯片貼合法，具有能自由地設(shè)定要制作出來(lái)的SOI層、BOX層等的厚度，由于此優(yōu)點(diǎn)，所以可應(yīng)用于各種元件的用途中。其中，離子注入剝離法，由于能使制作出來(lái)的SOI層的膜厚均勻性極為優(yōu)異，所以近年來(lái)非常盛行使用。另一方面，為了抑制SOI芯片的翹曲、提高吸雜(gettering)能力，如曰本特開(kāi)平5-226620號(hào)公報(bào)、特開(kāi)平8-37286號(hào)公報(bào)所記載，常常使用一種高濃度地?fù)诫s硼而成的基底芯片來(lái)制造SOI芯片。將此種高濃度地?fù)诫s硼而成的基底芯片應(yīng)用于前述離子注入剝離法中的情況，例如要求一種形成有2)im以上或是lOpm以上這樣的厚度非常大的埋入絕緣層的SOI芯片。此情況，若想要先在接合芯片上形成厚氧化膜然后進(jìn)行貼合，則會(huì)有需要非常大的離子注入能量、或是所制作的SOI芯片的翹曲變大這樣的問(wèn)題，因此需要先在基底芯片上形成厚氧化膜，然后與接合芯片貼合。此時(shí)，為了對(duì)高濃度地慘雜硼而成的基底芯片進(jìn)行熱氧化來(lái)形成厚氧化膜，結(jié)果，在該熱氧化膜中含有大量的硼，當(dāng)對(duì)于剝離后的SOI芯片，施行結(jié)合熱處理、平坦化熱處理或是外延成長(zhǎng)等的高溫?zé)崽幚淼臅r(shí)候，原本已包含在SOI芯片背面?zhèn)鹊臒嵫趸ぶ械呐穑瑫?huì)往外方擴(kuò)散，而有摻雜劑污染SOI層這樣的問(wèn)題。若發(fā)生此種自動(dòng)摻雜，SOI層的導(dǎo)電型和電阻率等將發(fā)生變化。同樣的問(wèn)題，例如即便是使用磨削、研磨等的其它薄膜化手段的情況，在薄膜化后，也會(huì)由于在SOI層上實(shí)行外延成長(zhǎng)來(lái)使SOI層厚膜化的熱處理和使用SOI芯片的元件制造工序中的熱處理而發(fā)生。本發(fā)明是鑒于上述問(wèn)題而開(kāi)發(fā)出來(lái)，其目的是提供一種SOI芯片的制造方法，在基底芯片上形成熱氧化膜來(lái)制造SOI芯片的情況，于SOI芯片的制造工序或是使用SOI芯片的元件制造工序中，能簡(jiǎn)便地防止已含在基底芯片中的p型摻雜劑，從基底芯片的貼合面的相反側(cè)的面，往外方擴(kuò)散，并能抑制摻雜劑混入SOI層中，且可減少翹曲。為了達(dá)成上述目的，本發(fā)明提供一種SOI芯片的制造方法，其特征在于
發(fā)明內(nèi)容《少包含準(zhǔn)備一由p+單晶硅芯片所構(gòu)成的基底芯片與一由單晶硅芯片所構(gòu)成的接合芯片的歩驟;該p+單晶硅芯片是在整個(gè)芯片中高濃度地含有p型摻雜劑，該接合芯片是含有比前述基底芯片的P型摻雜劑濃度低的摻雜劑；根據(jù)熱氧化，在前述基底芯片的整個(gè)面上形成硅氧化膜的步驟；隔著前述基底芯片上的硅氧化膜，將前述接合芯片與前述基底芯片貼合在---起的貼合步驟；以及將前述接合芯片薄膜化而形成SOI層的步驟；"其中，在前述基底芯片的熱氧化歩驟之前，具有在前述基底芯片的貼合面的相反側(cè)的面上，形成CVD絕緣膜的步驟。如此，本發(fā)明的SOI芯片的制造方法，具有準(zhǔn)備基底芯片與接合芯片的步驟、基底芯片的熱氧化步驟、芯片的貼合步驟及接合芯片的薄膜化步驟；并且，在基底芯片的熱氧化步驟之前，具有在基底芯片的貼合面的相反側(cè)的而上，形成CVD絕緣膜的步驟。根據(jù)此種方法，由于使用一種p型摻雜劑濃度高的p+單晶硅芯片來(lái)作為基底芯片，且在基底芯片的整個(gè)面上形成硅氧化膜，所以能制造出一種翹曲少、吸雜能力髙的SOI芯片。進(jìn)而，由于在基底芯片的熱氧化步驟之前，在基底芯片的貼合面的相反側(cè)的面上，形成慘雜劑不會(huì)被擴(kuò)散的CVD絕緣膜，所以即便是在貼合步驟后的SOI芯片制造工序中的熱處理或是使用SOI芯片的元件制造工序中的高溫?zé)崽幚恚鶕?jù)CVD絕緣膜，能防止己被收進(jìn)基底芯片背面?zhèn)鹊墓柩趸ぶ械膒型摻雜劑，從SOI芯片的背面往外方擴(kuò)散。進(jìn)而，由于在形成CVD絕緣膜后，實(shí)行基底芯片的熱氧化處理，所以熱氧化會(huì)在CVD絕緣膜與基底芯片的界面進(jìn)展，通過(guò)使CVD絕緣膜堆積適1的厚度，在基底芯片貼合面的相反側(cè)的面，會(huì)殘留沒(méi)有被摻雜劑污染的CVD絕緣膜，能抑制在外延成長(zhǎng)時(shí)所發(fā)生的自動(dòng)摻雜。其結(jié)果，即便是在熱處理步驟多的元件制造工序中，也能抑制p型摻雜劑混入SOI層中，而能抑制SOI層的導(dǎo)電型和電阻率等的變動(dòng)。又，在本發(fā)明中，特別是在基底芯片的熱氧化步驟前實(shí)行CVD絕緣膜的形成步驟，從而，在形成CVD絕緣膜時(shí)，由于CVD爐的承受體而發(fā)生在基底芯片的貼合而上的傷痕或是蔓延至基底芯片的貼合面?zhèn)鹊腃VD絕緣膜，便能簡(jiǎn)單地加以除去，并能作成鏡面化。進(jìn)而，基底芯片的熱處理溫度，由于比CVD絕緣膜的形成溫度高，因此，根據(jù)在基底芯片的熱氧化步驟之前，實(shí)行CVD絕緣膜的形成，在基底芯片的熱氧化中，便能提高CVD絕緣膜的密度，而能作成具有可確實(shí)地防l卜.往外方擴(kuò)散的效果。此情況，理想是在前述貼合歩驟之前，具有在前述接合芯片的整個(gè)面上，形成硅氧化膜的步驟。如此，'在貼合歩驟之前，于接合芯片的整個(gè)面上形成硅氧化膜，從而，屮于結(jié)合界面不是出現(xiàn)在SOI層側(cè)，就元件特性而言，是理想的。特別是利用離子注入剝離法來(lái)將接合芯片薄膜化的情況，也能防止接合芯片的離子注入時(shí)的通道效應(yīng)。進(jìn)而，木發(fā)明，理想是在前述貼合步驟之前，預(yù)先將氫離子或稀有氣體離子中的至少一種注入前述接合芯片的內(nèi)部，來(lái)形成離子注入層；并且，根據(jù)以前述離子注入層為界，將前述接合芯片剝離，來(lái)實(shí)行前述接合芯片的薄膜化。針對(duì)本發(fā)明的SOI芯片的制造方法，若是根據(jù)所謂的離子注入剝離法來(lái)將接合芯片薄膜化，貝USOI層的膜厚均勻性高；進(jìn)而，由于在基底芯片的熱気化歩驟之前，實(shí)行CVD絕緣膜的形成步驟，在薄膜化后，不會(huì)有由于CVD爐的承受體而在SOI層的表面產(chǎn)生傷痕的可能性、也不會(huì)有在薄膜化步驟前發(fā)生接合芯片意外地剝離的可能性。因此，若在基底芯片的熱氧化步驟之前，實(shí)行CVD絕緣膜的形成步驟，并根據(jù)離子注入剝離法來(lái)實(shí)行接合芯片的薄膜化，則能制造出--種優(yōu)良的SOI芯片，其SOI層的膜厚均勻性高且防止往外方擴(kuò)散的效果好。又，理想是將前述CVD絕緣膜，設(shè)為CVD氧化膜、CVD氮化膜或CVD氮氧化膜中的任一種。如此，若是將CVD絕緣膜，設(shè)為CVD氧化膜、CVD氮化膜或CVD氮氧化膜中的任一種，則能根據(jù)簡(jiǎn)便的方法來(lái)形成致密的CVD絕緣膜，因此在貼合步驟后，能更有效果地防止由于p型摻雜劑(已含在基底芯片上的硅氧化脫中)而產(chǎn)生的對(duì)于SOI層的自動(dòng)摻雜。進(jìn)而，理想是將前述基底芯片的p型摻雜劑濃度，設(shè)為5xlO"atoms/cm3以上。如此，即便是將前述基底芯片的p型摻雜劑濃度，設(shè)為5xl0"atoms/cm3以上的情況，也能有效地防止p型摻雜劑往外方擴(kuò)散，降低對(duì)于SOI層的自動(dòng)摻雜。又，若設(shè)成此種基底芯片的p型摻雜劑濃度，則能作出吸雜能力高的SOI芯片。而且，本發(fā)明在前述薄膜化歩驟后，能于前述SOI層上實(shí)行外延成長(zhǎng)，使前述SOI層的厚度增加。如此，即便是在薄膜化步驟后，于SOI層上實(shí)行外延成長(zhǎng)，使SOI層的厚度增加的情況，對(duì)于外延成長(zhǎng)時(shí)的長(zhǎng)期的高溫?zé)崽幚?，CVD絕緣膜，能充分地防止已含在基底芯片中的p型摻雜劑，從基底芯片的貼合面的相反側(cè)的面，往外方擴(kuò)散，而能抑制由于外延層的自動(dòng)摻雜而造成的電阻率變化。若是依照本發(fā)明的SOI芯片的制造方法，在低電阻的基底芯片上形成熱氧化膜來(lái)制造SOI芯片的情況，于SOI芯片的制造工序或是使用SOI芯片的元件制造工序中，能防止已含在基底芯片中的p型摻雜劑，從基底芯片的貼合面的相反側(cè)的面，往外方擴(kuò)散，并能抑制對(duì)于SOI層的自動(dòng)摻雜且可減少so:[芯片的翹曲。圖1是表示有關(guān)本發(fā)明的SOI芯片的制造方法中的第1實(shí)施方式的流程圖。'圖2是表示有關(guān)本發(fā)明的SOI芯片的制造方法中的第2實(shí)施方式的流程圖。圖3是表示硼濃度與從CVD氧化膜表面算起的深度之間的關(guān)系。圖4是表示硼濃度與從CVD氧化膜表面算起的深度之間的關(guān)系。具體實(shí)施例方式如前所述，目前，為了提高利用貼合法制造出來(lái)的SQI芯片的吸雜能力，常常使用一種高濃度地?fù)诫sp型摻雜劑即硼而成的基底芯片來(lái)制造SOI芯片。但是，使用p+基底芯片來(lái)制造SOI芯片后，若在此SOI芯片的薄SOI層上實(shí)行外延成長(zhǎng)，則在成長(zhǎng)吋，含在基底芯片中的硼，從SOI芯片的背面(未外延成長(zhǎng)側(cè)的面)往外方擴(kuò)散，自動(dòng)摻雜在SOI層中，于是會(huì)有SOI層的導(dǎo)電型、電阻率等發(fā)生變化這樣的問(wèn)題。.另一方面，例如制作一種具有2,以上或是10,以上這樣的厚度非常大的埋入絕緣層的SOI芯片時(shí)，考慮制作出來(lái)的SOI芯片的翹曲，不是將接合芯片而是將基底芯片的整個(gè)面作熱氧化，而形成厚的熱氧化膜。但是，即便是此種情況，在己形成于p+基底芯片上的厚的熱氧伴膜中，由于含有大量的硼，所以在為了進(jìn)行外延成長(zhǎng)的熱處理時(shí)或元件制造工序的高溫?zé)崽幚碇?，硼?huì)從SOI芯片的背面往外方擴(kuò)散?！狶r，門(mén)I、f/r.Ti、'上.lU上，、~int~r7r廣l山.v^r、rn"斗、僅叨乂、乂、jj朋:y犬iCL々卞問(wèn)題iiu乂靈^^木/"tn"九o結(jié)果，想到了以下的技術(shù)而完成本發(fā)明。也就是，在基底芯片上形成熱氧化膜來(lái)制造SOI芯片的情況，作為一種在貼合后的高溫?zé)崽幚碇?，能?jiǎn)便地防止基底芯片的p型摻雜劑，從基底芯片的貼合面的相反側(cè)的面，往外方擴(kuò)散，且能降低SOI芯片的翹曲之SOI芯片的制造方法，只要在基底芯片的熱氧化步驟之前，在基底芯片的貼合面的相反側(cè)的面上形成CVD絕緣膜就可以。S卩，在形成CVD絕緣膜后，若實(shí)行基底芯片的熱氧化處理，則熱氧化會(huì)在CVD絕緣膜與基底芯片的界面進(jìn)展，通過(guò)使CVD絕緣膜堆積適當(dāng)?shù)暮穸?，在基底芯片貼合面的相反側(cè)的面，會(huì)殘留沒(méi)有被慘雜劑污染的CVD絕緣膜，能抑制在外延成長(zhǎng)吋所發(fā)生的自動(dòng)摻雜。以下，一邊參照?qǐng)D面一邊說(shuō)明本發(fā)明的實(shí)施方式，但本發(fā)明并未被限定于此實(shí)施方式。作為本發(fā)明的SOI芯片的制造方法中的第1實(shí)施方式，首先，說(shuō)明有關(guān)根據(jù)磨削、研磨、蝕刻等來(lái)實(shí)行接合芯片的薄膜化的情況。另外，之后說(shuō)明有關(guān)根據(jù)離子注入剝離法來(lái)實(shí)行接合芯片的薄膜化的情況。圖1是表示有關(guān)本發(fā)明的SOI芯片的制造方法中的第1實(shí)施方式的流程圖。首先，準(zhǔn)備接合芯片ll與基底芯片12(步驟a)。此時(shí)，基底芯片12，設(shè)為一種p+單晶硅芯片，在整個(gè)芯片中含有高濃度的p型摻雜劑；接合芯片ll，設(shè)為一種單晶硅芯片，含有比基底芯片12的p型摻雜劑濃度低的摻雜劑。8此處，所謂的基底芯片12的p型摻雜劑的"高濃度"，是表示比接合芯片.11的摻雜劑濃度高的濃度，具體的數(shù)值雖然沒(méi)有特別地限定.，希望設(shè)為5xl017atomS/Cm3?；拙Р](méi)有特別地限定，能適當(dāng)?shù)厥褂门?boron)等。另夕卜，p型摻雜劑的濃度，只要是5xl017atOmS/cm3以上，電阻率會(huì)成為大約0.1Qcm以下的低電阻率?；仔酒?2的p型摻雜劑的濃度越高，越能提高華底芯片12的強(qiáng)度，并能提高吸雜能力。又，接合芯片ll的導(dǎo)電型，可以是n型或p型的任一種；又，摻雜劑材料也沒(méi)有特別地限定，能配合'目的來(lái)作適當(dāng)?shù)倪x擇。接著，在基底芯片的熱氧化步驟之前，于基底芯片12的貼合面121的相反側(cè)的面122上，形成CVD絕緣膜IO(歩驟b)。此CVD絕緣膜10的形成，例如先以該貼合面121朝下的方式，將基底芯片12放置在位于CVD爐內(nèi)的承受體(未圖示)上，然后根據(jù)CVD法(ChemicalVaporDeposition:化學(xué)氣相沉積法)，將CVD絕緣膜10堆積在該相反側(cè)的面122上。此吋，基底芯片12的貼合面121，由于放置在承受體(未圖示)上而多少有些傷痕、或是CVD絕緣膜形成蔓延至貼合面121偵U。如此，在基底芯片的貼合面121，若有傷痕和CVD氧化膜的蔓延等，則在基底芯片與接合芯片的貼合后，會(huì)發(fā)生貼合不良。因此，在基底芯片的貼合面121有傷痕和CVD氧化膜的蔓延等的情況，為了除去這些缺陷，在形成CVD絕緣膜之后，通過(guò)對(duì)基底芯片12的貼合面121施行化學(xué)機(jī)械^f磨(CMP)，便能簡(jiǎn)單地作成鏡面化。在基底芯片的熱氧化步驟之前，于基底芯片上形成CVD絕緣膜，來(lái)作為本發(fā)明的特征，也是因?yàn)檫@個(gè)緣故。即，若在基底芯片上形成硅氧化膜后，才形成CVD絕緣膜，則無(wú)論是將基底芯片的被鏡面化后的雙面或單面作為貼合面，當(dāng)形成CVD絕緣膜時(shí)，會(huì)在硅氧化膜的面上發(fā)生上述般的傷痕和CVD絕緣膜的蔓延等。-為了除去已發(fā)生在此硅氧化膜上的傷痕和CVD絕緣膜的蔓延等而施行的鏡面研磨是困難的，因此，如上述般，在基底芯片的熱氧化步驟之前，若在基底芯片上形成CVD絕緣膜，則能簡(jiǎn)單地將基底芯片的貼合面121鏡面化。進(jìn)而，在形成CVD絕緣膜后，對(duì)基底芯片12的貼合面121施行鏡面研磨處理的情況，能預(yù)先估計(jì)此研磨處理，適當(dāng)?shù)剡x擇將要使用的基底芯片的研磨狀態(tài)。即，使用被雙面鏡面研磨后的基底芯片的情況，只要在形成CVD絕緣膜后，再度對(duì)基底芯片12的貼合面121施行鏡面研磨便可以。使用雙面都沒(méi)有被鏡面研磨的基,底芯片的情況，在形成CVD絕緣膜后，也能在此步驟中，對(duì)基底芯片12的貼合面121進(jìn)行鏡面研磨。因此，在本發(fā)明中，只要按照需要，適當(dāng)?shù)剡x擇基底芯片12的研磨狀態(tài)便可以。進(jìn)而，作為在基底芯片的貼合面的相反側(cè)的面122上所形成的CVD絕緣膜10，理想是設(shè)為CVD氧化膜、CVD氮化膜、CVD氮氧化膜中的任一科'。如此，若將CVD絕緣膜設(shè)為CVD氧化膜、CVD氮化膜、CVD氮氧化膜中的任一種，則能根據(jù)簡(jiǎn)便的方法來(lái)形成致密的CVD絕緣膜，因此在貼合歩驟后，能以低成本且更有效果地防止由于p型摻雜劑(已含在基底芯片上的硅氧化膜中)而產(chǎn)生的對(duì)于接合芯片(SOI層)的自動(dòng)摻雜。接著，根據(jù)熱氧化，在基底芯片12的整個(gè)面，形成硅氧化膜13(步驟c)。此步驟c的基底芯片的熱氧化，在基底芯片12的未形成CVD絕緣膜10的面，當(dāng)然會(huì)進(jìn)行熱氧化，即便是在基底芯片12的形成有CVD絕緣膜10的界面，也會(huì)進(jìn)行熱氧化。因此，即便在熱氧化步驟前形成CVD絕緣膜10，如圖1所示，硅氧化膜13會(huì)被形成在基底芯片12的整個(gè)面(全部表面)上。即，在形成CVD絕緣膜后，若實(shí)行基底芯片的熱氧化處理，由于該熱氧化會(huì)在CVD絕緣膜與基底芯片的界面處進(jìn)行，因此通過(guò)堆積適當(dāng)膜厚的CVD絕緣膜，在基底芯片的貼合面的相反側(cè)的面，會(huì)殘留沒(méi)有被摻雜劑污染的CVD絕緣膜，能抑制在外延成長(zhǎng)時(shí)所發(fā)生的自動(dòng)摻雜。而且，在此熱氧化步驟中，基底芯片12所含有的p型摻雜劑會(huì)被收進(jìn)硅氧化膜13中。但是，在基底芯片12的貼合面?zhèn)鹊南喾磦?cè)的最外側(cè)表面，殘留有未被p型摻雜劑污染的CVD絕緣膜10。因此，即便是在貼合步驟后的SOI芯片的制造工序屮的熱處理或是在使用SOI芯片的元件制造工序中的熱處理中，根據(jù)沒(méi)有被p型摻雜劑污染的CVD絕緣膜10，能防止已被收進(jìn)基底芯片背面?zhèn)鹊墓柩趸?3中的p型摻雜劑，從SOI芯片的背面往外方擴(kuò)散。結(jié)果，即便是在熱處理步驟多的元件制造工序中，由于能抑制p型摻雜劑混入SOI層中，所以能抑制SOI層的導(dǎo)電型和電阻率等的變動(dòng)。進(jìn)而，在步驟b中所形成的CVD絕緣膜10，根據(jù)步驟c的熱氧化步驟而被加熱。此基底芯片12的熱氧化溫度(例如120(TC左右)，由于比CVD絕緣膜10的形成溫度(例如60(TC左右)高，所以在基底芯片12的熱氧化步驟,之前，根據(jù)實(shí)行CVD絕緣膜的形成，在基底芯片12的熱氧化中，CVD絕緣膜10的密度被提高，而變成更致密。因此，能作成具有可更確實(shí)地防止往外方擴(kuò)散的效果。不但如此，利用CVD絕緣膜10變成致密，可降低CVD絕緣膜io的膜厚。另外，在步驟c中，基底芯片的熱氧化的方法，并沒(méi)有特別地限定，例如可舉出濕式氧化等。接著，隔著己形成于基底芯片12上的硅氧化膜13，將接合芯片ll與基底芯片12的沒(méi)有CVD絕緣膜10的面，貼合在一起(步驟d)。此貼合步驟，例如在常溫的潔凈氣氛中，根據(jù)使接合芯片11與基底芯片12的各自其中一方的主面接觸，以沒(méi)有使用黏著劑等的方式，將兩片芯片黏著。常溫下的黏著，該黏著的強(qiáng)度不充分，若仍舊是此狀態(tài)，則無(wú)法使用于元件制造工序中，所以，通常是對(duì)貼合芯片施行高溫?zé)崽幚?，將其作為結(jié)合熱處理來(lái)使結(jié)合強(qiáng)度變成充分。例如，此熱處理，能在惰性氣氛中或氧化性氣氛中，以1000°C1250°C，實(shí)行30分鐘4小時(shí)。接著，將接合芯片11薄膜化而形成SOI層21(步驟e)。此接合芯片11的薄膜化，能根據(jù)磨削、研磨、蝕刻等的通常的方法來(lái)實(shí)行。從而，能制造出一種SOI芯片22，具有能防止對(duì)背面進(jìn)行外方擴(kuò)散的CVD絕緣膜10。進(jìn)而，當(dāng)想要增加SOI層21的厚度的情況，也能在此薄膜化步驟(步驟e)之后，在SOI層上實(shí)行外延成長(zhǎng)(步驟f)。如此，即便是在薄膜化步驟后，在SOI層上實(shí)行外延成長(zhǎng)來(lái)增加SOI層的厚度的情況，對(duì)于外延成長(zhǎng)時(shí)的長(zhǎng)期的高溫?zé)崽幚?，CVD絕緣膜10，能充分地防止已含在基底芯片中的p型摻雜劑，從基底芯片的貼合面的相反側(cè)的面，往外方擴(kuò)散，而能抑制由于外延層的自動(dòng)摻雜而造成的電阻率變化。ii另外，本發(fā)明，理想是在貼合基底芯片12與接合芯片11的歩驟(步驟d)之前，在接合芯片11的整個(gè)面上，形成硅氧化膜。.如此，在貼合步驟之前，根據(jù)在接合芯片11的整個(gè)面上形成硅氧化膜，由于結(jié)合界面不是出現(xiàn)在SOI層側(cè)，所以能抑制在SOI層中發(fā)生界面能態(tài)(Interfacestate)或是發(fā)生污染，就元件特性而言，是理想的。此接合芯片的硅萼化膜形成步驟，只要是在歩驟a步驟d之前的期間，可以隨時(shí)實(shí)行。如此，若是根據(jù)本發(fā)明的第1實(shí)施方式所制造出來(lái)的SOI芯片，由于CVD絕緣膜10已經(jīng)在貼合步驟前被形成于基底芯片的貼合面的相反側(cè)的面122上，所以在貼合前，芯片的翹曲是在已形成有CVD絕緣膜的一側(cè)成為凸?fàn)?，但是在將基底芯片貼合后的時(shí)點(diǎn)，由于會(huì)對(duì)己貼合有基底芯片的一側(cè)，作用使其成為凸?fàn)畹牧α浚酝瓿珊蟮腟OI芯片整體，其翹曲情況會(huì)被降低。因此，使用一種在芯片整體中高濃度地含有p型摻雜劑而成的p+單晶硅芯片，來(lái)作為基底芯片，進(jìn)而根據(jù)在基底芯片的貼合面的相反側(cè)的面形成CVD絕緣膜，與沒(méi)有形成CVD絕緣膜的SOI芯片相比，能制造出一種翹曲較少的SOI芯片。接著，作為本發(fā)明的第2實(shí)施方式，以下一邊參照?qǐng)D2—邊說(shuō)明根據(jù)離子注入剝離法來(lái)實(shí)行接合芯片的薄膜化的情況。圖2是表示有關(guān)本發(fā)明的SOI芯片的制造方法中的第2實(shí)施方式的流程圖。另外，當(dāng)表示與在圖1中所示的要素相同的要素的情況，標(biāo)上相同的符號(hào)而省略其說(shuō)明。首先，在步驟a'中，準(zhǔn)備接合芯片11與基底芯片12(與步驟a相同)。接著，在步驟b，中，在基底芯片12的熱氧化步驟(步驟c，)之前，在基底芯片12的貼合面121的相反側(cè)的面122上，形成CVD絕緣膜IO(與步驟b相伺)。繼續(xù)，在步驟c，中，根據(jù)熱氧化，在基底芯片12的整個(gè)面上，形成硅氧化膜13(與步驟c相同)。另一方面，將氫離子或稀有氣體離子中的至少一種，注入接合芯片11的內(nèi)部，形成離子注入層15(步驟d')。此時(shí)的離子注入層15的深度，會(huì)被反映在最終所形成的SOI層21的厚度。因此，根據(jù)控制注入能量等來(lái)進(jìn)行離子注入，能控制SOI層的厚度。此離子注入時(shí)，雖然通道效應(yīng)(channeling)會(huì)成為問(wèn)題，但是根據(jù)從避開(kāi)軸通道效應(yīng)和面通道效應(yīng)的方向進(jìn)行注入、或是調(diào)整結(jié)晶方向，便能加以防止。但是，在形成離子注入層15之前，若在接合芯片11的整個(gè)面上形成硅氧化膜14，則能進(jìn)一步地防止由于離子注入而產(chǎn)生的通道效應(yīng)。然而，此情況，在在歩驟d，中，離子注入層15需要被形成于至少比硅氧化膜14深的位置。因此，離子注入時(shí)的注入能量及摻雜量，只要根據(jù)接合芯片11的硅氧化膜14的膜厚，適當(dāng)?shù)剡x擇便可以。另外，對(duì)接合芯片11實(shí)行的步驟d'，可以在對(duì)基底芯片12實(shí)行步驟b'至歩驟c'的任一期間內(nèi)進(jìn)行，也可以平行地進(jìn)行。接著，隔著基底芯片12上的硅氧化膜13、及接合芯片11上的硅氧化膜14，將接合芯片11與基底芯片12貼合在一起(步驟e，)。此時(shí)，接合芯片ll的貼合面，設(shè)為在步驟d，中的己實(shí)行離子注入后的面。與前述圖1的情況相同，在常溫的潔凈氣氛中，根據(jù)使接合芯片11與基底芯片12的各自其中一方的主面接觸，以沒(méi)有使用黏著劑等的方式，將兩片芯片黏著。接著，根據(jù)以離子注入層15為界來(lái)將接合芯片11剝離，使接合芯片ll薄膜化，來(lái)形成SOI層21(步驟f)。例如，對(duì)于貼合后的芯片，若在氬等的惰性氣體氣氛中，以大約50(TC以上的溫度，施加30分鐘以上的熱處理，則根據(jù)結(jié)晶的再排列與氣泡的凝集，能以離子注入層15為界來(lái)將接合芯片11剝離。此處，也可以實(shí)行用以提高SOI層21與基底芯片12的結(jié)合力的結(jié)合熱處理。例如，此結(jié)合熱處理，能在惰性氣體氣氛中或是些微的氧化性的氣體氣氛中，以1000°C1250°C，實(shí)行30分鐘至4小時(shí)的范圍。進(jìn)而，對(duì)于所得到的SOI芯片，如上述第1實(shí)施方式所說(shuō)明，當(dāng)想要增加SOI層21的情況，也能在此薄膜化步驟(步驟f)之后，在SOI層21上實(shí)行外延成長(zhǎng)(歩驟g')。如此，當(dāng)想要增加SOI層的厚度的情況，由于是根據(jù)離子注入剝離法來(lái)實(shí)行接合芯片的薄膜化，所以可在膜厚均勻性高的SOI層上，實(shí)行外延成長(zhǎng)，因此，不但能形成結(jié)晶配向安定的外延層，且對(duì)于外延成長(zhǎng)時(shí)的高溫?zé)崽幚?，CVD絕緣膜10能充分地防止p型摻雜劑往外方擴(kuò)散。而且，利用離子注入剝離法來(lái)進(jìn)行薄膜化的第2實(shí)施方式的情況，本發(fā)明的特征可特別地發(fā)揮效果。也就是說(shuō)，本發(fā)明的特征，是在基底芯片的熱氧化步驟之前，于基底芯片的貼合面的相反側(cè)的面上，形成CVD絕緣膜。若在基底芯片上形成硅氧化膜后，才形成CVD絕緣膜，則如第1實(shí)施方式所說(shuō)明，對(duì)于硅氧化膜的鏡面化是困難的。又，若在芯片的貼合歩驟后，才在基底芯片上形成CVD絕緣膜，則由于該加熱，在已形成于接合芯片中的離子注入層的界面，有可能發(fā)生意外的剝離。進(jìn)而，若在接合芯片11的薄膜化歩驟后，才在基底芯片上形成CVD絕緣膜，則在由于CVD爐的承受體而產(chǎn)生傷痕、或是發(fā)生CVD絕緣膜的蔓延(擴(kuò)展)的情況，為了除去這些缺陷，需要研磨SOI層的表面，因而會(huì)破壞根據(jù)離子注入剝離法來(lái)形成SOI層而得到的優(yōu)異的膜厚均勻性。因此，特別是根據(jù)離子注入剝離法來(lái)將接合芯片薄膜化的情況，在基底芯片12的熱氧化步驟之前，根據(jù)在基底芯片的貼合面的相反側(cè)的面上形成CVD絕緣膜10，便能一邊維持根據(jù)離子注入剝離法而得到的SOI層的膜厚均勻性，一邊簡(jiǎn)單地防止摻雜劑從SOI芯片的背面往外方擴(kuò)散，進(jìn)而能制造出一種翹曲少且吸雜能力高的SOI芯片。以下，表示出本發(fā)明的實(shí)施例來(lái)更具體地說(shuō)明本發(fā)明，但本發(fā)明并未被限定于這些例子。(實(shí)施例14、比較例1、2)利用圖1所示的流程來(lái)實(shí)行SOI芯片22的制造。將此時(shí)的主要的制造條件、結(jié)果，表示于表1中，并作下述說(shuō)明。實(shí)施例1實(shí)施例2實(shí)施例3實(shí)施例4比較例1比較例2接合芯片直徑200mm、n型(磷摻雜)、10Qcm(摻雜劑濃度5El牧m3)14<table>tableseeoriginaldocumentpage15</column></row><table><步驟a'〉首先，作為接合芯片11，準(zhǔn)備直徑200mm、磷摻雜的n型單品硅芯片，作為基底芯片12，則準(zhǔn)備直徑200mm、p型、硼摻雜(6xlO"8atoms/cm3)的p+單晶硅芯片(實(shí)施例14、比較例l、2)。<歩驟b、接著，使基底芯片12的貼合面121朝下，放置在CVD爐的承受體上，并根據(jù)CVD法而在該相反側(cè)的面122上形成作為CVD絕緣膜10的CVD氧化膜。所形成的CVD氧化膜的厚度，實(shí)施例1為100nm、實(shí)施例2為200nm、實(shí)施例3為300nm、實(shí)施例4為500。另外，比較例1、2則沒(méi)有形成CVD絕緣膜。<歩驟c、繼續(xù)，不論是實(shí)施例、比較例，都根據(jù)熱氧化，以膜厚成為2000nm的方式，將硅氧化膜13形成在基底芯片12的整個(gè)面上。<算出硼濃度的深度方向分布(模擬)>此處，針對(duì)實(shí)施例14，關(guān)于利用與上述同樣的方法制作出來(lái)的基底芯片，從CVD氧化膜的表面往深度方向，算出硼濃度分布。將其結(jié)果表示于圖3。圖3是表示硼濃度與從CVD氧化膜表面算起的深度之間的關(guān)系。若參照?qǐng)D3，例如已形成有100nmCVD氧化膜的基底芯片，在00.1iim附近，硼濃度逐漸地增加，而從己進(jìn)入由熱氧化所形成的硅氧化膜中的O.l(im附近，往更深之處，其硼濃度則大約成為一定的6xlO'Satoms/cm3。根據(jù)此結(jié)果，得知由熱氧化所形成的硅氧化膜13，以大致與基底芯片12湘同的濃度，受到硼污染；相反地，在CVD絕緣膜10中，由于深度越淺則硼濃度越小，所以CVD絕緣膜10的表面附近，摻雜劑(硼)污染會(huì)被抑制。又，對(duì)于熱氧化步驟后的實(shí)施例14的基底芯片，從CVD氧化膜的表面往深度方向，進(jìn)而算出施行模擬元件熱處理(仿照在通常的元件制作步驟中所施行的熱處理非氧化性氣氛中、1200°C、4小時(shí))后的情況的硼濃度分布。將其結(jié)果表示于圖4。圖4是表示硼濃度與從CVD氧化膜表面算起的深度之間的關(guān)系。若參照?qǐng)D4，得知例如已形成有100nmCVD氧化膜的基底芯片，在表面附近的硼濃度大約是lxl0"/cn^左右，而形成有比較厚的CVD氧化膜的基底芯片，在CVD氧化膜的最外側(cè)表面附近，能幾乎完全地抑制硼污染。<歩驟(1'>接著，不論是實(shí)施例、比較例，都將接合芯片1.1熱氧化，形成厚度100nm的硅氧化膜14后，以表1的條件，將氫離子注入貼合面?zhèn)龋纬蓺潆x子注入層15。(步驟e'〉然后，分別隔著硅氧化膜13、硅氧化膜14，將步驟d'的接合芯片11與步驟c，的基底芯片12貼合在一起。此時(shí)，基底芯片12是將已形成有CVD氧化膜10的面的相反側(cè)的面作為貼合面，接合芯片11則是將形成有氫離子注入層15側(cè)作為貼合面，而將兩芯片貼合在一起?！床襟Ef〉對(duì)于此貼合芯片，在50(TC的氬氣氛中，施行30分鐘的剝離熱處理，以氫離子注入層15為界，將接合芯片11剝離來(lái)進(jìn)行薄膜化，而形成SOI層21。繼續(xù)，為了除去SOI層的損傷，以表l所示的條件，施行犧牲氧化處理。此犧牲氧化處理，兼作用以強(qiáng)化芯片之間的結(jié)合之結(jié)合熱處理。然后，施行平坦化處理，制造出SOI芯片22。<步驟g、對(duì)于實(shí)施例3、4及比較例2的SOI芯片，以表示所示的條件，在SOI層上實(shí)行外延成長(zhǎng)。<SOI層的摻雜劑污染測(cè)定>對(duì)于以此種方式制造出來(lái)的實(shí)施例1、2、比較例l(未進(jìn)行外延成長(zhǎng))及實(shí)施例3、4、比較例2(有進(jìn)行外延成長(zhǎng))，的SOI芯片的SOI層，根據(jù)SIMS(二次離子質(zhì)譜分析裝置)來(lái)測(cè)定硼濃度。將其結(jié)果表示于表l的最下方。相對(duì)于實(shí)施例的SOI層的硼濃度是lxl(yVcn^左右或是以下，在比較例巾，比較例2的己實(shí)行外延成長(zhǎng)后的SOI層的硼濃度，比lxl0"/cm3高，進(jìn)l衍在沒(méi)有實(shí)行外延成長(zhǎng)的比較例1中，則成為硼濃度是比lxlO"/cmS高的結(jié)果。根據(jù)此測(cè)定結(jié)果，得知在熱氧化步驟前有形成CVD絕緣膜的實(shí)施例，'—5比較例相比，能防止硼往外方擴(kuò)散，并可抑制由摻雜劑而產(chǎn)生的對(duì)于SOI層的向動(dòng)摻雜。，另外，本發(fā)明并未限定于上述實(shí)施方式。上述實(shí)施方式只是例示，凡是具有與被記載于本發(fā)明的權(quán)利要求中的技術(shù)思想實(shí)質(zhì)上相同的構(gòu)成，能得到lnj樣的作用效果者，不論為何者，皆被包含在本發(fā)明的技術(shù)范圍內(nèi)。權(quán)利要求1.一種SOI芯片的制造方法，其特征在于至少包含準(zhǔn)備一由p+單晶硅芯片所構(gòu)成的基底芯片與一由單晶硅芯片所構(gòu)成的接合芯片的步驟；該p+單晶硅芯片是在整個(gè)芯片中高濃度地含有p型摻雜劑，該接合芯片含有比前述基底芯片的p型摻雜劑濃度低的摻雜劑；根據(jù)熱氧化，在前述基底芯片的整個(gè)面上形成硅氧化膜的步驟；隔著前述基底芯片上的硅氧化膜，將前述接合芯片與前述基底芯片貼合在一起的貼合步驟；以及將前述接合芯片薄膜化而形成SOI層的步驟；其中，在前述基底芯片的熱氧化步驟之前，具有在前述基底芯片的貼合面的相反側(cè)的面上，形成CVD絕緣膜的步驟。2.如權(quán)利要求1所述的SOI芯片的制造方法，其中在前述貼合步驟之前，具有在前述接合芯片的整個(gè)面上，形成硅氧化膜的步驟。3.如權(quán)利要求1或2所述的SOI芯片的制造方法，其中在前述貼合步驟之前，預(yù)先將氫離子或稀有氣體離子中的至少一種注入前述接合芯片的內(nèi)部，來(lái)形成離子注入層；并且，根據(jù)以前述離子注入層為界，將前述接合芯片剝離，來(lái)實(shí)行前述接合芯片的薄膜化。4.如權(quán)利要求13中任一項(xiàng)所述的SOI芯片的制造方法，其中將前述CVD絕緣膜，設(shè)為CVD氧化膜、CVD氮化膜或CVD氮氧化膜中的任一種。5.如權(quán)利要求14中任一項(xiàng)所述的SOI芯片的制造方法，其中將前述基底芯片的p型慘雜劑濃度，設(shè)為5xl017atoms/cm3以上。6.如權(quán)利要求15中任一項(xiàng)所述的SOI芯片的制造方法，其中在前述薄膜化步驟后，于前述SOI層上實(shí)行外延成長(zhǎng)，使前述SOI層的厚度增加。全文摘要本發(fā)明是一種SOI芯片的制造方法，其特征在于包含準(zhǔn)備一由p⁺單晶硅芯片所構(gòu)成的基底芯片與一由含有較低濃度的摻雜劑的單晶硅芯片所構(gòu)成的接合芯片的步驟；根據(jù)熱氧化，在基底芯片的整個(gè)面上形成硅氧化膜的步驟；隔著硅氧化膜，將接合芯片與基底芯片貼合在一起的貼合步驟；以及將接合芯片薄膜化而形成SOI層的步驟；其中，在基底芯片的熱氧化步驟之前，具有在基底芯片的貼合面的相反側(cè)的面上，形成CVD絕緣膜的步驟。從而，可提供一種SOI芯片的制造方法，能簡(jiǎn)便地防止由于高溫?zé)崽幚?，已含在基底芯片中的p型摻雜劑，從基底芯片的貼合面的相反側(cè)的面，往外方擴(kuò)散，并能抑制摻雜劑混入SOI層中，且可減少翹曲。文檔編號(hào)H01L27/12GK101681805SQ20088001691公開(kāi)日2010年3月24日申請(qǐng)日期2008年4月16日優(yōu)先權(quán)日2007年5月22日發(fā)明者橫川功,竹野博,能登宣彥申請(qǐng)人:信越半導(dǎo)體股份有限公司