專利名稱：耗盡模式mosfet電路和應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)領(lǐng)域，且更明確地說，涉 及用于電子電路的耗盡模式MOSFET的模擬和使用，所述電子電路包含靜電放電保護 電路、布爾(Boolean)邏輯電路、緩沖電路和存儲器電路。
背景技術(shù)：
金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)技術(shù)是眾所周知的，在20世紀(jì)50年 代就己被發(fā)明。自從1970年以來，所述技術(shù)已成為半導(dǎo)體產(chǎn)業(yè)中用于生產(chǎn)集成電路(IC) 的標(biāo)準(zhǔn)技術(shù)，因為所述技術(shù)容易使用、電流消耗低且生產(chǎn)成本低。
在其最簡單的實施方案中，MOSFET是三端子開關(guān)(通常制造于硅襯底上)，其在 漏極到源極傳導(dǎo)溝道上方具有絕緣的控制柵極端子。通常通過將電壓施加到柵極端子來 控制在傳導(dǎo)溝道中流動的電流。作為簡單的開關(guān)，MOSFET非常適合于邏輯操作。M O S F E T對于低功率應(yīng)用來說也是很好的選擇，因為它們在操作中消耗非常少的電流， 主要是因為控制柵極與傳導(dǎo)溝道絕緣。
可將MOSFET制造為以兩種根本不同的方式操作，通常稱為增強模式和耗盡模式 操作。在增強模式操作中，MOSFET處于"斷開"狀態(tài)，除非將電壓施加到柵極端子以 使晶體管切換到"接通"狀態(tài)。相反，在耗盡模式操作中，MOSFET處于"接通"狀態(tài)， 且要求將電壓施加到柵極端子以使晶體管切換到"斷開"狀態(tài)。
在增強模式下操作的MOSFET通常被稱為增強型MOSFET，且可為N溝道或P溝 道。類似地，在耗盡模式下操作的MOSFET通常被稱為耗盡型MOSFET，且可為N溝 道或P溝道。
由于其相反的默認(rèn)值或初始狀態(tài)，增強型MOSFET的邏輯操作與耗盡型MOSFET 的邏輯操作相反。然而，除極性差異之外，兩種類型的MOSFET在執(zhí)行所有邏輯操作 方面理論上是相同的。
圖1屮展示MOSFET的轉(zhuǎn)移特性，其中對照從漏極流到源極的電流(Ids)而描繪 柵極端子與源極端子之間的電壓(Vgs)。
增強型MOSFET使用起來較簡單，因為漏極與源極之間的溝道僅在柵極到源極結(jié) 被通電之后才變?yōu)閷?dǎo)電性，如曲線142和144中所示。N型增強MOSFET最初是斷開的， 其中當(dāng)Vgs為零時無電流Ids流動，且隨著V(js被迫使為正性更大而變得導(dǎo)電性更大， 從而允許較大的電流Ids從漏極流到源極，如曲線142中所見。類似地，P型增強MOSFET 最初是斷開的，其中當(dāng)Vgs為零時無電流流動，且隨著Vcjs變得負(fù)性更大而變得導(dǎo)電性 更大，從而允許較大的電流從漏極流到源極，如曲線144中所見。
相反，耗盡型MOSFET可被視為具有兩種操作模式，如曲線114和116中所示。舉 例來說，N型耗盡MOSFET 114具有耗盡模式，其中柵極處的偏壓Vgs為零或負(fù)。在此 模式下，當(dāng)所述電壓為零吋，N型耗盡MOSFET為"接通"的，從而允許電流從漏極流 到源極。隨著柵極處的偏壓Vgs被迫使為負(fù)性更大，所述電流減小且最終停止，使得 MOSFET為"斷開"的。
當(dāng)柵極處的偏壓Vgs從零變?yōu)檎愿髸r，N型耗盡MOSFET的另一操作模式為 增強模式。在零電壓下，電流流動，所述電流可被視為大泄漏電流。隨著柵極處的偏壓 Vgs增加，漏極到源極電流增加或被增強，正如在N型增強MOSFET中那樣。
曲線114和116中所示的耗盡型MOSFET操作還可被視為增強型MOSFET的經(jīng)移 位型式。舉例來說，N型耗盡MOSFET曲線114類似于曲線142的N型增強MOSFET， 其中柵極處的偏壓Vgs發(fā)生移位。在對晶體管的電位作適當(dāng)改變的情況下，此簡單視圖允許使用同一模型來模擬增強型MOSFET和耗盡型MOSFET兩者。
這種將耗盡型MOSFET處理為柵極偏壓經(jīng)移位的增強型MOSFET的簡單方式具有 缺點。簡單處理混淆了所述兩種類型的MOSFET可用于實施相反邏輯的事實，即增強 MOSFET默認(rèn)是"斷開"的且可由適當(dāng)?shù)妮斎雭?接通"，而耗盡MOSFET可作為可 由適當(dāng)輸入來斷開的默認(rèn)"接通"開關(guān)而操作。
遺憾的是，這種對耗盡MOSFET的簡單處理看起來似乎已成為側(cè)重于集成電路的 模擬程序(SPICE)的組成部分。SPICE是重要的軟件工具，最初由伯克利大學(xué)(Un ivers ity of Berkeley)的內(nèi)格爾(Nagel)和彼德遜(Pederson)開發(fā)，且在1972年向公眾領(lǐng)域發(fā) 布。從那以后，SPICE己變得廣泛地在半導(dǎo)體產(chǎn)業(yè)中用于設(shè)計集成電路。
在SPICE中模仿耗盡模式MOSFET邏輯電路的試圖顯然會導(dǎo)致看起來似乎是引腳 指配錯誤或程序錯誤的問題。此程序錯誤進一步被SPICE顯然擅長于模擬耗盡型 MOSFET的增強模式行為的事實所混淆。
用于耗盡型MOSFET的簡單模型的凈效應(yīng)看起來似乎已經(jīng)是以增強模式邏輯為代 價而忽略IC設(shè)計中的耗盡模式邏輯電路。這是重大疏忽，因為增強模式MOSFET邏輯 只能用于"負(fù)邏輯"電路，例如布爾"與非"或"或非"門，而不能用于"正邏輯"電 路，例如"與"或"或"門。
需要一種方法來處理SPICE引腳指配程序錯誤，使得所述軟件可用于準(zhǔn)確地預(yù)測耗 盡型MOSFET的耗盡模式或"正邏輯"行為。此方法將允許對許多重要且新穎的耗盡 模式電路的模擬，從而證實它們是新穎的可工作的IC設(shè)計。

發(fā)明內(nèi)容
簡要地來描述，本發(fā)明使用耗盡模式MOSFET電路來提供集成電路(IC)設(shè)計， 通過處理MOSFET的耗盡模式操作的軟件模擬的引腳指配方法來使耗盡模式MOSFET 電路成為可能。
在優(yōu)選實施例中，所述IC設(shè)計包含靜態(tài)隨機存取存儲器裝置，其包含包括至少一 個耗盡MOSFET晶體管的存儲器緩沖單元。
在另一實施例中，包含增強MOSFET晶體管的雙晶體管靜態(tài)隨機存取存儲器單元 形成雙晶體管靜態(tài)隨機存取存儲器單元。
在又一實施例中，所述IC設(shè)計為單晶體管單電阻器非反相緩沖器，其中N型增強 MOSFET晶體管的另外添加可用于形成雙晶體管單電阻器靜態(tài)隨機存取存儲器。
在另一實施例中，所述IC設(shè)計是包含兩個相反類型的耗盡型MOSFET的雙晶體管
8非反相緩沖器。N型增強MOSFET晶體管的添加形成了三晶體管靜態(tài)隨機存取存儲器單元。
在替代實施例屮，IC設(shè)計是包括至少兩個耗盡MOSFET晶體管的四晶體管布爾邏 輯電路，其可為"5"布爾邏輯電路、"或"布爾邏輯電路或混合式"與"布爾邏輯電 路。
在另一替代實施例中，IC設(shè)計為靜電放電保護電路，其包含N型耗盡MOSFET晶 體管和p型耗盡MOSFET晶體管。
參考附圖將更全面地理解本發(fā)明的這些和其它特征。


圖1是MOSFET的轉(zhuǎn)移特性。
圖2是反相器(現(xiàn)有技術(shù))的示意圖。
圖3是使用耗盡MOSFET的非反相緩沖器的示意圖。
圖4是如圖3中所示的非反相緩沖器的物理模型。
圖5是使用二極管的基本ESD保護(現(xiàn)有技術(shù))的示意圖。
圖6是作為第一優(yōu)選實施例的使用耗盡MOSFET的ESD保護的示意圖。
圖7是使用耗盡MOSFET的非反相緩沖器的示意圖。
圖8是使用耗盡MOSFET的鎖存器的示意圖。
圖9是作為第二優(yōu)選實施例的3T-SRAM單元的示意圖。
圖10是使用耗盡型MOSFET的"與"邏輯門的示意圖。
圖11是使用耗盡型MOSFET的"或"邏輯門的示意圖。
圖12是基本主-從觸發(fā)器的示意圖。
圖13是T門(現(xiàn)有技術(shù))的示意圖。
圖14是具有復(fù)位輸入的主-從觸發(fā)器的示意圖。
圖15是具有設(shè)置輸入的主-從觸發(fā)器的示意圖。
圖16是使用P型耗盡MOSFET和電阻器的非反相緩沖器的示意圖。
圖17是使用N型耗盡MOSFET和電阻器的非反相緩沖器的示意圖。 圖18是使用P型耗盡MOSFET和電阻器的鎖存器的示意圖。
圖19是使用N型耗盡MOSFET和電阻器的鎖存器的示意圖。
圖20是作為替代實施例的使用N型耗盡MOSFET的2T1R-SRAM單元的示意圖。
圖21是作為替代實施例的使用P型耗盡MOSFET的2T1R-SRAM單元的示意圖。圖22是使用P型耗盡MOSFET的反向偏壓二極管的示意圖。 圖23是使用N型耗盡MOSFET的反向偏壓二極管的示意圖。 圖24是使用單個P型耗盡MOSFET的非反相緩沖器的示意圖。 圖25是使用單個N型耗盡MOSFET的非反相緩沖器的示意圖。 圖26是使用單個P型耗盡MOSFET的鎖存器的示意圖。 圖27是使用單個N型耗盡MOSFET的鎖存器的示意圖。
圖28是作為替代實施例的使用單個N型耗盡MOSFET的2T-SRAM單元的示意圖。 圖29是作為替代實施例的使用單個P型耗盡MOSFET的2T-SRAM單元的示意圖。 圖30是使用增強MOSFET和耗盡MOSFET兩者的混合式"與"邏輯門(/A) B的 示意圖。
圖31是使用增強MOSFET和耗盡MOSFET兩者的混合式"或"邏輯門(/A) +B
的示意圖。
圖32是用以檢驗SPICE模型的測試電路#1的示意圖。
圖33是用以證明2T-SRAM的未經(jīng)鎖存狀態(tài)的測試電路#2的示意圖。
具體實施例方式
用于MOSFET的計算機模擬技術(shù)存在關(guān)于源極引腳和漏極引腳的定義的基本困難； 由于MOSFET的對稱結(jié)構(gòu)，這兩種引腳實際上是可互換的，且對源極和漏極的名稱的 定義僅僅是命名且無關(guān)緊要。然而，在計算機模擬程序中，在計算開始之前，必須精確 地定義這兩種引腳。傳統(tǒng)上，存在兩種用以通過使用DC電壓或多數(shù)載流子來定義 MOSFET的引腳的方法。對于電壓方法，通常將具有較低DC電壓的引腳視為源極，且 將具有較高DC電壓的引腳視為漏極。用以識別源極和漏極的另一傳統(tǒng)方法是使用將供 應(yīng)多數(shù)載流子的那個引腳視為源極的多數(shù)載流子概念。遺憾的是，這兩種方法都是不完 善的。
考慮如圖2中所示的由N型增強MOSFET 142和P型增強MOSFET 144制成的傳 統(tǒng)反相器111。如果使用電壓的概念來識別源極和漏極，那么P型MOSFET 144的源極 連接到N型MOSFET 142的漏極，且也是反相器111的輸出引腳108。這在柵極處的輸 入處于邏輯低時產(chǎn)生問題，因為無法保證輸出引腳將處于邏輯高。為了解決此問題，上 文所提及的使用DC電壓來進行引腳指配的方法只能應(yīng)用于N型裝置，且對于P型裝置， 引腳指配必須被反轉(zhuǎn)。對于P型裝置，具有較高DC電壓的引腳必須為源極，且具有較 低DC電壓的引腳必須為漏極。經(jīng)過此輕微修改，這些電壓準(zhǔn)則被用于增強型MOSFET。這是SPICE程序如何在執(zhí) 行模擬之前識別MOSFET的引腳。因為在SPICE中，耗盡MOSFET被視為增強MOSFET 的衍生物，所以將相同的電壓準(zhǔn)則用于增強型MOSFET和耗盡型MOSFET兩者。
如果(代替地)使用多數(shù)載流子概念來識別源極和漏極，那么圖2的反相器實例中 的P型MOSFET的源極將連接到Vdd電源引腳，且N型MOSFET的源極連接到接地。 兩個晶體管的漏極連接在一起作為輸出引腳。使用多數(shù)載流子來識別源極和漏極引腳的 方法較為準(zhǔn)確，且可成功地解釋增強MOSFET的操作。遺憾的是，使用多數(shù)載流子方 法阻礙了模擬耗盡模式MOSFET操作。此限制是軟件阻礙N型耗盡MOSFET連接到正 電源電壓端子Vdd或阻礙P型耗盡MOSFET連接到接地端子的結(jié)果，盡管在耗盡型 MOSFET的實際操作中進行這些連接。
不將N型耗盡MOSFET 114連接到Vdd引腳110且不將P型耗盡MOSFET 116連 接到接地引腳112沒有實際的理由。在耗盡模式下操作的耗盡型MOSFET僅僅是正常為 "接通"直到柵極與源極之間的結(jié)被通電為止的開關(guān)。耗盡型MOSFET確實并不關(guān)心 漏極和源極引腳連接到什么電壓。對在耗盡模式下操作的耗盡型MOSFET來說要緊的 唯 一 情況是柵極與源極之間的結(jié)上是否存在用以使晶體管通電且用以夾斷漏極與源極 之間的溝道的電壓。為了夾斷源極與漏極之間的溝道，N型耗盡MOSFET 114的柵極相 對于源極而需要負(fù)電壓，以在漏極與源極之間的溝道中感應(yīng)正電荷。當(dāng)N型耗盡 MOSFET 114連接到Vdd 110 (其為系統(tǒng)的最高可能電壓)時，Vdd引腳110將與柵極 處的電壓產(chǎn)牛最高負(fù)電位差，以夾斷漏極與源極之間的溝道。連接到VddllO的引腳應(yīng) (出于模擬的目的)被視為N型耗盡MOSFET 114的源極引腳，因為這是夾斷首先發(fā)生 的地方。
類似地，對于連接到接地112的P型耗盡模式MOSFET 116，在柵極處相對于源極 而需要正電壓，以在漏極與源極之間的溝道中感應(yīng)負(fù)電荷，以夾斷所述溝道。由于接地 112是系統(tǒng)的最低可能電壓，所以其將針對柵極處的電壓而產(chǎn)生最高電位差，以夾斷P 型耗盡MOSFET 116的溝道。因此，接地引腳112應(yīng)變?yōu)镻型耗盡MOSFET 116的源極， 因為這是夾斷首先發(fā)生的地方。
耗盡MOSFET的產(chǎn)生最多夾斷的那個引腳因此應(yīng)被視為用于耗盡MOSFET的模擬 的源極引腳，丙為夾斷確定耗盡MOSFET的輸出狀態(tài)。同樣，對于增強MOSFET，由 于漏極到源極溝道中感應(yīng)的多數(shù)載流子確定增強MOSFET的輸出狀態(tài)，因此產(chǎn)生最多 感應(yīng)多數(shù)載流子的那個引腳應(yīng)為增強MOSFET的源極。
總之，MOSFET的源極引腳應(yīng)僅僅為產(chǎn)生大部分多數(shù)載流子或夾斷的引腳。源極引腳的此定義對于所有操作條件下的所有類型的MOSFET均產(chǎn)生準(zhǔn)確且正確的結(jié)果，且 應(yīng)為計算機模擬識別源極和漏極引腳的唯 一 準(zhǔn)則。
遺憾的是，當(dāng)前SPICE程序缺乏正邏輯的概念，且針對增強型MOSFET和耗盡型 MOSFET兩者使用同一電壓方法來指配源極和漏極引腳，且因此針對在耗盡模式下操作 的耗盡型MOSFET的引腳指配是不正確的。引腳指配問題可由以下實例來示范說明。
以下實例使用如圖3中所示的飛利浦(Philips)型號11020 MOSFET來展示SPICE 程序如何未能夾斷簡單的緩沖器電路。此飛利浦型號使用電位來描述MOSFET,使得增 強裝置與耗盡裝置之間的唯一差別是柵極處的電位。
對于如圖1中所示的P型耗盡MOSFET 116來說，耗盡裝置的耗盡模式操作的邊界 對于VGS為在0到Vdd內(nèi)。
由于SPICE程序總是將源極引腳指配給P型晶體管的較高DC電壓節(jié)點，因此接地 引腳112為到達(dá)SPICE程序的漏極引腳，且源極引腳也是輸出引腳108。當(dāng)柵極輸入106 的電壓處于接地電位時；由于源極108處的電壓將總是高于接地電位，因此VGS總是 為負(fù)，使得大于IDSS 103的電流將在漏極到源極溝道中流動。然而，當(dāng)柵極輸入106 處的電壓處于Vdd 110時；由于源極108處的電壓將永不高于柵極輸入106處的電壓， 因此VGS將變?yōu)檎?，且流?jīng)漏極與源極溝道的電流變?yōu)樾∮贗DSS 103 。盡管如此，SPICE 程序?qū)Q不會允許P型耗盡MOSFET 116在柵極輸入106處的電壓介于接地112與Vdd IIO之間吋變?yōu)閵A斷，因為柵極輸入106處的電壓必須比源極處的電壓高得多，以便產(chǎn) 生夾斷；但VGS變得越高，流經(jīng)漏極到源極溝道的電流將越少，使得源極108處的電 壓變得越高以降低VGS。因此，SPICE程序不可能完全夾斷漏極到源極溝道，因為一旦 所述溝道被夾斷，源極108處的電壓將變?yōu)閂dd 110，且電流IDSS 103將再次流經(jīng)所述 溝道。因此，VGS將決不會變得大到足以完全夾斷漏極與源極之間的溝道。使用SPICE 程序來產(chǎn)生夾斷的唯一方式是使柵極輸入106處的電壓升高到比Vdd 110高得多，因為 源極輸出108處的電壓將決不會高于Vdd。
然而，針對如圖3中所示的電路而考慮圖4中所示的物理結(jié)構(gòu)。當(dāng)柵極輸入106處 的電壓為Vdd時，在柵極106與接地引腳112之間的結(jié)上出現(xiàn)正電位。柵極輸入106處 的此正電位可在P溝道中靠近接地引腳112處感應(yīng)大量的負(fù)電荷，且因此產(chǎn)生夾斷，而 不管所述引腳的名稱是什么。由于在此實例中，輸出引腳108處的電壓將總是高于接地 引腳112處的電壓，因此柵極輸入106與接地引腳112之間的電位差將總是高于柵極輸 入106與輸出引腳108之間的電位差。因此，夾斷應(yīng)總是首先在柵極輸入106與接地引 腳112之間的結(jié)處發(fā)生。遺憾的是，這不是SPICE程序所預(yù)測的；SPICE程序預(yù)測夾斷將代替地首先發(fā)生在柵極輸入106與輸出引腳108之間；因此，用P型耗盡M0SFET116 來模擬SPICE程序中的夾斷的唯一方式是使柵極輸入106處的電壓升高到比Vdd 110高 得多。圖4中的圖式說明SPICE程序?qū)谋M型MOSFET的錯誤的引腳指配。
然而，如果根據(jù)夾斷產(chǎn)生來指配源極引腳，那么接地引腳112應(yīng)出于P耗盡型 MOSFET 116的SPICE模擬的目的而被稱為源極引腳。因此，當(dāng)柵極輸入106處的電壓 處于接地電位時，柵極到源極結(jié)將不通電且VGS=0，且漏極到源極溝道將傳導(dǎo)，使得漏 極108處的輸出電壓為接地電壓；但當(dāng)柵極輸入106處的電壓處于Vdd 110時，柵極到 源極結(jié)將通電且VGS變?yōu)檎沟寐O到源極溝道變?yōu)楸粖A斷，且漏極108處的輸出 電壓為Vdd 110。如圖3中所示的電路變?yōu)榉欠聪嗥骶彌_器。
在優(yōu)選實施例中，圖3的非反相緩沖器包含耗盡MOSFET晶體管，其為P型晶體 管。此耗盡MOSFET晶體管優(yōu)選地具有耦合到輸入端子的柵極端子、耦合到正電壓供 應(yīng)端子的襯底端子以及耦合到接地端子的源極端子。電路包含電阻器，其具有耦合到P 型耗盡MOSFET晶體管的漏極端子的第一端子以及耦合到所述正電壓供應(yīng)端子的第二 端子，進而形成單晶體管單電阻器非反相緩沖器。
在引腳指配的問題被解決之前，SPICE程序?qū)Q不會允許工程師在正常電壓范圍內(nèi) 使用在耗盡模式下操作的耗盡型MOSFET來產(chǎn)生夾斷，盡管對于耗盡型MOSFET來說， 實際上可容易地產(chǎn)生夾斷。 一旦引腳指配的問題被識別并解決，我們就可開發(fā)出許多新 的電路，其基于耗盡型MOSFET而產(chǎn)生正邏輯輸出，且MOSFET技術(shù)的發(fā)展最終為完 整的。除正邏輯之外，耗盡MOSFET也可為MOSFET產(chǎn)生完善的保護電路，使其免受 靜電放電的損害。
現(xiàn)在將參考附圖詳細(xì)地描述本發(fā)明的優(yōu)選實施例，在附圖中，只要有可能，就用相 同標(biāo)號來表示相同元件。
盡管附圖屮做出每種合理的嘗試來以相對比例表示實施例的各種元素，但由于二維 紙張的限制，并不總是有可能這樣做。因此，為了適當(dāng)?shù)乇硎舅枥L的實施例中各個特 征彼此之間的關(guān)系，且為了以合理簡化的方式來適當(dāng)?shù)卣f明本發(fā)明，有時有必要在附圖 中偏離絕對標(biāo)度。然而，所屬領(lǐng)域的技術(shù)人員將完全理解并承認(rèn)，任何此類標(biāo)度偏離均 不限制所揭示實施例的實現(xiàn)。
靜電放電(ESD)保護
靜電放電(ESD)是影響IC的可靠性的非常有害的現(xiàn)象，尤其是對于固有地具有高 輸入阻抗的CMOS IC產(chǎn)品來說。在IC產(chǎn)品的測試、處理、運輸和包裝期間，當(dāng)與IC 具有高電位差的不希望有的帶靜電荷的微粒產(chǎn)生大電壓尖峰以產(chǎn)生足夠的熱量來對IC
13造成永久損害時，ESD事件可能發(fā)生。由于大多數(shù)ESD事件發(fā)生在IC內(nèi)部，且在損害 已經(jīng)發(fā)生之前是注意不到的，因此這是非常難以解決的問題。E S D事件通常使C M O S IC 的輸入晶體管的柵極下方的絕緣體破裂，因為ESD事件的大電壓尖峰通常出現(xiàn)在輸入晶 體管的柵極處。由于CMOS晶體管的柵極下方的絕緣體較小且較薄，且具有非常小的電 容，因此可以較小量的靜電荷產(chǎn)生較高的電壓尖峰。由于絕緣體通常是并不快速散熱的 不良熱導(dǎo)體，因此CMOSIC的柵極結(jié)構(gòu)是脆弱且容易損壞的。隨著CMOSIC的物理尺 寸按比例減小以改進IC的速度以及功能性，此問題變得越來越嚴(yán)重。保護CMOSIC裝 置使其免受由于ESD事件而導(dǎo)致的損害對IC設(shè)計工程師來說是最具挑戰(zhàn)性的任務(wù)之一。
潛在地，對于保護CMOS IC使其免受ESD損害來說最有用的解決方案是不允許外 部的帶靜電荷的微粒在CMOS IC的輸入晶體管的柵極與所述輸入晶體管的其余部分之 間產(chǎn)生電位差，進而避免損害輸入晶體管的柵極下方的絕緣體的解決方案。代替地，應(yīng) 將任何ESD能量引導(dǎo)到較穩(wěn)固的接地和/或襯底和/或電源線。
為了解決不同地方的操作者之間的電位差所產(chǎn)生的電壓尖峰的問題，常用的解決方 案是在CMOS IC的每個輸入引線處安裝電壓箝位電路(如圖5中所示)，以限制ESD 電壓尖峰的幅值。由于操作者手指上帶靜電荷的油和潤滑脂微粒帶負(fù)電，因此當(dāng)CMOS IC被觸摸時，帶負(fù)電的微粒將在所述IC的柵極上產(chǎn)生負(fù)電位。假定工廠中第一操作者 上的帶電微粒的電位為-Vl，且在萬里之外的高層建筑物的30樓處的裝配線的第二操作 者上，電位為負(fù)性更大的-V2。由于整個CMOS是浮動的，因此在被第一操作者觸摸之 后，CMOSIC的柵極、電源、接地和襯底處的電位將均為-Vl。由于第二操作者上帶靜 電荷的微粒具有負(fù)性較高的電位，因此當(dāng)被第二操作者觸摸時，輸入晶體管的柵極處的 負(fù)電壓尖峰將迅速形成。在輸入引腳被第二操作者觸摸之前，盡管輸入引腳已經(jīng)具有電 位-Vl，但整個IC的每個引腳上的電壓為零，因為IC尚未被加電。在輸入引腳被第二 操作者觸摸且電位均衡電流產(chǎn)生之后，輸入引腳106上的電壓變?yōu)樨?fù)性更大，且接地箝 位二極管104變?yōu)閷?dǎo)電性，使得在ESD電壓低于-Vf(其中Vf是二極管104的正向電壓) 之后，襯底和/或接地112處的電壓將遵循輸入引腳106處的ESD電壓。輸入106處的 電壓以及接地和/或襯底112處的電壓兩者將繼續(xù)變得負(fù)性更大，而電源節(jié)點Vddll0處 的電壓保持在零。當(dāng)輸入引腳106處的電壓致使Vdd箝位二極管102變?yōu)閾舸r，輸入 引腳106以及接地和/或襯底112處的電壓向負(fù)方向的升高最終將停止。發(fā)生于輸入引腳 106的ESD電壓尖峰的幅值因此限于在箝位二極管的正向電壓與反向擊穿電壓的差值 內(nèi)，且當(dāng)?shù)诙僮髡呱蠋ъo電荷的微粒的電位負(fù)性更大時，在輸入晶體管的柵極108與 CMOS IC的電源線Vdd IIO之間發(fā)生ESD電壓尖峰。如果第二操作者的帶靜電荷的微粒的電位出于某些原因而變?yōu)檎蜇?fù)性小于第一操作者，那么將代替地形成正電壓尖 峰，且保護性二極管仍可將ESD電壓尖峰箝位在箝位二極管的正向電壓與反向擊穿電壓 的差值之間的同'范圍內(nèi)，但正ESD電壓尖峰將代替地發(fā)生在輸入晶體管的柵極108 與接地和/或襯底112之間。只要柵極下方的絕緣體可經(jīng)受得住此經(jīng)箝位的電壓尖峰，任 一方式就均將保護輸入晶體管的柵極108。
當(dāng)前解決方案存在兩個問題。首先，CMOS IC的輸入引腳106與電源線Vdd 110之 間的電壓差被假定為在擊穿己發(fā)生之后等于V d d箝位二極管10 2的擊穿電壓；但實際上， 輸入引腳106處的電壓與電源線Vdd IIO處的電壓相比將以快得多的速度升高，因為電 源線Vdd IIO連接到許多晶體管，且可能還連接到較大的旁路電容器。由于電源線Vdd IIO與輸入晶體管的柵極107相比固有地具有大得多的電容性負(fù)載，因此電源線Vdd 110 處的電壓的升高時間比輸入引腳106處的電壓的升高時間長得多，且可能產(chǎn)生具有超過 二極管的擊穿電壓的幅值的電壓尖峰而產(chǎn)生過量的熱量，從而致使輸入晶體管的柵極 107下方的絕緣體破裂。另一問題是隨著柵極的尺寸縮小，箝位輸入引腳106處的電壓 是一場持久的艱難的戰(zhàn)役，因為越小的柵極將產(chǎn)生越大越快的電壓尖峰，且需要更加快 的箝位電路。
當(dāng)前ESD保護技術(shù)的主要問題是它們均允許帶靜電荷的微粒在CMOS IC的輸入晶 體管的柵極與所述輸入晶體管的其余部分之間產(chǎn)生電壓尖峰，因為輸入晶體管的柵極處 的電阻非常高。即使宇.個帶電微粒的移動也能夠損害CMOS IC。那么避免由于ESD事 件而造成的損害的正確方式應(yīng)該是防止帶靜電荷的微粒在CMOS IC的輸入晶體管的柵 極107與所述輸入晶體管的其余部分之間累積電位差。
兩個二極管102和104最初被設(shè)計為僅向CMOS IC的輸入電路提供過電壓保護。 Vdd箝位二極管102的目的僅僅是防止邏輯高電平輸入的電壓超過電源電壓Vdd 110加 上二極管的正向電壓，且接地箝位二極管104的目的僅僅是防止邏輯低輸入電平的電壓 降為負(fù)性大于所述二極管的正向電壓的負(fù)性。使用兩個二極管的當(dāng)前ESD保護技術(shù)實際 上是過電壓保護電路的偶然副產(chǎn)物。
經(jīng)改進的用于ESD保護的策略可以是用保護性短路連接將CMOS IC的所有輸入引 腳106連接到接地和/或襯底112且連接到電源線110，以確保當(dāng)CMOS IC未被加電時， CMOS IC內(nèi)部的所有輸入引腳與電路之間不存在電位差。只要輸入引腳106總是保持在 與CMOS IC的接地和/或襯底112以及電源線Vdd 110相同的電位，在CMOS IC的輸入 晶體管的柵極107與所述輸入晶體管的其余部分之間產(chǎn)生ESD電壓以在輸入晶體管的柵 極上產(chǎn)生電壓尖峰就不會有任何阻力，而不管CMOS IC的輸入引腳106上有多少高電位帶電微粒。因此，即使在具有高得多的電位的第二操作者在不同位置觸摸CMOS IC 的輸入引腳106且產(chǎn)生大電壓尖峰時，所述電壓尖峰也會將大多數(shù)能量釋放到CMOS IC 的穩(wěn)固的金屬性接地和/或襯底112以及電源線Vdd 110,而不是全部釋放到輸入晶體管 的柵極108下方的脆弱的不良導(dǎo)熱絕緣體。只要輸入引腳106與接地和/或襯底112以及 電源線Vdd 110之間的保護性短路連接可經(jīng)受得住從ESD電壓尖峰的能量產(chǎn)生的熱量， CMOS IC就受到保護。Ltl于輸入引腳106與襯底和/或接地112以及電源線Vdd 110之 間的保護性短路連接可被設(shè)計成傳遞如我們所希望那么多的電流，因此CMOS IC可容 易地經(jīng)受住ESD事件。通過短路保護電路，CMOS IC的輸入引腳的柵極107與CMOS IC 的其余部分之間的電阻現(xiàn)在太低以致無法在柵極結(jié)構(gòu)上產(chǎn)生破壞性電壓尖峰，而接地和
/或襯底以及電源線上的電阻現(xiàn)在非常高，因為整個CMOSIC是浮動的。因此，在接地 和/或襯底以及電源線上而不是在輸入引腳107的柵極上產(chǎn)生ESD電壓尖峰。
圖6中說明作為本發(fā)明第一優(yōu)選實施例的新穎的ESD保護電路101。此設(shè)計使用耗 盡型MOSFET來嘗試確保在CMOS IC未被加電時，CMOS IC的輸入引腳106總是保持 于與CMOS IC的接地和/或襯底112以及電源線Vdd IIO相同的電位。在此所說明的電 路中，P型耗盡MOSFET 116提供CMOS IC的輸入引腳106到接地和/或襯底112之間 的短路連接。P型耗盡MOSFET 116的漏極連接到待保護的CMOS IC的輸入晶體管的 輸入引腳106和柵極107，而P型耗盡MOSFET 116的源極連接到CMOS IC的接地和/ 或襯底112。由于P型耗盡MOSFET 116的漏極與源極之間的溝道在P型耗盡MOSFET 116的柵極未被通電時是電短路，因此當(dāng)CMOS IC未被加電時，CMOSIC的輸入引腳 106總是處于與CMOS IC的接地禾Q/或襯底112相同的電位。當(dāng)CMOSIC被加電時，由 于P型耗盡MOSFET 116的柵極連接到電源線Vdd 110，因此CMOS IC —被加電，P型 耗盡MOSFET 116的柵極與源極之間的結(jié)就會通電。因此，當(dāng)CMOS IC被加電時，P 型耗盡MOSFET 116的漏極與源極之間的溝道將立即被夾斷，且在CMOS IC被加電之 后，只有非常小的夾斷電流被允許穿過P型耗盡MOSFET 116的溝道。
N型耗盡MOSFET 114也可用于在CMOS IC未被加電時提供CMOS IC的輸入引腳 106與電源線Vdd 110之間的短路連接。N型耗盡MOSFET 114的源極連接到電源線Vdd 110，而N型耗盡MOSFET 114的漏極連接到待保護的CMOS IC的輸入引腳106和輸入 晶體管107的柵極。由于N型耗盡MOSFET 114的柵極連接到接地和/或襯底112，且N 型耗盡MOSFET 114的源極連接到電源Vdd線11.0，因此當(dāng)N型耗盡MOSFET 114的源 極未被加電時，N型耗盡MOSFET 114的漏極與源極之間的溝道為短路連接。因此，當(dāng) CMOS IC未被加電時，CMOS IC的輸入引腳106的電位等于CMOS IC的接地和/或襯底112以及電源線Vdd 110兩者處的電位，使得當(dāng)CMOS IC未被加電時，CMOSIC的 輸入晶體管的柵極107與所述輸入晶體管的其余部分之間不存在電位差，且?guī)ъo電荷的 微粒在ESD事件期間將決不會在CMOS IC的輸入晶體管的柵極107上產(chǎn)生電壓尖峰。
當(dāng)CMOSIC被加電時，N型耗盡MOSFET 114的柵極與源極之間的結(jié)被通電，且 N型耗盡MOSFET 114的溝道幾乎立即被夾斷，且當(dāng)CMOS IC被加電時，只有較小的 夾斷電流穿過N型耗盡MOSFET 114。如果N型耗盡MOSFET 114的夾斷電流近似等 于P型耗盡MOSFET 116的夾斷電流，那么當(dāng)CMOS IC被加電時，保護性短路連接101 將變?yōu)殚_路且是CMOS IC看不見的。
N型耗盡MOS 114和P型耗盡MOS 116兩者可與CMOS IC中的常規(guī)增強晶體管的 其余部分一起制造。耗盡MOSFET可被制造為沒有通常用于界定增強型晶體管的溝道 的長度的第一多晶硅層。代替地，耗盡MOSFET的漏極與源極之間的整個溝道可被保 留，且稍后可為耗盡型MOSFET的柵極添加一不同的多晶硅層。由于耗盡型MOSFET 的漏極與源極之間的溝道被建構(gòu)為沒有第一多晶硅層，因此當(dāng)耗盡型MOSFET的柵極 與源極之間的結(jié)未被通電時，耗盡型MOSFET的漏極與源極之間的溝道充滿多數(shù)載流 子且總是為電短路連接。由于耗盡型MOSFET的全部目的是產(chǎn)生從CMOS IC的輸入引 腳106到接地和/或襯底112且到CMOS IC的電源線Vdd 110的低阻抗電流路徑，因此 對耗盡型OSFET的僅有要求是安全地傳遞大量的電流并匹配。
同樣也可針對CMOS IC的每個輸出引腳使用相同的保護性短路連接101。由于 CMOS IC的輸出引腳總是連接到MOSFET的漏極或源極，且它們總是建構(gòu)得比MOSFET 的易損壞的柵極結(jié)構(gòu)更強壯，因此用于輸出引腳的保護性短路連接電路101在物理上可 較小。
由于CMOS IC的襯底應(yīng)連接到通常為接地網(wǎng)絡(luò)的整個IC的最低電位，因此接地和 襯底在電力上通常連接在-"起。當(dāng)CMOS IC的接地和襯底連接在-一起時，用CMOS IC 來實施保護性短路連接網(wǎng)絡(luò)101是相當(dāng)簡單的。但由于在一些應(yīng)用中襯底可能連接到負(fù) 電位而不是接地，因此將需要確定保護性短路連接網(wǎng)絡(luò)101要連接到哪一引腳。通常， 短路保護電路101應(yīng)將輸入引腳106和電源線IIO連接到襯底而不是接地網(wǎng)絡(luò)，因為襯 底在物理上總是大于接地網(wǎng)絡(luò)以耗散更多熱量。盡管如此，由于襯底由半導(dǎo)體材料(其 并不如通常為金屬性的接地網(wǎng)絡(luò)那么快速地耗散熱量)制成，因此較小的接地網(wǎng)絡(luò)可能 實際上比較大的襯底更有效地耗散熱量。在此情況下，接地網(wǎng)絡(luò)成為保護性短路連接網(wǎng) 絡(luò)101將輸入106和電源線110連接到的較佳選擇。保護性短路連接網(wǎng)絡(luò)101應(yīng)將輸入 引腳106和電源線IIO連接到接地引腳或襯底引腳中可更有效地耗散從ESD電壓尖峰產(chǎn)生的熱量的那個引腳或連接到所述兩個引腳。
總之，在靜電放電保護電路的優(yōu)選實施例中，其包含N型耗盡MOSFET晶體管； P型耗盡MOSFET晶體管；接地端子，其耦合到所述P型耗盡MOSFET晶體管的源極 端子，且耦合到所述N型耗盡MOSFET晶體管的柵極端子和襯底端子兩者；正功率端 子，其耦合到所述N型耗盡MOSFET晶體管的源極端子，且耦合到所述P型耗盡 MOSFET晶體管的柵極端子和襯底端子兩者；輸入端子，其耦合到所述N型耗盡 MOSFET晶體管和所述P型耗盡MOSFET晶體管兩者的漏極端子；以及輸出端子，其 耦合到所述輸入端子，進而提供靜電放電保護電路。
非反相緩沖器
使用耗盡型MOSFET的相對較簡單的邏輯電路是如圖7中所示的非反相緩沖器 100。非反相緩沖器100由N耗盡型MOSFET 114和P耗盡型MOSFET 116組成。兩個 MOSFET的柵極連接在一起作為輸入引腳106，且兩個MOSFET的漏極連接在一起作為 輸出引腳108。由于P耗盡型MOSFET 116的源極連接到接地和/或襯底112，因此當(dāng)P 耗盡型MOSFET 116的柵極到源極結(jié)未被通電且輸入引腳106處于低邏輯電平0伏時， P耗盡型MOSFET 116的漏極將被短接到接地和/或襯底112。對于N耗盡型MOSFET 114，由于輸入引腳106處的低邏輯電平將使柵極到源極結(jié)通電，因此N耗盡型MOSFET 114的漏極與源極之間的溝道將被夾斷且保持在高阻抗?fàn)顟B(tài)。因此，當(dāng)輸入引腳106處 于邏輯低時，緩沖器108的輸出將保持在邏輯低。當(dāng)輸入引腳106被切換到高邏輯電平 Vdd 110時，由于N耗盡型MOSFET 114的源極也連接到Vdd 110，因此N耗盡型 MOSFET 114的柵極到源極結(jié)未被通電，使得N耗盡型MOSFET 114的漏極將被短接到 處于Vddll0的源極，且輸出引腳108將變?yōu)檫壿嫺摺τ赑耗盡型MOSFET 116，由 于柵極到源極結(jié)現(xiàn)在是通電的，因此漏極到源極溝道將變成被夾斷，且保持在高阻抗?fàn)?態(tài)。因此，緩沖器的輸出108將保持在邏輯高，且緩沖器輸出108的狀態(tài)將總是遵循緩 沖器輸入106的狀態(tài)。
總之，圖7的非反相緩沖器包含N型耗盡MOSFET晶體管和P型耗盡MOSFET晶 體管。N型耗盡MOSFET晶體管具有耦合到正電壓供應(yīng)端子的源極端子、耦合到接地端 子的襯底端子、耦合到輸入端子的柵極端子以及耦合到輸出端子的漏極端子。P型耗盡 MOSFET晶體管具有耦合到接地端子的源極端子、耦合到正電壓供應(yīng)端子的襯底端子、 耦合到輸入端子的柵極端子以及耦合到輸出端子的漏極端子，進而形成雙晶體管非反相 緩沖器。
用耗盡型MOSFET建構(gòu)的非反相緩沖器100的電流消耗可能非常低，因為非反相
18緩沖器100所消耗的電流等于裝置的由漏極到源極溝道中的多數(shù)載流子貢獻(xiàn)的夾斷電 流，且可被控制成在最小電平內(nèi)。夾斷電流與流經(jīng)襯底的泄漏電流相差很大。泄漏電流 是由晶體管的襯底和漏極區(qū)兩者中的多數(shù)載流子貢獻(xiàn)。盡管泄漏電流的量通常較小，但 非常難以精確地控制泄漏電流的量，且泄漏電流的量在各個裝置之間可能在較大范圍內(nèi) 變化。泄漏屯流的另一個問題是其具有較長的熱時常數(shù)，因為泄漏電流是由裝置的熱性 質(zhì)產(chǎn)生的。相反，可將夾斷電流精確地控制為與泄漏電流一樣低。 非反相鎖存器
可通過使輸入引腳106和輸出引腳108短接在一起來容易地將非反相緩沖器100制 作到如圖8中所示的非反相鎖存電路120中。非反相鎖存器120因此變?yōu)榇鎯ζ鲉卧?由于輸出引腳108的狀態(tài)和輸入引腳106的狀態(tài)總是處于相同的相位，因此將輸入引腳 106與輸出引腳108短接在一起將為非反相鎖存器120提供正反饋，以鎖定輸出引腳108 的狀態(tài)。因此，非反相鎖存器120的輸出引腳108的狀態(tài)將永遠(yuǎn)保持在當(dāng)前狀態(tài)；只要 電源是活動的，即使輸入信號10 6后來被移除，高邏輯輸出狀態(tài)也將由N型耗盡M 0 S F E T 114保持，且低邏輯輸出狀態(tài)也將由P型耗盡MOSFET 116保持。
3T-SRAM單元
非反相鎖存器120因此可被用作如在圖9中作為第二優(yōu)選實施例展示的3T-SRAM 126 (三晶體管靜態(tài)隨機存取存儲器)的存儲器單元。在此設(shè)計中，由字線124控制的 數(shù)據(jù)開關(guān)晶體管128可從存儲器單元120讀取數(shù)據(jù)或?qū)⑽痪€122上的數(shù)據(jù)寫入到存儲器 單元120中。數(shù)據(jù)開關(guān)晶體管128可用如圖9中所示的常規(guī)增強型MOSFET或任何其 它開關(guān)裝置來建構(gòu)。字線124的信號是用以控制數(shù)據(jù)開關(guān)晶體管128的啟用信號，且位 線122上的信號是I/0數(shù)據(jù)。因此可僅用作為存儲器單元120的兩個耗盡型MOSFET和 數(shù)據(jù)開關(guān)晶體管128來建構(gòu)3T-SRAM單元126，且可僅用單個數(shù)據(jù)I/O位線122和單個 啟用字線124來存取3T-SRAM單元126中的數(shù)據(jù)。新的3T-SRAM單元126遠(yuǎn)比傳統(tǒng)的 6T-SRAM優(yōu)越，因為其僅使用一半的硬件。新的3T-SRAM單元126實際上更類似于由 晶體管和電容器組成的DRAM單元。
在優(yōu)選實施例中，3T-SRAM包含N型耗盡MOSFET晶體管和P型耗盡MOSFET 晶體管。N型耗盡MOSFET晶體管具有耦合到正電壓供應(yīng)端子的源極端子以及耦合到接 地端子的襯底端子。P型耗盡MOSFET晶體管具有耦合到接地端子的源極端子以及耦合 到正電壓供應(yīng)端子的襯底端子。另外，N型耗盡MOSFET晶體管的柵極端子耦合到N 型耗盡MOSFET晶體管的漏極端子，耦合到所述P型耗盡MOSFET晶體管的柵極端子， 且耦合到P型耗盡MOSFET晶體管的漏極端子。另外，存在N型增強MOSFET晶體管，其具有耦合到N型耗盡MOSFET晶體管的柵極端子的漏極端子、耦合到接地端子的襯 底端子、耦合到數(shù)據(jù)線的源極端子以及耦合到地址線的柵極端子，進而形成三晶體管靜 態(tài)隨機存取存儲器。
SRAM和DRAM兩者均屬于易失性存儲器單元，因為它們在電源被移除的情況下 無法保留所存儲的內(nèi)容。非易失性存儲器單元可在沒有電源的情況下保留數(shù)據(jù)持續(xù)非常 長的一段時間。由于非易失性存儲器單元是通過與易失性存儲器單元完全不同的技術(shù)來 建構(gòu)的，所以本專利揭示內(nèi)容中將不進一步論述非易失性存儲器單元。
傳統(tǒng)上，存在兩種易失性存儲器單元，即SRAM和DRAM。傳統(tǒng)的SRAM存儲器 單元使用四個增強型MOSFET晶體管來鎖存數(shù)據(jù)，且需要另外兩個M0SFET晶體管作 為數(shù)據(jù)I/0開關(guān)。其需要四個增強型MOSFET來鎖存數(shù)據(jù)位，因為由于負(fù)邏輯的性質(zhì)的 緣故，不可能只用兩個增強型MOSFET晶體管來建構(gòu)非反相鎖存器。為了產(chǎn)生正反饋 以鎖存數(shù)據(jù)，需要兩個反相器(每一者由兩個增強型MOSFET晶體管組成)來產(chǎn)生正 反饋，且因此需要總共四個增強型MOSFET晶體管來鎖存數(shù)據(jù)位。由于鎖存器中的四 個增強型MOSFET中的兩個不變地為接通，且另外兩個不變地為斷開，因此6T-SRAM 單元的電流消耗較高。不管尺寸和電流消耗的缺點如何，由于6T-SRAM單元的數(shù)據(jù)可 被快速地存取，且只要電源是活動的，數(shù)據(jù)就將在無任何維護的情況下被無限期地保存， 因此6T-SRAM單元使用起來非常容易，且在需要快速地移動許多數(shù)據(jù)的應(yīng)用(例如桌 上型計算機或游戲)中仍然是流行的。然而，隨著CMOS IC的尺寸按比例減小，生產(chǎn) 6T-SRAM變得較難。6T-SRAM的問題是由于需要兩個反相器來產(chǎn)生正反饋以鎖存數(shù)據(jù) 的事實導(dǎo)致的。如果兩個反相器并非完美地匹配，那么當(dāng)數(shù)據(jù)內(nèi)容改變時，所述反相器 中的一者將旋轉(zhuǎn)得比另一者快。反相器之間的旋轉(zhuǎn)速率的差異將減小噪聲容限，因為較 小的噪聲可致使6T-SRAM陷入不合規(guī)定的狀態(tài)且變得不穩(wěn)定。由于隨著CMOS IC按比 例減小，泄漏電流變大，而反相器的操作電流變小，因此當(dāng)CMOS IC按比例減小時， 6T-SRAM的噪聲容限迅速惡化。為了克服此難題，6T-SRAM的尺寸必須保持相當(dāng)大， 且在按比例減小的過程中不能縮小如CMOS IC的其余部分那么多。
新的3T-SRAM單元126由于用以產(chǎn)生正反饋以鎖存數(shù)據(jù)輸入的正邏輯的簡單性而 作為對傳統(tǒng)6T-SRAM的改進。3T-SRAM單元126消耗較少的電流且占用較少的空間， 且可容易地縮小，因為其本質(zhì)上是穩(wěn)定的。3T-SRAM的噪聲容限與所有其它電路相同， 使得只要3T-SRAM的操作電流遠(yuǎn)大于泄漏電流，存儲器單元的數(shù)據(jù)內(nèi)容就是穩(wěn)定的。 與類似于傳統(tǒng)6T-SRAM相比，3T-SRAM實際上更類似于DRAM的存儲器單元。
DRAM存儲器單元非常小，且消耗非常少的電流。DRAM存儲器單元通常由作為數(shù)據(jù)開關(guān)的MOSFET晶體管以及用以存儲數(shù)據(jù)的電容器組成。這是迄今為止任何種類 的存儲器單元的最簡單的結(jié)構(gòu)，且占用最少的空間并消耗最少量的電流。然而，由于存 在穿過IC的襯底的恒定泄漏電流，因此隨著時間的過去，電容器將丟失所存儲的高邏 輯電平數(shù)據(jù)。因此，DRAM存儲器單元需要被刷新以恒定地維持?jǐn)?shù)據(jù)。刷新的要求使 DRAM的操作復(fù)雜化，且延長了對DRAM單元的存取時間。不管這些困難如何，由于 DRAM單元可密集地封裝，因此它們對于需要存儲大量像素的應(yīng)用(例如相機)來說非 常流行。DRAM單元的另一優(yōu)點是其消耗非常少的電流。DRAM單元所消耗的唯一電 流是通過電容器的泄漏電流。DRAM單元的功率節(jié)約特征使得其在例如手機等便攜式應(yīng) 用中問非常流行。
由于DRAM比SRAM提供更多優(yōu)點，因此DRAM已統(tǒng)治了存儲器產(chǎn)品，尤其是在 便攜式應(yīng)用中。為了使DRAM的使用變得容易，在過去的二十年間發(fā)明了大量的技術(shù) 來使DRAM單元的刷新變得容易，且使DRAM像SRAM那樣工作；舉例來說，通過使 用額外的硬件或軟件來向應(yīng)用隱藏刷新。盡管如此，這些巧妙的技術(shù)(通常被稱為 1T-SRAM⑧或偽SRAM技術(shù))使用起來仍較困難，且通常對存儲器存取時間強加限制， 因為不管這些技術(shù)多么聰明，刷新機制和數(shù)據(jù)讀取/寫入操作都無法同時出現(xiàn)。
由于新的3T-SRAM單元126是靜態(tài)RAM單元，因此其不需要維護，使得其使用 起來非常容易，就像常規(guī)的6T-SRAM單元那樣。由于3T-SRAM單元126可使用兩個耗 盡型MOSFET來代替電容器，且所述兩個耗盡型MOSFET的尺寸可非常小，因為漏極 到源極溝道必須非常窄以便容易地被完全夾斷。由于3T-SRAM單元126的兩個耗盡型 MOSFET可連同所有其它常規(guī)增強型MOSFET—起制造，而不需要任何特殊工藝，因 此與以其復(fù)雜的生產(chǎn)電容器的工藝聞名的DRAM相比，3T-SRAM 126可更容易被建構(gòu)。 由于來自3T-SRAM 126存儲器單元的輸出信號的電平總是等于電源干線的電壓，因此 3T-SRAM存儲器宇.元126產(chǎn)生具有較大電壓擺動的輸出信號。因此，可僅使用單個I/O 位線122和單個啟用字線124來以良好的置信度從3T-SRAM存儲器單元126讀取數(shù)據(jù)， 且3T-SRAM存儲器單元126不需要互補差分位線來改進信噪比。當(dāng)與傳統(tǒng)的SRAM和 DRAM單元相比時，使用單個數(shù)據(jù)I/0位線122和單個字線124來存取存儲器單元中的 數(shù)據(jù)的能力使3T-SRAM存儲器單元126的密度加倍。
3T-SRAM單元126消耗與DRAM—樣少的功率，可幾乎與DRAM—樣密集地封裝， 可在沒有時序約束的情況下快速地存取所存儲的數(shù)據(jù)，可產(chǎn)生較大的輸出信號，且可以 幾乎為DRAM的人工的一半來制造；3T-SRAM單元126具有SRAM和DRAM兩者的 所有益處，但不具有其難題。3T-SRAM單元126的確是最合乎需要的易失性存儲器單元。
"與"邏輯門
如圖IO屮所示，可用兩個N耗盡型MOSFET114和兩個P耗盡型116MOSFET來 建構(gòu)正"與"邏輯門132。在此設(shè)計中，兩個N耗盡型MOSFET 114串聯(lián)連接，且兩個 P耗盡型MOSFET 116并聯(lián)連接，使得當(dāng)輸入A 129或輸入B 130中的任一者處于低邏 輯電平時，輸出108將被短接到處于低邏輯電平的接地。只有在輸入A 129和輸入B 130 兩者均處于高邏輯電平以使輸出108短接到VddllO時，輸出108才可變?yōu)楦哌壿嬰娖健?岡此實現(xiàn)正"與"邏輯132。
在優(yōu)選實施例中，正"與"邏輯門包含第一和第二 N型耗盡MOSFET晶體管以及 第一和第二 P型耗盡MOSFET晶體管。第一輸入端子耦合到第一 P型耗盡MOSFET晶 體管的柵極端子，且耦合到第二N型耗盡MOSFET晶體管的柵極端子。第二輸入端子 耦合到第一 N型耗盡MOSFET晶體管的柵極端子，且耦合到第二 P型耗盡MOSFET晶 體管的柵極端子。正電壓供應(yīng)端子耦合到所述第一 N型耗盡MOSFET晶體管的源極端 子，且耦合到第一和第二 P型耗盡MOSFET晶體管兩者的襯底端子。接地端子耦合到 第一和第二 P型耗盡MOSFET晶體管兩者的源極端子，且耦合到第一和第二 N型耗盡 MOSFET晶體管兩者的襯底端子。輸出端子耦合到第一和第二 P型耗盡MOSFET晶體 管兩者的漏極端子，且耦合到第二 N型耗盡MOSFET晶體管的漏極端子，進而創(chuàng)建 "與"布爾邏輯電路。 "或"邏輯門
如圖11中所75，可用兩個N耗盡型MOSFET 114和兩個P耗盡型116 MOSFET來 建構(gòu)正"或"邏輯門134。在此設(shè)計中，兩個P耗盡型MOSFET 116串聯(lián)連接，且兩個 N耗盡型MOSFET 114并聯(lián)連接，使得當(dāng)輸入A 129或輸入B 130中的任一者處于高邏 輯電平時，輸出108將被短接到處于高邏輯電平的Vdd 110。只有在輸入A 129和輸入 B 130兩者均處于低邏輯電平以使輸出108短接到接地和/或襯底112時，輸出108才可 變?yōu)榈瓦壿嬰娖?。因此實現(xiàn)正"或"邏輯門134。
在優(yōu)選實施例中，正"或"邏輯門包含第一和第二 N型耗盡MOSFET晶體管以及 第一和第二 P型耗盡MOSFET晶體管。第一輸入端子耦合到第一 P型耗盡MOSFET晶 體管的柵極端子，且耦合到第二 N型耗盡MOSFET晶體管的柵極端子。第二輸入端子 耦合到第一 N型耗盡MOSFET晶體管的柵極端子，且耦合到第二 P型耗盡MOSFET晶 體管的柵極端子。正電壓供應(yīng)端子耦合到第一和第二 N型耗盡MOSFET晶體管兩者的 源極端子，月.耦合到第一和第二 P型耗盡MOSFET晶體管兩者的襯底端子。接地端子耦合到第二 P型耗盡MOSFET晶體管的源極端子，且耦合到第一和第二 N型耗盡 MOSFET晶體管兩者的襯底端子。輸出端子耦合到第一 P型耗盡MOSFET晶體管的漏 極端子，且耦合到第一和第二 N型耗盡MOSFET晶體管兩者的漏極端子，進而創(chuàng)建 "或"布爾邏輯電路。 主-從觸發(fā)器
主-從觸發(fā)器廣泛用于幾乎所有的邏輯設(shè)計中，因為其可供應(yīng)可靠的數(shù)據(jù)樣本?；?主-從觸發(fā)器158由兩個部分組成主部分166和從部分168，如圖12中所示。主部分 166和從168部分兩者均由數(shù)據(jù)開關(guān)和緩沖器/鎖存器電路組成。主部分166和從部分168 兩者異相地交替地在接受數(shù)據(jù)的緩沖器模式與傳遞數(shù)據(jù)的鎖存器模式之間來回切換，使 得當(dāng)主部分166處于緩沖器模式時，從部分168將處于鎖存器模式，且反之亦然。主部 分166或從部分168中的每一者單獨還可獨立地用作經(jīng)計時的鎖存器。
當(dāng)時鐘輸入處于邏輯高電平時，主部分166將處于緩沖器模式，且數(shù)據(jù)輸入138被 允許通過輸入開關(guān)160傳遞到非反相緩沖器/鎖存器150。在此周期期間，輸入緩沖器/ 鎖存器150的反饋路徑被打開，使得輸入緩沖器/鎖存器150處于緩沖器模式。時鐘輸入 一改變狀態(tài)以變?yōu)檫壿嫷碗娖?，輸入開關(guān)160就將被斷開，且輸入緩沖器/鎖存器150 的反饋路徑就將被關(guān)閉，且輸入緩沖器/鎖存器150將被切換到鎖存器模式，且數(shù)據(jù)輸入 138被鎖存。同時，輸出開關(guān)162將被閉合，以允許經(jīng)鎖存的輸入數(shù)據(jù)通過輸出緩沖器/ 鎖存器152傳遞到輸出140，輸出緩沖器/鎖存器152當(dāng)前處于緩沖器模式，因為其反饋 路徑被打開。但時鐘輸入一改變狀態(tài)以再次變?yōu)檫壿嫺唠娖?，輸出開關(guān)162就變?yōu)閿嚅_， 且輸出緩沖器/鎖存器152的反饋路徑就將被關(guān)閉，且輸出緩沖器/鎖存器152將保持在 鎖存器模式以維持相同的數(shù)據(jù)去往輸出140。因此，當(dāng)時鐘處于高邏輯電平時，數(shù)據(jù)輸 入138被取樣，且當(dāng)時鐘處于低邏輯電平時，數(shù)據(jù)輸入138被傳遞到輸出140，且時鐘 信號的負(fù)下降沿有效地觸發(fā)輸入數(shù)據(jù)138的取樣。
傳統(tǒng)上，當(dāng)用增強型MOSFET來建構(gòu)主-從觸發(fā)器時，由于缺乏正邏輯輸出的緣故 (如先前在3T-SRAM部分中所闡釋)，需要兩個反相器(每一者由兩個增強MOSFET組 成)來形成緩沖器/鎖存器電路。使用兩個反相器來形成主-從觸發(fā)器中的非反相緩沖器/ 鎖存器不僅占用較多空間，而且還向輸出信號添加了較多傳播延遲，在觸發(fā)之前需要較 長的設(shè)置時間且在觸發(fā)之后需要較長的保持時間以確保數(shù)據(jù)完整性，且消耗較多功率。 正非反相緩沖器100因此對用于主-從觸發(fā)器158的緩沖器/鎖存器來說是理想的。
如圖12中所說明的基本主-從觸發(fā)器158的設(shè)計需要四個T門136來完成所述設(shè)計。 如圖13中所示，T門136由兩個增強型MOSFET晶體管組成。T門136具有兩個互補
23控制輸入和兩個I/O引腳、輸入146和輸出148。由于T門136的I/O引腳未經(jīng)極化， 因此輸入146和輸出148是雙向的。T門136的目的是在T門136被啟用時允許數(shù)據(jù)從 T門136的輸入146傳遞到輸出148，且在T門136被停用時中斷數(shù)據(jù)傳遞。T門136 將只在T門136的N輸入處于高邏輯電平而同時P輸入處于低邏輯電平時被啟用。當(dāng)T 門136被啟用時，高電平邏輯輸入將通過P型增強MOSFET 144從T門136的輸入146 傳遞到輸出148，且低電平邏輯輸入將通過N型增強MOSFET 142從T門136的輸入 146傳遞到輸出148。為了停用T門136， T門136的N輸入必須處于邏輯低電平，而 同吋T門136的P輸入必須處于邏輯高電平。當(dāng)T門136被停用時，T門136的輸入146 與輸出148之間不存在通道。因此，T門136僅僅是單極單投開關(guān)。
混合耗盡型MOSFET與增強型MOSFET的使用產(chǎn)生用最小可能量的硬件建構(gòu)的基 本主-從觸發(fā)器158?；旌鲜街?從觸發(fā)器158比僅用增強型MOSFET建構(gòu)的傳統(tǒng)主-從觸 發(fā)器優(yōu)越，因為混合式主-從觸發(fā)器158需要一半的設(shè)置時間和保持時間，使得其可以兩 倍的速率來回切換輸出信號。因此，基本主-從觸發(fā)器158是展示為何耗盡型MOSFET 對實現(xiàn)最佳邏輯設(shè)計來說重要的最好實例。
如圖14和圖15中所示，可將添加設(shè)置156或/復(fù)位154輸入添加到基本主-從觸發(fā) 器。非反相緩沖器100將需要由非反相"與"132或非反相"或"134代替，以允許額 外的設(shè)置156或/復(fù)位154輸入引腳。除用以設(shè)置或復(fù)位主-從觸發(fā)器170和172的額外 設(shè)置156或/復(fù)位154輸入引腳之外；兩個主-從觸發(fā)器170和172以與基本主-從觸發(fā)器 158完全相同的方式工作。
替代實施例
還可按照如圖16和圖17中所示的兩種其它方式，通過使用電阻器190代替所述 MOSFET中的一者來建構(gòu)非反相緩沖器100。在如圖16中所示的設(shè)計中，當(dāng)輸入106 處于邏輯高時，P型耗盡MOSFET 116將被夾斷且保持在高阻抗?fàn)顟B(tài)，且輸出引腳108 處的輸出電壓將被負(fù)載電阻器190拉到Vdd 110，且所消耗的唯一電流是通過P型耗盡 MOSFET 116的夾斷電流。當(dāng)輸入106處于邏輯低時，P型耗盡MOSFET 116的漏極將 被短接到接地，且輸出引腳108將保持在邏輯低。因此，當(dāng)輸出引腳108的狀態(tài)為邏輯 低時，將消耗通過負(fù)載電阻器190的電流。同樣，對于如圖17中所示的設(shè)計，當(dāng)輸入 處于邏輯高時，N型耗盡MOSFET 114的漏極將被短接到Vdd電源線110，且當(dāng)輸出引 腳108的狀態(tài)為邏輯高時，將消耗通過負(fù)載電阻器190的電流。當(dāng)輸入106處于邏輯低 時，N型耗盡MOSFET 114將被夾斷且保持在高阻抗?fàn)顟B(tài)，且輸出108將變?yōu)檫壿嫷停?且極少的電流被消耗。在單晶體管單電阻器非反相緩沖器的特定實施例中，耗盡MOSFET晶體管是N型 晶體管，其具有耦合到輸入端子的柵極端子、耦合到輸出端子的漏極端子、耦合到接地 端子的襯底端子以及耦合到正電壓供應(yīng)端子的源極端子。還存在電阻器，其具有耦合到 N型耗盡MOSFET晶體管的漏極端子的第一端子以及耦合到接地端子的第二端子，進而 形成單晶體管單電阻器非反相緩沖器。
因此，如圖18和圖19中所示，還可用耗盡型MOSFET和電阻器190來建構(gòu)非反 相鎖存器120。使用電阻器l卯的缺點是可能采用較大的空間來建構(gòu)較大的電阻器190， 因為較小的電阻器將消耗較多的電流且應(yīng)被避免。使用電阻器190來代替耗盡型 MOSFET的唯一優(yōu)點是省去N阱或P阱。當(dāng)使用N型和P型MOSFET兩者時，N阱或 P阱是不可避免的，且N阱或P阱可能占用較大的空間。在沒有阱的情況下使用電阻器 和僅一種MOSFET可能會增加存儲器單元的密度。
可以許多不同方式來制作電阻器190，例如通過使用多晶硅電阻器或阱電阻器或晶 體管作為有源負(fù)載。肉此，當(dāng)用電阻器來代替存儲器單元120的MOSFET中的一者(如 圖20和圖21中所示)時，SRAM存儲器單元可被稱為2T1R-SRAM 127。
在2T1R-SRAM的特定實施例中，存在N型耗盡MOSFET晶體管，其具有耦合到 接地端子的襯底端子和耦合到正電壓供應(yīng)端子的源極端子；以及電阻器，其具有耦合到 N型耗盡MOSFET晶體管的漏極端子的第一端子和耦合到接地端子的第二端子。N型耗 盡MOSFET晶體管的柵極端子耦合到其漏極端子。還存在N型增強MOSFET晶體管， 其具有耦合到N型耗盡MOSFET晶體管的柵極端子的漏極端子、耦合到接地端子的襯 底端子、耦合到數(shù)據(jù)線的源極端子以及耦合到地址線的柵極端子，進而形成雙晶體管單 電阻器靜態(tài)隨機存取存儲器。
在2T1R-SRAM的替代實施例中，存在P型耗盡MOSFET晶體管，其具有耦合到正 電壓供應(yīng)端子的襯底端子和耦合到接地端子的源極端子。還存在電阻器，其具有耦合到 P型耗盡MOSFET晶體管的漏極端子的第一端子和耦合到正電壓供應(yīng)端子的第二端子。 P型耗盡MOSFET晶體管的柵極端子耦合到其漏極端子。還存在N型增強MOSFET晶 體管，其具有源極/漏極端子中的耦合到P型耗盡MOSFET晶體管的柵極端子的一者、 耦合到接地端子的襯底端子、源極/漏極端子中的耦合到數(shù)據(jù)線的另一者以及耦合到地址 線的柵極端子，進而形成雙晶體管單電阻器靜態(tài)隨機存取存儲器。
電阻器190還可由等效于具有非常高阻抗的電阻器的反向偏壓二極管代替。反向偏 壓二極管可以許多方式制作于IC內(nèi)部，因為其僅僅是反向偏壓P-N結(jié)。圖22說明使用 P型耗盡MOSFET 116來產(chǎn)生反向偏壓二極管的可能方式中的一些方式，且圖23說明使用N型耗盡MOSFET 114來產(chǎn)生反向偏壓二極管的可能方式中的一些方式。對于使用 反向偏壓二極管作為負(fù)載電阻器的存儲器單元，從主體流入到反向偏壓二極管的漏極到 源極溝道或從反向偏壓二極管的漏極到源極溝道流出到主體的泄露電流必須遠(yuǎn)大于存 儲器單元晶體管的夾斷電流，以防止存儲器單元晶體管的夾斷電流更改所存儲數(shù)據(jù)的狀 態(tài)。舉例來說，在使用由N型耗盡MOSFET U4制成的反向偏壓二極管(如圖23中所 示)作為負(fù)載電阻器190的2T1R-SRAM單元127 (如圖20中所示)的設(shè)計中；當(dāng)存儲 器單元120的狀態(tài)為邏輯高時，高邏輯輸出的狀態(tài)由存儲器單元晶體管114保持，使得 只要電源是活動的，其就將無限期地保持在邏輯高輸出。然而，當(dāng)存儲器單元120的狀 態(tài)為邏輯低時，低邏輯輸出的狀態(tài)由輸出引腳108處的雜散電容保持。由于通過存儲器 單元晶體管114的漏極到源極溝道的夾斷電流以及通過數(shù)據(jù)開關(guān)晶體管128的來自位線 122處的高邏輯輸入狀態(tài)的泄漏電流可將輸出引腳108處的低邏輯輸出泵浦上去，這兩 個電流可能更改輸出引腳108處的低電平邏輯輸出的狀態(tài)。幸運的是，如果通過反向偏 壓二極管到達(dá)主體的泄漏電流大于來自存儲器單元晶體管114的夾斷電流與通過數(shù)據(jù)開 關(guān)晶體管128來自位線122處的高邏輯輸入狀態(tài)的泄漏電流的總和，那么輸出引腳108 處的邏輯低輸出將不被充電，且邏輯低輸出狀態(tài)可無限期地保持。同樣，在使用由P型 耗盡MOSFET 116制成的反向偏壓二極管(如圖22中所示)來代替負(fù)載電阻器190的 2T1R-SRAM存儲器單元127 (如圖21中所示)的設(shè)計中，當(dāng)存儲器單元120的狀態(tài)為 邏輯低時，邏輯低輸出的狀態(tài)由存儲器單元晶體管116保持，使得其將無限期地保持邏 輯低；然而，當(dāng)存儲器單元120的狀態(tài)為邏輯高時，邏輯高輸出的狀態(tài)由輸出引腳108 處的雜散電容保持。由于通過存儲器單元晶體管116的夾斷電流和通過數(shù)據(jù)開關(guān)晶體管 128到達(dá)位線122處的低邏輯輸入狀態(tài)的泄漏電流可能使存儲在雜散電容上的電壓放電， 因此輸出引腳108處的邏輯高輸出可能被更改。幸運的是，如果存儲器單元晶體管116 的夾斷電流與通過數(shù)據(jù)開關(guān)晶體管128到達(dá)位線122處的邏輯低輸入狀態(tài)的泄漏電流的 總和小于從主體到反向偏壓二極管的漏極的泄漏電流，那么輸出引腳108處的雜散電容 上的電壓將不會被存儲器單元晶體管116的夾斷電流和通過數(shù)據(jù)開關(guān)晶體管128到達(dá)位 線122處的邏輯低輸入狀態(tài)的泄漏電流放電，且只要電源線是活動的，輸出引腳108處 的邏輯高輸出狀態(tài)就將無限期地保持。
由于反向偏壓二極管的漏極與存儲器單元晶體管的漏極相同，因此可除去反向偏壓 二極管。因此，如果從主體到存儲器單元晶體管116的漏極或從存儲器單元114的漏極 到主體的泄漏電流遠(yuǎn)大于夾斷電流，使得夾斷電流將不會更改輸出狀態(tài)，那么甚至可完 全除去如圖16和圖17中所示的非反相緩沖器100的負(fù)載電阻器190，如圖24和圖25中所示。因此，僅使用單個耗盡MOSFET的非反相鎖存器120可在圖26和圖27中展 示，且2T-SRAM存儲器單元131可如圖28和圖29中所示。
對于如圖28中所示的2T-SRAM 131，只要電源線是活動的，存儲器單元晶體管114 就將無限期地保持輸出引腳108處的邏輯高輸出狀態(tài)，而邏輯低輸出狀態(tài)由輸出引腳108 處的雜散電容保持。如先前所闡釋，通過存儲器單元晶體管114的漏極到源極溝道的夾 斷電流和通過數(shù)據(jù)開關(guān)品體管128的來自位線122處的邏輯高輸入狀態(tài)的泄漏電流可對 輸出引腳108處的電壓進行充電；幸運的是，只要從存儲器單元晶體管114的漏極到主 體的泄漏電流大于通過存儲器單元晶體管114的夾斷電流與通過數(shù)據(jù)開關(guān)晶體管128的 來自位線122處的邏輯高輸入狀態(tài)的泄漏電流的總和，邏輯低輸出狀態(tài)就仍可由輸出引 腳108處的雜散電容保持。同樣，對于如圖29中所示的2T-SRAM 131，存儲器單元晶 體管116將無限期地保持輸出引腳108處的邏輯低輸出狀態(tài)，而邏輯高輸出狀態(tài)由輸出 引腳108處的雜散電容保持。如先前所闡釋，通過存儲器單元晶體管116的漏極到源極 溝道的夾斷電流和通過數(shù)據(jù)開關(guān)晶體管128到達(dá)位線122處的邏輯低輸入狀態(tài)的泄漏電 流可使輸出引腳108處的電壓放電；幸運的是，只要從主體到存儲器單元晶體管116的 漏極的泄漏電流大于通過存儲器單元晶體管116的夾斷電流與通過數(shù)據(jù)開關(guān)晶體管128 到達(dá)位線122處的邏輯低輸入狀態(tài)的泄漏電流的總和，只要電源是活動的，邏輯高輸出 狀態(tài)就仍可由輸出引腳108處的雜散電容無限期地保持。
如圖28和圖29屮所示的2T-SRAM存儲器單元131因此是最簡單的可能的靜態(tài)存 儲器單元。由于2T-SRAM存儲器單元131的這兩種設(shè)計取決于非常難以精確地控制以 保持兩種輸出狀態(tài)中的一者的泄漏電流，因此2T-SRAM存儲器單元131的良率可能低 于3T-SRAM 126的良率。遺憾的是，泄漏電流也將會增加2T-SRAM存儲器單元131的 功率消耗。由于2T-SRAM存儲器單元131可被建構(gòu)為沒有阱且具有較少硬件，因此可 以比3T-SRAM存儲器單元126高得多的密度建構(gòu)2T-SRAM存儲器單元131。來自 2T-SRAM存儲器單元131的較高密度的優(yōu)點可能比其較低良率和較高功率消耗重要。
在傳統(tǒng)的DRAM單元中，到達(dá)襯底的泄漏電流阻止存儲器單元在較長的時間周期 內(nèi)保持邏輯高輸出狀態(tài)，且減少到達(dá)襯底的泄漏電流的量是非常關(guān)鍵的。到達(dá)襯底的泄 漏電流是造成DRAM存儲器單元的缺陷的原因。相反，對于2T-SRAM單元131，到達(dá) 或來自襯底的泄漏電流將保持存儲器單元的兩種輸出狀態(tài)中的一者，且如果可能的話， 應(yīng)被控制為在某一電平內(nèi)。到達(dá)或來自襯底的泄漏電流變?yōu)橛押玫妮o助者。在3T-SRAM 單元126的設(shè)計中，到達(dá)或來自襯底的泄漏電流是不相關(guān)的，因為輸出狀態(tài)將僅由存儲 器單元晶體管保持。因此，SRAM單元的新設(shè)計完全解決了 DRAM單元的泄漏電流問
27題。
在2T-SRAM的一個實施例中，存在耗盡MOSFET晶體管，其具有耦合到漏極端子 的柵極端子、耦合到接地端子或正電壓端子的襯底端子以及耦合到正電源電壓端子(或 接地端子，如果襯底端子耦合到正電源電壓端子的話)的源極端子。還存在N型增強 MOSFET晶體管，其具有源極/漏極端子中的耦合到耗盡MOSFET晶體管的柵極端子的 一者、耦合到接地端子的襯底端子、源極/漏極端子中的耦合到數(shù)據(jù)線的另一者以及耦合 到地址線的柵極端子，進而形成雙晶體管靜態(tài)隨機存取存儲器(2T-SRAM)。
在2T-SRAM的一個實施例中，耗盡MOSFET晶體管可為N型晶體管，其具有耦合 到接地端子的襯底端子以及耦合到正電源電壓端子的源極端子，進而形成雙晶體管靜態(tài) 隨機存取存儲器單元。
在2T-SRAM的替代實施例中，耗盡MOSFET晶體管可為P型晶體管，其具有耦合 到正電源電壓端子的襯底端子以及耦合到接地端子的源極端子，進而形成雙晶體管靜態(tài) 隨機存取存儲器單元。
為了檢驗2TSRAM存儲器單元電路的操作，執(zhí)行以下SPICE模擬，其使用飛利浦 MOSFET型號11020。此模擬展示2T-SRAM單元應(yīng)無限期地保持未經(jīng)鎖存的輸出。飛 利浦MOSFET型號11020使用電位來描述晶體管，使得增強裝置與耗盡裝置之間的唯一 差異是柵極處的電壓(SPICE模型文件中的VBF)。
對于如圖1屮所示的N型耗盡MOSFET來說，耗盡裝置的耗盡模式的邊界對于VGS 為在0到-Vdd內(nèi)。
由于SPICE程序總是將源極引腳指配給N型MOSFET的較低電壓節(jié)點，且此指配 對于在耗盡模式下操作的耗盡裝置來說是不正確的(因為耗盡型MOSFET將決不會被 夾斷)，因此不可能通過原樣使用當(dāng)前SPICE程序來測試2T-SRAM電路的正常操作。盡 管如此，仍可如下文的程序中所示針對經(jīng)鎖存模式和未經(jīng)鎖存模式而單獨地進行對 2T-SRAM的操作的模擬。在2T-SRAM的模擬開始之前；首先，需要確保晶體管型號是 正確的。
使用如圖32中所示的測試電路#1來檢驗N耗盡MOSFET的操作的經(jīng)鎖存模式。在 經(jīng)鎖存模式下，將Vdd 110設(shè)置為2.2 V，且將電阻器R設(shè)置為10千歐，且晶體管的 VBF值為-2.5V，且電阻器上的電壓指示IDSS 103的量，因為對于SPICE程序，柵極和 源極上的電壓為零伏。發(fā)現(xiàn)輸出電壓為719 mV，使得IDSS被發(fā)現(xiàn)等于71.9 uA。在峰
間波動為40 uV的情況下，輸出電壓處存在較小的振蕩。此較小的振蕩很可能是由于 SPICE程序的正反饋或收斂導(dǎo)致的。由于寄生振蕩如此小，因此盡管是不合需要的，但所述振蕩對輸出狀態(tài)無害。此測試#1因此在VGS=0下檢驗N型耗盡MOSFET的耗盡
模式的第一操作點。
為了檢驗在夾斷處的耗盡模式的第二操作點，將負(fù)載電阻器的電阻改變?yōu)?0"歐， 且將VBF改變?yōu)?0.5V。即使在VGS^V下，VBF=-.5V的設(shè)置也夾斷溝道。晶體管的 操作點現(xiàn)處于夾斷處，其中非常少的電流流經(jīng)電阻器，使得需要高值電阻來讀取所述電 流。發(fā)現(xiàn)輸出處的電壓等于200 mV，使得通過電阻器的電流為2 pA，且實際上，品體 管被夾斷。在檢驗晶體管在夾斷和零偏壓點兩者處的操作之后，接著添加開關(guān)晶體管 128，且如圖33屮所示的測試電路#2可測試2T-SRAM的未經(jīng)鎖存的操作。
將+3.3 V用作位線輸入122，以產(chǎn)生通過開關(guān)晶體管128的最大泄漏電流。將具有 尖峰邏輯高3.3V的數(shù)字信號用作字線信號124，以啟用開關(guān)128。在模擬開始時，僅在 較短的周期內(nèi)啟用開關(guān)128，以展示開關(guān)128的操作。在那之后，針對測試的其余部分 停用開關(guān)128，同時監(jiān)視輸出電壓108。發(fā)現(xiàn)輸出電壓108等于423.08 mV，且開關(guān)晶體 管128的添加使輸出電壓108增加一倍以上。當(dāng)位線輸入122的電壓被切換到0V時， 輸出電壓108降低到183 mV。顯然，開關(guān)晶體管128的阻抗確實影響存儲器單元120 的輸出電壓108。測試電路#2的兩個晶體管被制成具有最小尺寸。發(fā)現(xiàn)晶體管的尺寸不 是確定輸出電壓108的因素。
2T-SRAM存儲器單元的未經(jīng)鎖存模式的輸出電壓108基本上等于來自位線輸入122 的電壓輸入與存儲器單兀的電源Vdd 110的總和。在未經(jīng)鎖存模式期間，存儲器單元114 和開關(guān)128兩者均處于高阻抗?fàn)顟B(tài)，且變?yōu)楦咦杩闺娮杵?。兩個電壓源中的每一者由晶 體管分壓，且被相加以成為輸出電壓108。對于存儲器單元晶體管114，電壓源為Vdd 110， 且電阻器分壓器由通過耗盡MOSFET 114的D-S溝道的夾斷電流和從漏極到襯底的泄漏 電流組成；對于開關(guān)晶體管128，電壓源是位線輸入122處的電壓，且電阻器分壓器也 由通過開關(guān)晶體管128的D-S溝道的泄漏電流和從漏極到襯底的泄漏電流組成。由于這 兩個電流的比率由晶體管確定，且在環(huán)境溫度固定時是恒定的，因此輸出電壓將保持恒 定且穩(wěn)定，且將不會失控。即使溫度升高，由于泄漏電流在溫度升高時將變大，因此較 大的泄漏電流將確保輸出電壓保持穩(wěn)定。盡管如此，輸出電壓仍可能由于泄漏電流的擴 展而在較大范圍內(nèi)變化。較大的泄漏電流對于穩(wěn)定輸出電壓118來說實際上是非常合乎 需要的，因為其將在未經(jīng)鎖存模式期間產(chǎn)生較少的輸出電壓。這是與所有當(dāng)前DRAM 技術(shù)的重大偏離?，F(xiàn)在需要對DRAM造成問題的相同泄漏電流來維持穩(wěn)定的所需輸出 狀態(tài)。
混合式邏輯門還有可能將增強型MOSFET與耗盡型MOSFET混合在一起以形成混合式"與"和 "或"門。使用兩種類型的MOSFET來產(chǎn)生簡單的邏輯門的優(yōu)點是可在不需要額外反 相器的情況下同時產(chǎn)生負(fù)邏輯輸出和正邏輯輸出兩者。舉例來說，對于如圖10中所示 的原始"與"邏輯電路132中的輸入信號中的一者，可通過用增強型MOSFET代替耗 盡型MOSFET來如圖30中那樣展示用以產(chǎn)生邏輯(/A)B的混合式"與"門202。在混合 式"與"門202的此設(shè)計中，A輸入129連接到N型和P型增強MOSFET兩者的柵極， 且B輸入130連接到N型和P型耗盡MOSFET兩者的柵極。由于增強裝置和耗盡裝置 在邏輯輸出方面是相反的，因此N型耗盡MOSFET 114必須與P型增強MOSFET 144 串聯(lián)連接，且P型耗盡MOSFET 116必須與N型增強MOSFET 142并聯(lián)連接，以產(chǎn)生 "與"邏輯。因此，混合式"與"由經(jīng)反相的A和正常的B產(chǎn)生，使得當(dāng)B輸入130 處于邏輯低且P耗盡型MOSFET 116未被通電時或當(dāng)A輸入129處于邏輯高且N增強 型MOSFET 142被通電時，輸出108變?yōu)檫壿嫷?。只有?dāng)B輸入130處于邏輯高且N 型耗盡MOSFET 114未被通電時且當(dāng)A輸入129處于邏輯低且P型增強MOSFET 114 被通電時，輸出108才可變?yōu)檫壿嫺摺?br> 在混合式"與"門的一個實施例中，存在N型耗盡MOSFET晶體管、P型耗盡 MOSFET晶體管、N型增強MOSFET晶體管和P型增強MOSFET晶體管。第一輸入端 子耦合到P型增強MOSFET晶體管的柵極端子，且耦合到N型增強MOSFET晶體管的 柵極端子。第二輸入端子耦合到N型耗盡MOSFET晶體管的柵極端子，且耦合到P型 耗盡MOSFET晶體管的柵極端子。正電壓供應(yīng)端子耦合到N型耗盡MOSFET晶體管的 源極端子，且耦合到P型增強MOSFET晶體管和P型耗盡MOSFET晶體管兩者的襯底 端子。接地端子耦合到P型耗盡MOSFET晶體管和N型增強MOSFET晶體管兩者的源 極端子，且耦合到N型增強MOSFET晶體管和N型耗盡MOSFET晶體管兩者的襯底端 子。輸出端子耦合到P型耗盡MOSFET晶體管、P型增強MOSFET晶體管和N型增強 MOSFET晶體管的漏極端子，進而創(chuàng)建混合式"與"布爾邏輯電路。
同樣，對于如圖11中所示的原始"或"邏輯電路134中的輸入信號中的一者，可 通過用增強型MOSFET代替耗盡型MOSFET來如圖31中那樣展示用以產(chǎn)生邏輯(/A)+B 的混合式"或"門204。在混合式"或"門204的此設(shè)計中，A輸入129連接到N型和 P型增強MOSFET兩者的柵極，且B輸入130連接到N型和P型耗盡MOSFET兩者的 柵極。由于增強裝置和耗盡裝置在邏輯輸出方面是相反的，因此N型耗盡MOSFET 114 必須與P型增強MOSFET 144并聯(lián)連接，且P型耗盡MOSFET 116必須與N型增強 MOSFET 142串聯(lián)連接，以產(chǎn)生"或"邏輯。因此，混合式"或"邏輯由經(jīng)反相的A或正常的B產(chǎn)生，使得當(dāng)B輸入130處于邏輯高且N耗盡型MOSFET 114未被通電時或 當(dāng)A輸入129處于邏輯低且P增強型MOSFET 144被通電時，輸出108變?yōu)檫壿嫺摺?只有在B輸入130處于邏輯低且P型耗盡MOSFET 116未被通電時且當(dāng)A輸入129處 于邏輯高且N型增強MOSFET 142被通電時，輸出108才可變?yōu)檫壿嫷汀?產(chǎn)業(yè)適用性
在消費電子產(chǎn)品(例如PC、膝上型計算機、打印機、數(shù)碼相機和手機等)領(lǐng)域中， 存在對較大易失性存儲器單元陣列的巨大需求。通過生產(chǎn)大量的較小且穩(wěn)定的易失性存 儲器單元，這些產(chǎn)品全都可顯著受益于本發(fā)明。本發(fā)明還可使所有CMOS IC產(chǎn)品免遭 由于ESD事件而導(dǎo)致的損害，使得現(xiàn)在可在對員工無任何物理限制的情況下，容易地處 理CMOS IC產(chǎn)品。
盡管已用專用于結(jié)構(gòu)特征和/或方法動作的語言描述了本發(fā)明，但將理解，所附權(quán)利 要求書中所界定的本發(fā)明沒有必要局限于所描述的特定特征或動作。而是，將特定特征 和動作揭示為實施所主張的本發(fā)明的示范性形式。所屬領(lǐng)域的技術(shù)人員可在不偏離本發(fā) 明的精神或范圍的情況下容易地設(shè)計多種修改。
權(quán)利要求
1.一種靜態(tài)隨機存取存儲器裝置，其包括存儲器緩沖單元，其包括至少一個耗盡MOSFET晶體管。
2. 根據(jù)權(quán)利要求1所述的裝置，其中所述至少一個耗盡MOSFET晶體管具有耦合到 漏極端子的柵極端子、耦合到接地端子/正電壓端子的襯底端子以及耦合到正電源 電壓端子/接地端子的源極端子。
3. 根據(jù)權(quán)利要求2所述的裝置，其進一步包括N型增強MOSFET晶體管，所述N型 增強MOSFET晶體管具有耦合到所述至少一個耗盡MOSFET晶體管的所述柵極端 子的漏極端子、耦合到所述接地端子的襯底端子、耦合到數(shù)據(jù)線的源極端子以及耦 合到地址線的柵極端子，進而形成雙晶體管靜態(tài)隨機存取存儲器。
4. 根據(jù)權(quán)利要求3所述的裝置，其中所述耗盡MOSFET晶體管為N型晶體管，所述 N型晶體管具有耦合到所述接地端子的所述襯底端子以及耦合到所述正電源電壓 端子的所述源極端子，進而形成雙晶體管靜態(tài)隨機存取存儲器單元 (2T(NN)-SRAM)。
5. 根據(jù)權(quán)利要求3所述的裝置，其中所述耗盡MOSFET晶體管為P型晶體管，所述 P型晶體管具有耦合到所述正電源電壓端子的所述襯底端子以及耦合到所述接地 端子的所述源極端子，進而形成雙晶體管靜態(tài)隨機存取存儲器單元 (2T(NP)-SRAM)。
6. 根據(jù)權(quán)利要求1所述的裝置，其中所述至少一個耗盡MOSFET晶體管為N型晶體 管，所述N型晶體管具有耦合到輸入端子的柵極端子、耦合到輸出端子的漏極端 子、耦合到接地端子的襯底端子以及耦合到正電壓供應(yīng)端子的源極端子；且所述裝 置進一步包括電阻器，所述電阻器具有耦合到所述N型耗盡MOSFET晶體管的所 述漏極端子的第一端子以及耦合到所述接地端子的第二端子，進而形成單晶體管單 電阻器非反相緩沖器(1T(N)1R)。
7. 根據(jù)權(quán)利要求6所述的裝置，其中所述N型耗盡MOSFET晶體管的所述柵極端子 耦合到所述N型耗盡MOSFET晶體管的所述漏極端子；且所述裝置進一步包括N 型增強MOSFET晶體管，所述N型增強MOSFET晶體管具有耦合到所述N型耗 盡MOSFET品體管的所述柵極端子的漏極端子、耦合到所述接地端子的襯底端子、 耦合到數(shù)據(jù)線的源極端子以及耦合到地址線的柵極端子，進而形成雙晶體管單電阻 器靜態(tài)隨機存取存儲器(2T(NN) 1R-SRAM )。
8. 根據(jù)權(quán)利要求1所述的裝置，其中所述至少一個耗盡MOSFET晶體管為P型晶體 管，所述P型晶體管具有耦合到輸入端子的柵極端子、耦合到正電壓供應(yīng)端子的襯 底端子以及耦合到接地端子的源極端子；且所述裝置進一步包括電阻器，所述電阻 器具有耦合到所述P型耗盡MOSFET晶體管的所述漏極端子的第一端子以及耦合 到所述正屯壓供應(yīng)端子的第二端子，進而形成單晶體管單電阻器非反相緩沖器。
9. 根據(jù)權(quán)利要求8所述的裝置，其中所述P型耗盡MOSFET晶體管的所述柵極端子 耦合到所述P型耗盡MOSFET晶體管的所述漏極端子；且所述裝置進一步包括N 型增強MOSFET晶體管，所述N型增強MOSFET晶體管具有源極/漏極端子中的 耦合到所述P型耗盡MOSFET晶體管的所述柵極端子的一者、耦合到所述接地端 子的襯底端子、所述源極/漏極端子中的耦合到數(shù)據(jù)線的另一者以及耦合到地址線 的柵極端子，進而形成雙晶體管單電阻器靜態(tài)隨機存取存儲器(2T(NP) 1R-SRAM)。
10. 根據(jù)權(quán)利要求1所述的裝置，其包括N型耗盡MOSFET晶體管和P型耗盡MOSFET 晶體管，且其中所述N型耗盡MOSFET晶體管具有耦合到正電壓供應(yīng)端子的源極 端子、耦合到接地端子的襯底端子、耦合到輸入端子的柵極端子以及耦合到輸出端 子的漏極端子；所述P型耗盡MOSFET晶體管具有耦合到所述接地端子的源極端 了、耦合到所述正電壓供應(yīng)端子的襯底端子、耦合到所述輸入端子的柵極端子以及 耦合到輸出端子的漏極端子，進而形成雙晶體管非反相緩沖器。
11. 根據(jù)權(quán)利要求10所述的裝置，其中所述N型耗盡MOSFET晶體管的所述柵極端子 耦合到所述N型耗盡MOSFET晶體管的所述漏極端子，耦合到所述P型耗盡 MOSFET晶體管的所述柵極端子且耦合到所述P型耗盡MOSFET晶體管的所述漏 極端了 ；且所述裝置進一步包括N型增強MOSFET晶體管，所述N型增強MOSFET 晶體管具有耦合到所述N型耗盡MOSFET晶體管的所述柵極端子的漏極端子、耦 合到所述接地端子的襯底端子、耦合到數(shù)據(jù)線的源極端子以及耦合到地址線的柵極 端子，進而形成三晶體管靜態(tài)隨機存取存儲器(3T-SRAM)。
12. —種四晶體管布爾邏輯電路，其包括至少兩個耗盡MOSFET晶體管。
13. 根據(jù)權(quán)利要求12所述的邏輯電路，其包括第一和第二N型耗盡MOSFET晶體管以 及第一和第二 P型耗盡MOSFET晶體管，且其中第一輸入端子耦合到所述第一 P 型耗盡MOSFET晶體管的柵極端子且耦合到所述第二N型耗盡MOSFET晶體管的 柵極端子；且第二輸入端子耦合到所述第一 N型耗盡MOSFET晶體管的柵極端子 且耦合到所述第二 P型耗盡MOSFET晶體管的柵極端子；正電壓供應(yīng)端子耦合到 所述第一 N型耗盡MOSFET晶體管的源極端子且耦合到所述第一和第二 P型耗盡MOSFET品體管兩者的襯底端子；接地端子耦合到所述第一和第二 P型耗盡 MOSFET晶體管兩者的源極端子且耦合到所述第一和第二 N型耗盡MOSFET晶體 管兩者的襯底端子；且輸出端子耦合到所述第一和第二 P型耗盡MOSFET晶體管 的漏極端子且耦合到所述第二 N型耗盡MOSFET晶體管的漏極端子，進而創(chuàng)建 "與"布爾邏輯屯路。
14. 根據(jù)權(quán)利要求12所述的邏輯電路，其包括第一和第二N型耗盡MOSFET晶體管以 及第一和第二 P型耗盡MOSFET晶體管，且其中第一輸入端子耦合到所述第一 P 型耗盡MOSFET晶體管的柵極端子且耦合到所述第二 N型耗盡MOSFET晶體管的 柵極端子；且第二輸入端子耦合到所述第一 N型耗盡MOSFET晶體管的柵極端子 且耦合到所述第二 P型耗盡MOSFET晶體管的柵極端子；正電壓供應(yīng)端子耦合到 所述第一和第二 N型耗盡MOSFET晶體管兩者的源極端子且耦合到所述第一和第 二 P型耗盡MOSFET晶體管兩者的襯底端子；接地端子耦合到所述第二 P型耗盡 MOSFET晶體管的源極端子且耦合到所述第一和第二 N型耗盡MOSFET晶體管兩 者的襯底端子；且輸出端子耦合到所述第一 P型耗盡MOSFET晶體管的漏極端子 且耦合到所述第一和第二 N型耗盡MOSFET晶體管兩者的漏極端子，進而創(chuàng)建"或"布爾邏輯電路。
15. 根據(jù)權(quán)利要求12所述的邏輯電路，其包括N型耗盡MOSFET晶體管、P型耗盡 MOSFET晶體管、N型增強MOSFET晶體管、P型增強MOSFET晶體管，且其中 第一輸入端子耦合到所述P型增強MOSFET晶體管的柵極端子且耦合到所述N型 增強MOSFET晶體管的柵極端子；且第二輸入端子耦合到所述N型耗盡MOSFET 晶體管的柵極端子且耦合到所述P型耗盡MOSFET晶體管的柵極端子；正電壓供 應(yīng)端子耦合到所述N型耗盡MOSFET晶體管的源極端子且耦合到所述P型增強 MOSFET晶體管和所述P型耗盡MOSFET晶體管兩者的襯底端子；接地端子耦合 到所述P型耗盡MOSFET晶體管和所述N型增強MOSFET晶體管兩者的源極端子 且耦合到所述N型增強MOSFET晶體管和所述N型耗盡MOSFET兩者的襯底端 子；且輸出端子耦合到所述P型耗盡MOSFET晶體管、所述P型增強MOSFET晶 體管和所述N型增強MOSFET晶體管的漏極端子，進而創(chuàng)建混合式"與"布爾邏 輯電路。
16. —種靜電放電保護電路，其包括N型耗盡MOSFET晶體管； P型耗盡MOSFET晶體管；接地端了-，其耦合到所述P型耗盡MOSFET晶體管的源極端子且耦合到所述N 型耗盡MOSFET晶體管的柵極端子和襯底端子兩者；正功率端子，其耦合到所述N型耗盡MOSFET晶體管的源極端子且耦合到所述 P型耗盡MOSFET晶體管的柵極端子和襯底端子兩者；輸入端子，其耦合到所述N型耗盡MOSFET晶體管和所述P型耗盡MOSFET 晶體管兩者的漏極端子；以及輸出端子，其耦合到所述輸入端子，進而提供靜電放電保護電路。
全文摘要
本發(fā)明提供使用在耗盡模式下操作的MOSFET的正邏輯電路、系統(tǒng)和方法，其包含靜電放電保護電路(ESD)、非反相鎖存器和緩沖器，以及一到三晶體管靜態(tài)隨機存取存儲器單元。這些新穎的電路增補了增強模式MOSFET技術(shù)，且還意在改進互補金屬氧化物半導(dǎo)體(CMOS)集成電路(IC)產(chǎn)品的可靠性。
文檔編號H01L27/088GK101632176SQ200880005697
公開日2010年1月20日 申請日期2008年1月24日 優(yōu)先權(quán)日2007年1月24日
發(fā)明者溫特·T·林 申請人:克伊斯通半導(dǎo)體有限公司