專利名稱：降低柵極漏電流并控制啟始電壓偏移量的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種互補(bǔ)式金屬氧化物半導(dǎo)體(complementarymetal-oxide _semicon ductor，CMOS)裝置技術(shù)，特別是有關(guān)一種降低互補(bǔ)式金屬氧化物半導(dǎo)體裝置的柵極漏電流 并控制啟始電壓(threshold voltage,Vt)偏移量(shift)的方法，及利用此方法所制得的 互補(bǔ)式金屬氧化物半導(dǎo)體裝置。
背景技術(shù)：
隨著MOS (metal-oxide-semiconductor, M0S)裝置小型化，柵極介電層已縮小許 多，但當(dāng)柵極介電層厚度一直在變薄時(shí)，其柵極漏電流卻有增加的趨勢(shì)。因此，發(fā)展出藉由 去偶合等離子體氮化(decoupled plasma nitridation， DPN)處理而在SiON柵極介電層增 加氮化物含量的技術(shù)，可制得薄而且具低漏電流的柵極介電層。換言之，可利用DPN處理以 增進(jìn)超薄柵極介電層的堅(jiān)實(shí)性，不但可更有效地減少柵極的漏電流，亦能提供較佳的硼阻 斷功能。但是，Si0N柵極介電層的高氮化物含量，會(huì)使得N型M0S(NM0S)或P型M0S(PM0S) 晶體管的Vt嚴(yán)重偏移。為抑制此Vt的偏移，曾有許多解決方法提出，例如，在沉積多晶硅 柵極之后，藉由進(jìn)行注入工藝植入氟離子，以抑制Vt的偏移。 在其他方面，美國(guó)專利第6，358，865號(hào)則揭示一種將氟植入硅晶格中，再進(jìn)行氧 化，例如利用熱氧化工藝，以形成氧化區(qū)，例如場(chǎng)氧化區(qū)(field oxideregion)。氧化區(qū)的成 長(zhǎng)可依氟的植入的量、植入深度、及植入能量而定，因此控制此等因素則可獲得所欲的氧化 區(qū)的厚度。進(jìn)一步，將具有氟植入的區(qū)域與沒(méi)有氟植入的區(qū)域一起進(jìn)行氧化，同時(shí)形成氧化 區(qū)，如此，可同時(shí)獲得厚度不同的氧化區(qū)，例如有氟植入的區(qū)域生成厚度厚的氧化區(qū)，可做 為場(chǎng)氧化區(qū)；而柵極氧化層的預(yù)定區(qū)并不植入氟，同時(shí)生成的薄的氧化層。其并未討論與降 低柵極漏電流或注入氟以抑制Vt偏移的相關(guān)議題。 雖然習(xí)知進(jìn)行注入工藝植入氟離子，以抑制Vt的偏移，但是，本發(fā)明的發(fā)明人發(fā) 現(xiàn)此方法引起新的問(wèn)題，即，PMOS晶體管的柵極介電層的等效氧化層厚度(equivalent oxide thickness, EOT)與NM0S晶體管的柵極介電層的等效氧化層厚度的間的差異，會(huì)隨 著氟離子植入的量的增加而增加。因此，仍需一種新穎的方法以降低柵極漏電流及控制Vt， 特別是在45nm節(jié)點(diǎn)或更小的技術(shù)領(lǐng)域中更是需要。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種降低柵極漏電流并控制Vt偏移量的方法，可有效
降低因極薄的柵極介電層所可能導(dǎo)致的柵極漏電流，并抑制因柵極介電層氮化所導(dǎo)致的Vt
偏移，同時(shí)可解決PM0S晶體管與NM0S晶體管的等效氧化層厚度差異的問(wèn)題。 依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法，包含有下述步驟。首先，
提供一半導(dǎo)體基底，半導(dǎo)體基底具有一 PM0S區(qū)及一 NM0S區(qū)。于半導(dǎo)體基底上形成一柵極介
電層。于柵極介電層上形成一柵極材料層。進(jìn)行一第一離子注入工藝，以于PMOS區(qū)與NMOS
區(qū)的柵極介電層內(nèi)或半導(dǎo)體基底內(nèi)植入選自氟離子及碳離子所組成的組群的至少一者。形成一掩模層覆蓋PMOS區(qū)，而進(jìn)行一第二離子注入工藝，以于NMOS區(qū)的柵極介電層內(nèi)或半導(dǎo) 體基底內(nèi)植入選自氟離子及碳離子所組成的組群的至少一者。 依據(jù)本發(fā)明的另一方面，提供一種互補(bǔ)式金屬氧化物半導(dǎo)體裝置，其包含有一半 導(dǎo)體基底，其具有一 PM0S區(qū)及一 NMOS區(qū)；一第一柵極介電層及一第二柵極介電層分別位于 PMOS區(qū)及NMOS區(qū)的半導(dǎo)體基底上；及一第一柵極結(jié)構(gòu)及一第二柵極結(jié)構(gòu)分別位于第一柵 極介電層及第二柵極介電層上；其中，第一柵極介電層及其下方的半導(dǎo)體基底一起包含有 一第一濃度的一第一雜質(zhì)，第二柵極介電層及其下方的半導(dǎo)體基底一起包含有一第二濃度 的一第二雜質(zhì)，第一雜質(zhì)與第二雜質(zhì)各獨(dú)立的選自氟離子及碳離子所組成的組群的至少一 者，及第一濃度與第二濃度不相同。 本發(fā)明的特征在于PMOS區(qū)及NMOS區(qū)上同時(shí)進(jìn)行一次的注入工藝，再僅于NMOS區(qū) 上進(jìn)行第二次注入工藝，如此，PMOS區(qū)及NMOS區(qū)所得到的注入劑量即不相同，使得NMOS區(qū) 的注入劑量大于PMOS區(qū)的注入劑量，因此，在制造具低漏電流或沒(méi)有漏電流的CMOS時(shí)，在 解決柵極氧化層的DPN處理所致的Vt偏移問(wèn)題的同時(shí)，能對(duì)NMOS晶體管與PMOS晶體管的 等效氧化層厚度差異提供補(bǔ)償。


圖1顯示依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法的流程圖；
圖2及圖3顯示依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法的截面示 意圖； 圖4顯示一依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法的具體實(shí)施例 的流程圖； 圖5顯示依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法所制得的CM0S裝 置的一具體實(shí)施例的截面示意圖； 圖6顯示的依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法的另一具體實(shí) 施例的流程圖； 圖7顯示依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法的又一具體實(shí)施 例的流程圖； 圖8顯示依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移量的方法的仍又一具體實(shí) 施例的流程圖； 圖9為一表格，其顯示依據(jù)本發(fā)明的一實(shí)例中制作CMOS裝置的制作條件； 圖10為依據(jù)本發(fā)明的一實(shí)例中所得的CMOS裝置中各NMOS晶體管的電流密度對(duì)
柵極介電層Toxinv的作圖； 圖11為依據(jù)本發(fā)明的一實(shí)例中所得的CMOS裝置中各PMOS晶體管的電流密度對(duì) 柵極介電層Toxinv的作圖； 圖12為依據(jù)本發(fā)明的一實(shí)例中所得的CMOS裝置中各PMOS晶體管柵極介電層的 Toxinv各NMOS晶體管柵極介電層的Toxinv的作圖； 圖13為依據(jù)本發(fā)明的一實(shí)例中各晶片的CMOS裝置中NMOS晶體管的Vt值對(duì)其晶 片編號(hào)的作圖； 圖14為依據(jù)本發(fā)明的一實(shí)例中各晶片的CMOS裝置中PMOS晶體管的Vt值對(duì)其晶
5片編號(hào)的作圖。主要元件符號(hào)說(shuō)明10半導(dǎo)體基底12 柵極介電層
14柵極材料層16掩模層22柵極24側(cè)壁子26LDD28源/汲極202PM0S區(qū)204NM0S區(qū)302第一注入工藝304第二注入工藝A、B濃度102、104、106、108、110、112、114、 116步驟
具體實(shí)施例方式
請(qǐng)一起參閱圖1至圖3，其分別顯示依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移 量的方法的流程圖及截面示意圖。如圖所示，依據(jù)本發(fā)明的降低柵極漏電流并控制Vt偏移 量的方法，包含有步驟102、104、106、108、及110。 請(qǐng)參閱圖1及圖2，步驟102是提供一半導(dǎo)體基底IO，其具有一 PM0S區(qū)202及一 NM0S區(qū)204。半導(dǎo)體基底可為硅晶片、絕緣層覆硅(silicon oninsulator， SOI)、氧化鋁覆 硅(silicon on s即phire， SOS)，氧化鋯覆硅(silicon onzirconia， S0Z)、經(jīng)摻雜或未經(jīng)摻 雜的半導(dǎo)體、半導(dǎo)體基底支撐的硅磊晶層等等。半導(dǎo)體并不限于硅，亦可為硅-鍺、鍺、或砷 化鍺。(100) 、 (111)的晶面均可。PM0S區(qū)202的半導(dǎo)體基底可進(jìn)一步包括一 N阱，NM0S區(qū) 204的半導(dǎo)體基底可進(jìn)一步包括一 P阱。 步驟104是于半導(dǎo)體基底10上形成一柵極介電層12。柵極介電層12的材料并無(wú) 特別限制，可為例如氧化硅或Si0N，其可進(jìn)一步經(jīng)過(guò)一 DPN處理而將氮離子植入柵極氧化 層中。利用DPN處理，加上退火工藝，可產(chǎn)生等效氧化層厚度例如小于11埃(angstrom,A )的氧化層?；蛘撸苯邮褂靡痪哂懈呓殡姵?shù)(High-K)的介電材料，例如氧化鉿(Hf02) 介電材料、Hf02SiN介電材料、或HfSi0N介電材料，制造柵極介電層12。如此可制造極薄的 柵極介電層，以適用在45nm或以下的半導(dǎo)體裝置與工藝。 步驟106是于柵極介電層12上形成一柵極材料層14。柵極材料層14可為例如多 晶硅層。可利用習(xí)知的沉積方法形成。厚度可依所需而定。 步驟108是進(jìn)行一第一離子注入工藝302，無(wú)須形成圖案化光致抗蝕劑，而以全面 性于PM0S區(qū)與NM0S區(qū)的柵極介電層12內(nèi)或半導(dǎo)體基底10內(nèi)植入選自氟離子及碳離子所 組成的組群的至少一者。例如植入于柵極介電層12與半導(dǎo)體基底10的界面及其附近的位 置，但不限于此。由于進(jìn)行第一離子注入工藝時(shí)，柵極材料層14已形成于柵極介電層12上， 所注入的氟離子或碳離子需能穿過(guò)此層以到達(dá)柵極介電層12內(nèi)或半導(dǎo)體基底10內(nèi)。氟離 子注入所使用的注入能量可為例如15KeV，可依柵極材料層14厚度而定，注入劑量可為例 如2X 1015至3X 1015原子/cm2。碳離子注入所使用的注入能量亦可依柵極材料層14厚度 而定。因此，在經(jīng)過(guò)第一離子注入工藝之后，柵極介電層12或半導(dǎo)體基底10內(nèi)可含有氟離 子、或碳離子、或其二者。氟離子可為例如F+。碳離子可為例如C+。 然后，請(qǐng)參閱圖1及圖3，步驟110是先形成一掩模層16覆蓋PM0S區(qū)202，再進(jìn)行一第二離子注入工藝304，以于NMOS區(qū)204的柵極介電層12內(nèi)或半導(dǎo)體基底10內(nèi)植入選 自氟離子及碳離子所組成的組群的至少一者。如此，使得只有NMOS區(qū)204的柵極介電層12 內(nèi)或半導(dǎo)體基底10內(nèi)再一次被注入氟離子、或碳離子、或其二者，PMOS區(qū)則因掩模層的遮 蓋而不會(huì)被注入。于第二離子注入工藝中，若使用氟離子，其注入能量可為例如15KeV，可依 柵極材料層14厚度而定，注入劑量可為例如1 X 1015至2 X 1015原子/cm2 ;若使用碳離子， 其注入能量可依柵極材料層14厚度而定。氟離子可為例如F+。碳離子可為例如C+。第二 離子注入工藝所使用的離子可與第一離子注入工藝所使用的離子相同或不同。第二離子注 入的位置可與第一離子注入的位置盡量相同。 在進(jìn)行第二離子注入工藝后，NMOS區(qū)204的柵極介電層12內(nèi)或半導(dǎo)體基底10內(nèi) 最后所得的注入物的濃度A，會(huì)比在PMOS區(qū)202的柵極介電層12內(nèi)或半導(dǎo)體基底10內(nèi)最 后所得的注入物的濃度B為高。NMOS區(qū)與PM0S區(qū)的濃度A及B的差可依NMOS區(qū)柵極氧 化層厚度與PM0S區(qū)柵極氧化層厚度來(lái)決定。例如，于本發(fā)明的一實(shí)例中，在NM0S區(qū)每增 加1 X 1015原子/cm2的氟離子注入劑量，可對(duì)應(yīng)提高6. 7mV的Vt值；而在PMOS區(qū)每增加 1X10"原子/cm2的氟離子注入劑量，可對(duì)應(yīng)提高20mV的Vt值。因此，經(jīng)過(guò)適當(dāng)?shù)恼{(diào)整第 一離子注入工藝的注入劑量與第二離子注入工藝的注入劑量的差，可有效的對(duì)等效氧化層 厚度做補(bǔ)償。例如，可使?jié)舛華較佳較濃度B高約IX 1015原子/cm2至2X 1015原子/cm2， 以適當(dāng)?shù)难a(bǔ)償NMOS區(qū)較低的等效氧化層厚度。 掩模層16可為例如光致抗蝕劑層，其在進(jìn)行第二離子注入工藝時(shí)遮蔽PMOS區(qū)，使 第二離子注入工藝僅對(duì)于NMOS區(qū)有作用。掩模層16可與NMOS晶體管的柵極材料層進(jìn)行 摻雜時(shí)所用以遮蔽PMOS區(qū)的掩模層為同一個(gè)，如此不需增加額外的掩模層(例如光致抗蝕 劑層)，工藝便利。即，如圖4所示的一具體實(shí)施例的流程圖，于本發(fā)明中，在進(jìn)行第二離子 注入工藝的步驟IIO之后，可使用同一掩模層16遮蔽PMOS區(qū)，進(jìn)一步對(duì)NMOS區(qū)的柵極材 料層14進(jìn)行一N+型摻雜工藝的步驟112，其后才進(jìn)行步驟114以移除掩模層16。
最后，請(qǐng)參閱圖5，進(jìn)一步以例如習(xí)知的工藝對(duì)柵極材料層14進(jìn)行圖案化，以形成 PMOS晶體管的柵極22與NMOS晶體管的柵極22，及后續(xù)可進(jìn)一步以習(xí)知的技術(shù)形成輕摻雜 柵極區(qū)(light doped drain, LDD)26、源/汲極區(qū)(S/D) 28、側(cè)壁子24等，而制得包括PMOS 晶體管與NMOS晶體管的CM0S。如此，在所得的CMOS裝置中，NMOS區(qū)204的柵極介電層12 內(nèi)或半導(dǎo)體基底10內(nèi)最后所得的注入物濃度A，比在PMOS區(qū)202的柵極介電層12內(nèi)或半 導(dǎo)體基底10內(nèi)最后所得的注入物濃度B為高。 或者，請(qǐng)參閱圖6所示的另一具體實(shí)施例的流程圖，在形成掩模層16覆蓋PMOS區(qū) 202之后，可先對(duì)NMOS區(qū)的柵極材料層進(jìn)行步驟112的N+型摻雜工藝，然后再進(jìn)行步驟110 的第二離子注入工藝304，以經(jīng)由柵極材料層14于NMOS區(qū)204的柵極介電層12內(nèi)或半導(dǎo) 體基底10內(nèi)植入選自氟離子及碳離子所組成的組群的至少一者。然后進(jìn)行步驟114以移 除掩模層16。最后，對(duì)柵極材料層14進(jìn)行PMOS晶體管的柵極20與NMOS晶體管的柵極22 的圖案化，及后續(xù)LDD 26、源/汲極區(qū)(S/D)28、側(cè)壁子24等的形成，制得包括PM0S晶體管 與NMOS晶體管的CMOS裝置。 或者，可在進(jìn)行第一離子注入工藝的步驟之后，形成掩模層遮蔽PMOS區(qū)，對(duì)NMOS 區(qū)的基底進(jìn)行一 P型摻雜工藝形成P阱，再使用同一掩模層進(jìn)行第二次離子注入工藝，其后 才移除掩模層。如此也不需增加額外的掩模層，工藝便利。
前述的具體實(shí)施例的柵極圖案化是在進(jìn)行步驟110的第二離子注入工藝304之后 才進(jìn)行，但是于本發(fā)明的范疇中并不限于此，亦可在進(jìn)行第二離子注入工藝304或是進(jìn)行 第一離子注入工藝302之前進(jìn)行柵極的圖案化。圖7顯示依據(jù)本發(fā)明的另一具體實(shí)施例的 流程圖，其在步驟108的第一離子注入工藝之后，及步驟110的形成掩模層覆蓋PMOS區(qū)以 進(jìn)行第二離子注入工藝之前，進(jìn)行步驟116，以將位于PMOS區(qū)的柵極材料層及位于NMOS區(qū) 的柵極材料層圖案化，而分別形成PMOS晶體管的柵極及NMOS晶體管的柵極。
或者，如圖8顯示的依據(jù)本發(fā)明的另一具體實(shí)施例的流程圖，在步驟106的形成柵 極介電層之后，及步驟108的進(jìn)行第一離子注入工藝之前，進(jìn)行步驟116，以將位于PMOS區(qū) 的柵極材料層及位于NMOS區(qū)的柵極材料層圖案化，而分別形成PMOS晶體管的柵極及NMOS 晶體管的柵極。
實(shí)例 使用本發(fā)明的方法，在分別編號(hào)為1至6號(hào)的六片晶片上制造CM0S裝置。于編號(hào) 為#1至#5的晶片上形成厚度為16埃的柵極氧化層及于恥晶片上形成厚度為15埃的柵極 氧化層后，進(jìn)行DPN處理。恥晶片的處理?xiàng)l件是壓力為10毫托耳(mTorr)，功率1000瓦 (W)(有效功率為200W(200W Eff)，工作周期(duty cycle, DC) :20%，氮?jiǎng)┝繛?. OX 1015 原子/cm、進(jìn)行80秒。#1至#5號(hào)晶片的處理?xiàng)l件是壓力為10毫托耳，功率2500W(500W Eff)， DC:20^，氮?jiǎng)┝繛?.5X10"原子/cm2。接著，六片晶片均再進(jìn)行氮化后退火(post nitridation annealing, PNA)處理，溫度為IIO(TC，氮?dú)馀c氧氣的流量比為6/2. 4L/L，壓 力50托耳，時(shí)間35秒。然后原位使用二硅烷于各片晶片上進(jìn)行多晶硅層的形成，厚度為 800埃。在形成多晶硅層之后，對(duì)#2、 #3、 #4、及#5號(hào)晶片進(jìn)行氟離子注入工藝，注入能量 為15KeV，注入劑量分別為2X1015、2. 5X1015、2. 5X10"、及3X1015原子/cm2。然后，對(duì)#1 至恥號(hào)晶片的NMOS區(qū)進(jìn)行N+摻雜，接著分別對(duì)#2、#3、及#4號(hào)晶片的NMOS區(qū)進(jìn)行另一次 的氟離子注入工藝，注入能量為15KeV，注入劑量分別為2X 1015、 1 X 1015、及2X 1015原子/ cm2。然后陸續(xù)進(jìn)行柵極、間隙壁、及源/汲極等部件的制作，完成NMOS及PMOS晶體管。各 制作條件可參閱圖9的表格。 使用CV量測(cè)方法，分別測(cè)定#1至恥號(hào)晶片的NMOS晶體管的柵極氧化層在反轉(zhuǎn) (inversion)時(shí)的等效氧化層厚度(ToxinV_N)(埃)及電流密度(Jginv_N) (A/cm2)，及PMOS 晶體管的柵極氧化層在反轉(zhuǎn)時(shí)的等效氧化層厚度(Toxinv_P)(埃)及電流密度(JginV_P) (A/cm2)。此電流密度的大小可表示漏電流的大小。并以Jginv—N對(duì)Toxinv—N作圖，如圖 10所示；以Jginv_P對(duì)Toxinv_P作圖，如圖11所示；及以Toxinv_P對(duì)Toxinv_N作圖，如 圖12所示。 由圖10可發(fā)現(xiàn)，對(duì)于NMOS區(qū)而言，當(dāng)摻雜的氮?jiǎng)┝坑?. OX 1015原子/cm2增加至 4. 5X10"原子/cm2時(shí)，Jg值由0. 25A/cm2減少至0. 15A/cm2。 Toxinv_N則隨著氟離子的共 植入劑量的增加而增加，靈敏度(sensitivity)為0. 43A/1 X 1015原子/cm2。斜線表示在不 注入氟離子時(shí)，NMOS晶體管柵極介電層的厚度對(duì)應(yīng)電流密度的作圖。 由圖11可發(fā)現(xiàn)，對(duì)于PMOS區(qū)而言，當(dāng)摻雜的氮?jiǎng)┝坑?. OX 1015原子/cm2增加至 4. 5X 1015原子/cm2時(shí)，Jg值由0. 05A/cm2減少至0. 04A/cm2。 Toxinv_P隨著氟離子共植 入的劑量的增加而增加，靈敏度為0. 71A/1 X 1015原子/cm2。斜線表示在不注入氟離子時(shí)， PMOS晶體管柵極介電層的厚度對(duì)應(yīng)電流密度的作圖。
8
由圖12可發(fā)現(xiàn)，NMOS區(qū)的氟離子共植入比PMOS區(qū)的氟離子共植入需要約多 2X10"原子/cm2的劑量，才能補(bǔ)償Toxinv—N與Toxinv—P的差異所引發(fā)的效應(yīng)。斜線表示 在不注入氟離子時(shí)，PM0S晶體管柵極介電層的厚度對(duì)NMOS晶體管柵極介電層的厚度的作 圖。 進(jìn)一步分別測(cè)量各晶片的NM0S晶體管的Vt值(記為Vt_N)及PM0S晶體管的Vt 值(記為Vt_P)。將各晶片的NM0S晶體管的Vt值對(duì)晶片編號(hào)作圖，如圖13所示；及將各 晶片的PMOS晶體管的Vt值對(duì)晶片編號(hào)作圖，如圖14所示。由圖13可發(fā)現(xiàn)，當(dāng)摻雜的氮?jiǎng)?量由4. OX 1015原子/cm2增加至4. 5X 1015原子/cm2時(shí)，Vt—N值減少約10mV。而注入氟離 子時(shí)，可增加Vt—N，靈敏度為6.7mV/lX10"原子/cm2。由圖14可發(fā)現(xiàn)，當(dāng)摻雜的氮?jiǎng)┝坑?4. OX 1015原子/cm2增加至4. 5X 1015原子/cm2時(shí)，Vt—P值增加約30mV。而注入氟離子，可 增加Vt_P，靈敏度為20mV/l X 1015原子/cm2。 以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
一種降低柵極漏電流并控制啟始電壓偏移量的方法，包含有提供半導(dǎo)體基底，該半導(dǎo)體基底具有P型金屬氧化物半導(dǎo)體區(qū)及一N型金屬氧化物半導(dǎo)體區(qū)；于該半導(dǎo)體基底上形成柵極介電層；于該柵極介電層上形成柵極材料層；進(jìn)行第一離子注入工藝，以于該P(yáng)型金屬氧化物半導(dǎo)體區(qū)與該N型金屬氧化物半導(dǎo)體區(qū)的該柵極介電層內(nèi)或該半導(dǎo)體基底內(nèi)植入選自氟離子及碳離子所組成的組群的至少一者；及形成掩模層覆蓋該P(yáng)型金屬氧化物半導(dǎo)體區(qū)，而進(jìn)行第二離子注入工藝，以于該N型金屬氧化物半導(dǎo)體區(qū)的該柵極介電層內(nèi)或該半導(dǎo)體基底內(nèi)植入選自氟離子及碳離子所組成的組群的至少一者。
2. 如權(quán)利要求1所述的方法，其中，該柵極介電層是經(jīng)過(guò)一去偶合等離子體氮化 (decoupled plasma nitridation， DPN)處理而氮化的SiON層。
3. 如權(quán)利要求l所述的方法，其中該柵極介電層包含有一具有高介電常數(shù)的介電材料。
4. 如權(quán)利要求1所述的方法，其中該掩模層包含有光致抗蝕劑層。
5. 如權(quán)利要求1所述的方法，在進(jìn)行該第二離子注入工藝之后，進(jìn)一步包含有 對(duì)該N型金屬氧化物半導(dǎo)體區(qū)的該柵極材料層進(jìn)行N+型摻雜工藝；及 在進(jìn)行該N+型摻雜工藝之后，移除該掩模層。
6. 如權(quán)利要求5所述的方法，在移除該掩模層之后，進(jìn)一步包含有將位于該P(yáng)型金屬氧 化物半導(dǎo)體區(qū)的該柵極材料層及位于該N型金屬氧化物半導(dǎo)體區(qū)的該柵極材料層分別形 成第一柵極及第二柵極。
7. 如權(quán)利要求1所述的方法，在形成該掩模之后，及進(jìn)行該第二離子注入工藝之前，進(jìn) 一步包含對(duì)該N型金屬氧化物半導(dǎo)體區(qū)的該半導(dǎo)體基底進(jìn)行P型摻雜工藝以形成P阱或?qū)?該N型金屬氧化物半導(dǎo)體區(qū)的該柵極材料層進(jìn)行N+型摻雜工藝。
8. 如權(quán)利要求1所述的方法，在進(jìn)行第二離子注入工藝之前，進(jìn)一步包含將位于該P(yáng)型 金屬氧化物半導(dǎo)體區(qū)的該柵極材料層及位于該N型金屬氧化物半導(dǎo)體區(qū)的該柵極材料層 分別形成第一柵極及第二柵極。
9. 如權(quán)利要求l所述的方法，在進(jìn)行第一離子注入工藝之前，進(jìn)一步包含將位于該P(yáng)型 金屬氧化物半導(dǎo)體區(qū)的該柵極材料層及位于該N型金屬氧化物半導(dǎo)體區(qū)的該柵極材料層 分別形成第一柵極及第二柵極。
10. —種互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)裝置，包含有半導(dǎo)體基底，該半導(dǎo)體基底具有P型金屬氧化物半導(dǎo)體區(qū)及N型金屬氧化物半導(dǎo)體區(qū)；第一柵極介電層及第二柵極介電層分別位于該P(yáng)型金屬氧化物半導(dǎo)體區(qū)及該N型金屬氧化物半導(dǎo)體區(qū)的該半導(dǎo)體基底上；及第一柵極結(jié)構(gòu)及第二柵極結(jié)構(gòu)分別位于該第一柵極介電層及該第二柵極介電層上； 其中，該第一柵極介電層及其下方的該半導(dǎo)體基底一起包含有第一濃度的第一雜質(zhì)，該第二柵極介電層及其下方的該半導(dǎo)體基底一起包含有第二濃度的第二雜質(zhì)，該第一雜質(zhì)與該第二雜質(zhì)各獨(dú)立的選自氟離子及碳離子所組成的組群的至少一者，及該第一濃度與該 第二濃度不相同。
11. 如權(quán)利要求10所述的CMOS裝置，其中該第一濃度小于該第二濃度。
12. 如權(quán)利要求IO所述的CMOS裝置，其中該第一雜質(zhì)與該第二雜質(zhì)均包括氟離子，及 該第一濃度小于該第二濃度。
13. 如權(quán)利要求IO所述的CMOS裝置，其中該第一雜質(zhì)與該第二雜質(zhì)均包括碳離子，及 該第一濃度小于該第二濃度。
14. 如權(quán)利要求IO所述的CMOS裝置，其中該第一雜質(zhì)與該第二雜質(zhì)均包括氟離子及碳 離子，及該第一濃度小于該第二濃度。
15. 如權(quán)利要求10所述的CMOS裝置，其中該第一雜質(zhì)包括氟離子，該第二雜質(zhì)包括碳 離子，及該第一濃度小于該第二濃度。
16. 如權(quán)利要求10所述的CMOS裝置，其中該第一雜質(zhì)包括碳離子，該第二雜質(zhì)包括氟 離子，及該第一濃度小于該第二濃度。
17. 如權(quán)利要求10所述的CMOS裝置，其中該柵極介電層包括SiON，并經(jīng)過(guò)去偶合等離 子體氮化(decoupled plasma nitridation， DPN)處理而氮化。
18. 如權(quán)利要求17所述的CM0S裝置，其中該第一雜質(zhì)與該第二雜質(zhì)均包括氟離子，及 該第一濃度小于該第二濃度。
19. 如權(quán)利要求10所述的CM0S裝置，其中該柵極介電層包含有具有高介電常數(shù)的介電材料。
20. 如權(quán)利要求19所述的CMOS裝置，其中該第一雜質(zhì)與該第二雜質(zhì)均包括氟離子，及 該第一濃度小于該第二濃度。
全文摘要
本發(fā)明有關(guān)一種降低柵極漏電流并控制啟始電壓偏移量的方法和一種互補(bǔ)式金屬氧化物半導(dǎo)體裝置，該方法在基底上的P型金屬氧化物半導(dǎo)體(PMOS)區(qū)及N型金屬氧化物半導(dǎo)體(NMOS)區(qū)進(jìn)行第一離子注入工藝，以于柵極介電層內(nèi)或半導(dǎo)體基底內(nèi)植入氟離子、碳離子、或此二者；及在基底上的NMOS區(qū)進(jìn)行第二離子注入工藝，此時(shí)將PMOS區(qū)以掩模層覆蓋，僅于NMOS區(qū)的柵極介電層內(nèi)或半導(dǎo)體基底內(nèi)植入氟離子、碳離子、或此二者。如此，PMOS區(qū)及NMOS區(qū)所得到的注入劑量可不相同，而可補(bǔ)償?shù)刃а趸瘜雍穸炔煌鸬呢?fù)作用，并解決Vt偏移問(wèn)題。
文檔編號(hào)H01L27/092GK101770986SQ20081019027
公開(kāi)日2010年7月7日 申請(qǐng)日期2008年12月30日 優(yōu)先權(quán)日2008年12月30日
發(fā)明者李映萱, 林建良, 王俞仁, 詹書(shū)儼, 顏英偉, 高武群 申請(qǐng)人:聯(lián)華電子股份有限公司