專利名稱：一種有源電壓箝制柵極驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種柵極驅(qū)動電路，特別是關(guān)于一種可箝制輸出電壓 電平的柵極驅(qū)動電路。
背景技術(shù)：
柵極驅(qū)動電路若輸出過強的驅(qū)動訊號將使場效晶體管的柵極氧化層 擊穿。因此，柵極驅(qū)動電路的設(shè)計需考慮被驅(qū)動組件的柵極氧化層的保 護，避免使其擊穿，現(xiàn)有技術(shù)采用輸出電壓箝制電路來達到防護功能，
例如 一般采用一穩(wěn)壓二極管(Zener Diode)或是一線性穩(wěn)壓器(Line ar Regulator)提供所需箝制電壓電平，以及所需電流。
圖1為現(xiàn)有采用穩(wěn)壓二極管12于驅(qū)動P型功率晶體管13時，實現(xiàn) 電壓箝制的電路示意圖。該電路10使得輸出電壓電平VOUT與電源電壓 VDD的差值限制于穩(wěn)壓二極管12擊穿電壓之內(nèi)，從而達到輸出電壓箝制 的效果；然而，由于該穩(wěn)壓二極管12工作于擊穿區(qū)，因此會在電壓箝制 穩(wěn)態(tài)時有直流電流，產(chǎn)生較高的功率消耗。
圖2為現(xiàn)有采用線性穩(wěn)壓器22于驅(qū)動P型功率晶體管24時，實現(xiàn) 電壓箝制的電路圖。該電路20利用負反饋使得輸出電壓電平VOUT與電 源電壓VDD的差值被鎖定在預(yù)設(shè)的電壓電平之內(nèi)，達到輸出電壓箝制的 效果；然而，該線性穩(wěn)壓器22需提供一與電源電壓預(yù)設(shè)的壓降，因此需 固定輸出直流電流，此外，該線性穩(wěn)壓器22亦需提供輸出柵極信號電平 轉(zhuǎn)換所需高速瞬時電流，因此傳統(tǒng)作法上需要一大體積穩(wěn)壓電容23以穩(wěn) 定輸出電壓VOUT，如此將造成芯片面積及成本大幅上升。

發(fā)明內(nèi)容
有鑒于上述問題，本發(fā)明的目的是提出 一種有源電壓箝制柵極驅(qū)動電 路，利用簡單的輸出檢測反饋即可實現(xiàn)輸出電壓箝制，以及達到低功率 消耗的目的。
為達成上述目的，本發(fā)明提供一種有源電壓箝制柵極驅(qū)動電路，其包 含一差值比較電路及一柵極驅(qū)動電路。上述差值比較電路接收一基準參 考電壓，以及一輸出柵極控制信號，并據(jù)此輸出至少一電壓比較信號。 上述柵極驅(qū)動電路接收一數(shù)據(jù)輸入信號以及上述電壓比較信號，并輸出 至少一柵極驅(qū)動信號。其中，當(dāng)該輸出柵極控制信號與該基準參考電壓 電平之差大致(略大于或小于)等同于一預(yù)定值時，該電壓比較信號控 制該柵極驅(qū)動電路關(guān)閉，藉以使得輸出柵極控制信號強度電平被箝制于 預(yù)設(shè)電壓值電平。
本發(fā)明還提供另 一種有源電壓箝制柵極驅(qū)動電路，其包含一 差值比較 電路及一柵極驅(qū)動電路。上述差值比較電路接收一基準參考電壓、 一預(yù) 設(shè)電壓電平以及一輸出柵極控制信號，并據(jù)此輸出至少 一 電壓比較信號。 上述柵極驅(qū)動電路接收一數(shù)據(jù)輸入信號，以及前述電壓比較信號，并輸 出至少一柵極驅(qū)動信號。其中，當(dāng)該輸出柵極控制信號與該基準參考電 壓電平差值大致(略大于或小于)等同于該預(yù)設(shè)電壓電平時，該電壓比 較信號控制該柵極驅(qū)動電路關(guān)閉，藉以使得輸出柵極控制信號電平被箝 制于預(yù)設(shè)電壓電平。
當(dāng)柵極驅(qū)動信號使被驅(qū)動組件為導(dǎo)通狀態(tài)時，本發(fā)明是利用檢測柵極 驅(qū)動信號是否達到一預(yù)定的輸出電平。當(dāng)柵極驅(qū)動信號達到一預(yù)定的輸 出電平時，關(guān)閉柵極驅(qū)動電路，使柵極驅(qū)動信號被箝制在該預(yù)定輸出電 平，而且此時無現(xiàn)有技術(shù)的箝制方式所產(chǎn)生的直流電流，故可達到降低 功率消耗的目的。


圖1為現(xiàn)有采用穩(wěn)壓二極管于驅(qū)動P型功率晶體管實現(xiàn)電壓箝制的電路圖。
圖2為現(xiàn)有應(yīng)用線性穩(wěn)壓器于驅(qū)動P型功率晶體管實現(xiàn)電壓箝制的電路圖。
圖3為本發(fā)明有源電壓箝制柵極驅(qū)動電路。
圖4顯示圖3的柵極驅(qū)動電路31第一實施例的示意圖。
圖5顯示圖3的柵極驅(qū)動電路31第二實施例的示意圖。
圖6顯示圖3的柵極驅(qū)動電路31第三實施例的示意圖。
圖7顯示圖3的一冊極驅(qū)動電i 各31第四實施例的示意圖。
圖8顯示圖3的差值比較電路32第一實施例的示意圖。
圖9顯示圖3的差值比較電路32第二實施例的示意圖。
圖10顯示圖3的差值比較電路32第三實施例的示意圖。
圖11顯示圖3的差值比較電路32第四實施例的示意圖。
圖12為本發(fā)明有源電壓箝制柵極驅(qū)動電路應(yīng)用于驅(qū)動P型功率晶體管實
施例一的詳細電i 各圖。 圖13為本發(fā)明有源電壓箝制柵極驅(qū)動電路應(yīng)用于驅(qū)動P型功率晶體管實
施例二的詳細電路圖。 圖14為本發(fā)明有源電壓箝制柵極驅(qū)動電路應(yīng)用于驅(qū)動N型功率晶體管實
施例一的詳細電3各圖。 圖15為本發(fā)明有源電壓箝制柵極驅(qū)動電路應(yīng)用于驅(qū)動N型功率晶體管實
施例二的詳細電路圖。
主要組件符號說明
10、 20、 30、有源電壓箝制柵極驅(qū)動電路；11、 21、 31、柵極驅(qū)動電 路；12、穩(wěn)壓二極管；22、線性穩(wěn)壓器；23、穩(wěn)壓電容；32、差值比較電 路；321、差值放大電路；322、電平比較電路；40、 41、 42、晶體管；
51、前級驅(qū)動電路；52、后級驅(qū)動電路；510、 512、 513、 514、 521、 522、晶體管；60、 61、 62、晶體管；71、前級驅(qū)動電路；72、后級驅(qū) 動電路；710、 712、 713、 714、 721、 722、晶體管；80、電壓比較器； 81、 82、 83、 84、晶體管；85、參考電阻；86、參考電流源；90、電壓 比較器；91、 92、 93、 94、晶體管；95、參考電阻；96、參考電流源； 100、電壓比較器；101、 102、 103、 104、電壓晶體管；105、參考電 阻；106、參考電流源；110、電壓比較器；111、 112、 113、 114、晶體 管；115、參考電阻；116、參考電流源；121、柵極驅(qū)動電路；122、差 值比較電路；123、 P型功率晶體管；131、柵極驅(qū)動電路；132、差值比 較電路；133、 P型功率晶體管；141、柵極驅(qū)動電路；142、差值比較電 路；143、 N型功率晶體管；151、柵極驅(qū)動電路；152、差值比較電路； 153、 N型功率晶體管
具體實施例方式
以下以具體實施例結(jié)合附圖詳細說明本發(fā)明的有源電壓箝制柵極驅(qū)動電路。
本發(fā)明的技術(shù)方案是當(dāng)柵極驅(qū)動信號使被驅(qū)動組件為導(dǎo)通狀態(tài)時，檢 測柵極驅(qū)動信號是否達到一預(yù)定的輸出電平。當(dāng)柵極驅(qū)動信號達到一預(yù) 定的輸出電平時，關(guān)閉柵極驅(qū)動電路，使柵極驅(qū)動信號被箝制在該預(yù)定 輸出電平，而且此時無現(xiàn)有技術(shù)的箝制方式所產(chǎn)生的直流電流，故可達 到降低功率消耗的目的。
圖3為本發(fā)明有源電壓箝制柵極驅(qū)動電路示意圖。如該圖所示，該 有源電壓箝制柵極驅(qū)動電路30利用一柵極驅(qū)動電路31依據(jù)數(shù)據(jù)輸入信 號VIN來提供輸出柵極驅(qū)動信號VOUT,以驅(qū)動后級被驅(qū)動組件33,其時利用一差值比較電路32依據(jù)一基準參考電壓VPOT以及輸出柵極驅(qū)動
信號VOUT產(chǎn)生柵極驅(qū)動電路31的控制信號VCTL;其中，差值比較電 路32由差值放大電路321及電平比較電路322所組成；差值放大電路3 21依據(jù)基準參考電壓VPOT以及輸出柵極驅(qū)動信號VOUT產(chǎn)生電壓差值 信號VD,再經(jīng)由電平比較電路322與預(yù)設(shè)參考電平VREF作比較，產(chǎn)生 柵極驅(qū)動電路31的控制信號VCTL。當(dāng)電壓差值信號VD與預(yù)設(shè)參考電 平VREF之差達到一預(yù)定值時，即基準參考電壓VPOT和輸出柵極驅(qū)動 信號VOUT的電壓差值達到預(yù)設(shè)參考電平VREF時，電平比較電路322 產(chǎn)生一控制信號VCTL以關(guān)閉柵極驅(qū)動電路31,此時柵極驅(qū)動電路31 因關(guān)閉而維持柵極驅(qū)動信號VOUT的電平，如此即達到箝制輸出柵極電 壓信號VOUT電壓電平，因其無穩(wěn)態(tài)直流電流而達到低消耗功率的目的。
上述的基準參考電壓VPOT是用以判斷是否柵極驅(qū)動信號VOUT是 否低于(如對P型晶體管或不同的基準參考電壓VPOT時)、高于(如 對N型晶體管或不同的基準參考電壓VPOT時)或大致等于(如以上 述的比較或邊緣觸發(fā)方式判斷時)一參考電壓電平，于上述條件達成時， 差值比較電路32即輸出控制信號VCTL以關(guān)閉柵極驅(qū)動電路31。故基 準參考電壓VPOT除了可以是后級被驅(qū)動組件33應(yīng)用的參考電壓電平， 也可以是電源電壓VDD、電路共地VSS,或被驅(qū)動組件33的漏極電壓 (當(dāng)被驅(qū)動組件為導(dǎo)通狀態(tài)時，相當(dāng)于電源電壓VDD或接地電壓)或源 極電壓(即電源電壓VDD或電路共地VSS)。此時僅要調(diào)整預(yù)設(shè)參考電 平VREF即可達到上述本發(fā)明的目的。
圖4為圖3的柵極驅(qū)動電路31第一實施例的電路示意圖，其依據(jù)數(shù) 據(jù)輸入信號VIN反向輸出柵極驅(qū)動信號VOUT并用以驅(qū)動P型功率晶體 管。晶體管40、 41構(gòu)成主要驅(qū)動級，依據(jù)數(shù)據(jù)輸入信號VIN反向輸出柵 極驅(qū)動信號VOUT,晶體管42形成一控制級，依據(jù)控制信號VCTL使該 柵極驅(qū)動電路31作邏輯乘(Logic AND)。配合參考圖3,當(dāng)數(shù)據(jù)輸入信
號VIN為邏輯低態(tài)時，晶體管41為導(dǎo)通狀態(tài)、晶體管40為截止狀態(tài)， 故柵極驅(qū)動信號VOUT為邏輯高態(tài)。此時差值放大電路321輸出的電壓 差值信號VD為低準位而小于預(yù)設(shè)參考電平VREF,因此控制信號VCTL 為邏輯高態(tài)。當(dāng)控制信號VCTL為邏輯高態(tài)時，主要驅(qū)動級正常動作， 依據(jù)數(shù)據(jù)輸入信號VIN反向輸出柵極驅(qū)動信號VOUT。當(dāng)數(shù)據(jù)輸入信號V IN為邏輯高態(tài)時，晶體管41為截止狀態(tài)、晶體管40為導(dǎo)通狀態(tài)，故柵 極驅(qū)動信號VOUT開始轉(zhuǎn)為邏輯低態(tài)。當(dāng)柵極驅(qū)動信號VOUT低至小于 基準參考電壓VPOT而使電壓差值信號VD大于預(yù)設(shè)參考電平VREF時， 控制信號VCTL轉(zhuǎn)為邏輯低態(tài)。如上述，當(dāng)數(shù)據(jù)輸入信號VIN為邏輯高 態(tài)時，晶體管41為截止狀態(tài)，此時控制信號VCTL為邏輯低態(tài)時，使得 晶體管42也為截止狀態(tài)，停止對被驅(qū)動組件的柵極寄生電容作充放電動 作。如此即可維持(即箝制)柵極驅(qū)動信號VOUT于一預(yù)定的驅(qū)動電平 而避免被驅(qū)動組件3 3被擊穿，亦可減少現(xiàn)有技術(shù)于箝制時的因有直流電 流輸出所造成的功率消耗。
圖5為圖3的柵極驅(qū)動電路31第二實施例的電路示意圖，其依據(jù)數(shù) 據(jù)輸入信號VIN正向輸出柵極驅(qū)動信號VOUT并用以驅(qū)動P型功率晶體 管。晶體管510、 511、 512、 513、 514構(gòu)成前級驅(qū)動電路51,其中， 晶體管510、 512、 513為主要驅(qū)動級，晶體管511、 514為控制級。晶 體管521、 522構(gòu)成后級驅(qū)動電路52。晶體管521是接收前級驅(qū)動電路 51所產(chǎn)生的驅(qū)動信號DRVP，晶體管522是接收前級驅(qū)動電路51所產(chǎn) 生的驅(qū)動信號DRVN。后級驅(qū)動電路52的晶體管521、 522根據(jù)驅(qū)動信 號DRVP及驅(qū)動信號DRVN而共同產(chǎn)生輸出柵極驅(qū)動信號VOUT。當(dāng)數(shù) 據(jù)輸入信號VIN為邏輯高態(tài)時，正向輸出邏輯高態(tài)的柵極驅(qū)動信號VOU T使被驅(qū)動組件為截止狀態(tài)。此時控制信號VCTL為代表「非關(guān)閉」的邏 輯低態(tài)時，使4冊極驅(qū)動電路31正常動作。此時前級驅(qū)動電^各51驅(qū)動信
號DRVP以及DRVN直接受數(shù)據(jù)輸入信號VIN控制，以驅(qū)動后級驅(qū)動電 路52,因此輸出柵極驅(qū)動信號VOUT依據(jù)數(shù)據(jù)輸入信號VIN正向輸出。 當(dāng)數(shù)據(jù)輸入信號VIN為邏輯低態(tài)時，正向輸出邏輯低態(tài)的柵極驅(qū)動信號V OUT使被驅(qū)動組件為導(dǎo)通狀態(tài)。當(dāng)柵極驅(qū)動信號VOUT低于一預(yù)定范圍 時，差值比較電路32將輸出代表"關(guān)閉"的邏輯高態(tài)的控制信號VCTL。 控制信號VCTL為邏輯高態(tài)，故前級驅(qū)動電路51驅(qū)動信號DRVN因晶體 管511的導(dǎo)通而會固定輸出邏輯低態(tài)，而使后級驅(qū)動電路52的晶體管5 22為截止狀態(tài)，前級驅(qū)動電路51驅(qū)動信號DRVP則因晶體管514為截 止狀態(tài)，而直接受數(shù)據(jù)輸入信號VIN控制。此時數(shù)據(jù)輸入信號VIN為邏 輯低態(tài)，驅(qū)動信號DRVP為邏輯高態(tài)而使后級驅(qū)動電路52的晶體管52 1也為截止狀態(tài)。由于后級驅(qū)動電路52的晶體管521、 522均為截止狀 態(tài)，停止對被驅(qū)動組件的柵極寄生電容作充放電動作。如此即可維持(即 箝制)柵極驅(qū)動信號VOUT于一預(yù)定的驅(qū)動電平。
當(dāng)然，除了 P型功率晶體管會因柵極驅(qū)動信號VOUT過低而有擊穿 之虞，N型功率晶體管亦會因柵極驅(qū)動信號VOUT過高而也有擊穿之虞。 以下柵極驅(qū)動電路的實施例是用以驅(qū)動N型功率晶體管，亦通過對控制 信號VCTL的控制而可達到對柵極驅(qū)動信號VOUT的電壓箝制的功能。
圖6為圖3的柵極驅(qū)動電路31第三實施例的示意圖，其依據(jù)數(shù)據(jù)輸 入信號VIN反向輸出柵極驅(qū)動信號VOUT并用以驅(qū)動N型功率晶體管。 晶體管60、 61構(gòu)成主要驅(qū)動級，依據(jù)數(shù)據(jù)輸入信號VIN反向輸出柵極驅(qū) 動信號VOUT，晶體管62形成一控制級，依據(jù)控制信號VCTL使該柵極 驅(qū)動電路31作邏輯相乘(Logic AND)。當(dāng)數(shù)據(jù)輸入信號VIN為邏輯高 態(tài)時，晶體管60為導(dǎo)通狀態(tài)、晶體管61為截止狀態(tài)，故柵極驅(qū)動信號 VOUT為邏輯低態(tài)使被驅(qū)動組件為截止狀態(tài)。此時被驅(qū)動組件無擊穿之 虞，故控制信號VCTL為代表"非關(guān)閉"的邏輯低態(tài)，柵極驅(qū)動電路31正
常動作。當(dāng)數(shù)據(jù)輸入信號VIN為邏輯低態(tài)時，晶體管61為導(dǎo)通狀態(tài)、晶
體管60為截止狀態(tài)，故柵極驅(qū)動信號VOUT轉(zhuǎn)為邏輯高態(tài)使被驅(qū)動組件 開始導(dǎo)通。當(dāng)柵極驅(qū)動信號VOUT上升至高于一預(yù)定電平時，控制信號 VCTL轉(zhuǎn)為代表"關(guān)閉"的邏輯高態(tài)，使晶體管62為截止狀態(tài)，以關(guān)閉柵 極驅(qū)動電路31。如此，停止對被驅(qū)動組件的柵極寄生電容作充放電動作 而達到箝制功能。
圖7為圖3的柵極驅(qū)動電路31第四實施例的示意圖，其依據(jù)數(shù)據(jù)輸 入信號VIN正向輸出柵極驅(qū)動信號VOUT并用以驅(qū)動N型功率晶體管。 晶體管710、 711、 712、 713、 714構(gòu)成前級驅(qū)動電路71，其中，晶體 管710、 712、 714為主要驅(qū)動級，晶體管711、 713為控制級。晶體管 721、 722構(gòu)成后級驅(qū)動電路72,晶體管721接收前級驅(qū)動電路71驅(qū)動 信號DRVP,晶體管722接收前級驅(qū)動電路71驅(qū)動信號DRVN,共同產(chǎn) 生輸出柵極驅(qū)動信號VOUT。當(dāng)控制信號VCTL為邏輯高態(tài)時，柵極驅(qū) 動電路31正常動作，前級驅(qū)動電路71驅(qū)動信號DRVP以及DRVN直接 受數(shù)據(jù)輸入信號VIN控制，用以驅(qū)動后級驅(qū)動電路72,因此輸出柵極驅(qū) 動信號VOUT依據(jù)數(shù)據(jù)輸入信號VIN正向輸出。當(dāng)控制信號VCTL為邏 輯低態(tài)時，前級驅(qū)動電路71驅(qū)動信號DRVP會固定輸出邏輯高態(tài)，使得 后級驅(qū)動電路72晶體管721為截止狀態(tài)，前級驅(qū)動電路71驅(qū)動信號D RVN則直接受數(shù)據(jù)輸入信號VIN控制而為邏輯低態(tài)，后級驅(qū)動電路72 晶體管722亦為截止狀態(tài)，停止對后級被驅(qū)動組件對電路共地VSS作充 電。如此即可維持(即箝制)柵極驅(qū)動信號VOUT于一預(yù)定的驅(qū)動電平。
接下來以實施例說明差值比較電路的運作。
圖8為圖3的差值比較電路32第一實施例的示意圖，用以控制P 型功率晶體管的驅(qū)動。晶體管81構(gòu)成一差值放大電路321，該電源 電壓VDD為上述基準參考電壓VPOT。電阻85以及電流源86構(gòu)成
一參考于電源電壓VDD的參考電壓電平VREF，該參考電壓電平為 VREF-VDD—I1*R1。晶體管82， 84構(gòu)成電流鏡，與晶體管83，以及電 阻85，電流源86,產(chǎn)生參考電流源IREF,與電壓比較器80構(gòu)成電平比 較電路322，其中，電壓比較器80可以現(xiàn)有的運算放大器實現(xiàn)。晶體管 81依據(jù)輸出柵極驅(qū)動信號VOUT構(gòu)成一輸出電流源IOUT。當(dāng)輸出的柵 極驅(qū)動信號VOUT大于參考電壓電平VREF時，輸出電流源IOUT小于 參考電流源IREF,使得模擬信號DET小于模擬信號MIR,此時電壓比 較器80輸出控制信號VCTL為邏輯高態(tài)。當(dāng)輸出柵極驅(qū)動信號VOUT 小于參考電壓電平VREF時，輸出電流源IOUT大于參考電流源IREF， 使得模擬信號DET高于模擬信號MIR,此時電壓比較器80輸出控制信 號VCTL為邏輯低態(tài)。在此實施例中，控制信號VCTL為邏輯高態(tài)，控 制柵極驅(qū)動電路31正常動作，而當(dāng)控制信號VCTL為邏輯低態(tài)，控制柵 極驅(qū)動電路31關(guān)閉。
圖9為圖3的差值比較電路32的第二實施例的示意圖，用以控 制P型功率晶體管的驅(qū)動。晶體管91構(gòu)成一差值放大電路321，該 電源電壓VDD為上述基準參考電壓VPOT。電阻95以及電流源96 構(gòu)成一參考于電源電壓VDD的參考電壓電平VREF,該參考電壓電平 為VREF=VDD-I1*R1。晶體管92, 94構(gòu)成電流鏡，與晶體管93，以 及電阻95,電流源96,產(chǎn)生參考電流源IREF，與電壓比較器90構(gòu)成電 平比較電路322,其中，電壓比較器90可以現(xiàn)有的運算放大器實現(xiàn)。晶 體管91依據(jù)輸出柵極驅(qū)動信號VOUT構(gòu)成一輸出電流源IOUT。當(dāng)輸出 柵極驅(qū)動信號VOUT大于參考電壓電平VREF時，輸出電流源IOUT小 于參考電流源IREF,使得模擬信號DET小于模擬信號MIR，此時電壓 比較器90輸出控制信號VCTL為邏輯低態(tài)。當(dāng)輸出柵極驅(qū)動信號VOUT 小于參考電壓電平VREF時，輸出電流源IOUT大于參考電流源IREF,
使得模擬信號DET高于模擬信號MIR,此時電壓比較器90輸出控制信 號VCTL為邏輯高態(tài)。在此實施例中，控制信號VCTL為邏輯低態(tài)，控 制柵極驅(qū)動電路31正常動作，而當(dāng)控制信號VCTL為邏輯高態(tài)，控制柵 極驅(qū)動電路31關(guān)閉。
圖10為圖3的差值比較電路32的第三實施例的示意圖，用以控制 N型功率晶體管的驅(qū)動。晶體管102構(gòu)成一差值放大電路321,該電路 共地VSS為前述基準參考電壓VPOT。電阻105以及電流源106構(gòu)成一 參考于電路共地VSS的參考電壓電平VREF，該參考電壓電平為VRE F = I1*R1。晶體管101, 103構(gòu)成電流鏡，與晶體管104,以及電阻1 05,電流源106，產(chǎn)生參考電流源IREF,與電壓比較器100構(gòu)成電平比 較電路322，其中，電壓比較器100可以現(xiàn)有的運算放大器實現(xiàn)。晶體 管102依據(jù)輸出柵極驅(qū)動信號VOUT構(gòu)成一輸出電流源IOUT。當(dāng)輸出 的柵極驅(qū)動信號VOUT小于參考電壓電平VREF時，輸出電流源IOUT 小于參考電流源IREF,使得模擬信號DET大于模擬信號MIR,此時電 壓比較器100輸出控制信號VCTL為邏輯低態(tài)。當(dāng)輸出柵極驅(qū)動信號V OUT大于參考電壓電平VREF時，輸出電流源IOUT大于參考電流源IR EF,使得模擬信號DET低于模擬信號MIR，此時電壓比較器100輸出 控制信號VCTL為邏輯高態(tài)。在此實施例中，控制信號VCTL為邏輯低 態(tài)，控制柵極驅(qū)動電路31正常動作，而當(dāng)控制信號VCTL為邏輯高態(tài)， 控制柵極驅(qū)動電路31關(guān)閉。
圖11為圖3的差值比較電路32的第四實施例的示意圖，用以控制 N型功率晶體管的驅(qū)動。晶體管112構(gòu)成一差值放大電路321，該電路 共地VSS為上述基準參考電壓VPOT。電阻115以及電流源116構(gòu)成一 參考于電路共地VSS的參考電壓電平VREF，該參考電壓電平為VRE F = M*R1。晶體管111， 113構(gòu)成電流鏡，與晶體管114，以及電阻115,
電流源116,產(chǎn)生參考電流源IREF，與電壓比較器110構(gòu)成電平比較電 路322,其中，電壓比較器110可以現(xiàn)有的運算放大器實現(xiàn)。晶體管11 2依據(jù)輸出柵極驅(qū)動信號VOUT構(gòu)成一輸出電流源IOUT。當(dāng)輸出柵極驅(qū) 動信號VOUT小于參考壓降VREF時，輸出電流源IOUT小于參考電流 源IREF,使得模擬信號DET大于模擬信號MIR,此時電壓比較器110 輸出控制信號VCTL為邏輯高態(tài)。當(dāng)輸出柵極驅(qū)動信號VOUT大于參考 電壓電平VREF時，輸出電流源IOUT大于參考電流源IREF,使得模擬 信號DET低于模擬信號MIR，此時電壓比較器110輸出控制信號VCTL 為邏輯低態(tài)。在此實施例中，控制信號VCTL為邏輯高態(tài)，控制柵極驅(qū) 動電路31正常動作，而當(dāng)控制信號VCTL為邏輯低態(tài)，控制柵極驅(qū)動電 路31關(guān)閉。
圖12為本發(fā)明有源電壓箝制柵極驅(qū)動電路30'應(yīng)用于驅(qū)動P型功率 晶體管123第一實施例的詳細電路圖。柵極驅(qū)動電路121與圖4相同， 差值比較電路122與圖8相同。當(dāng)數(shù)據(jù)輸入信號VIN為邏輯低態(tài)時，柵 極驅(qū)動電路121中，晶體管41為導(dǎo)通狀態(tài)，晶體管40為截止狀態(tài)，使 得輸出柵極驅(qū)動信號VOUT為邏輯高態(tài)，亦即對被驅(qū)動組件123對電路 共地作充電。輸出柵極驅(qū)動信號VOUT電壓電平與電源電壓VDD相同， 使得差值比較電路122輸出控制信號VCTL為邏輯高態(tài)，晶體管42為導(dǎo) 通狀態(tài)。當(dāng)數(shù)據(jù)輸入信號VIN轉(zhuǎn)態(tài)為邏輯高態(tài)時，柵極驅(qū)動電路121中， 晶體管41為截止狀態(tài)，晶體管40、 42為導(dǎo)通狀態(tài)，使得輸出柵極驅(qū)動 信號VOUT轉(zhuǎn)態(tài)為邏輯低態(tài)，亦即對被驅(qū)動組件123對電路共地作放電。 而當(dāng)輸出柵極驅(qū)動信號VOUT電壓電平降低至參考電壓電平VREF時，差 值比較電路122輸出控制信號VCTL轉(zhuǎn)態(tài)為邏輯低態(tài)，使得柵極驅(qū)動電路 121中的晶體管42為截止狀態(tài)，此時柵極驅(qū)動電路121停止對被驅(qū)動組件 123對電路共地作放電，使得輸出柵極驅(qū)動信號VOUT不再作變動，而達 到箝制輸出柵極驅(qū)動信號VOUT的目的，同時亦無箝制時的穩(wěn)態(tài)直流電流。
圖13為本發(fā)明有源電壓箝制柵極驅(qū)動電路30'，'應(yīng)用于驅(qū)動P型功
率晶體管133第二實施例的詳細電路圖。柵極驅(qū)動電路131與圖5相同， 差值比較電路132與圖9相同。當(dāng)數(shù)據(jù)輸入信號VIN轉(zhuǎn)態(tài)為邏輯高態(tài)時， 柵極驅(qū)動電路131中，晶體管510、 512、 514、 521為導(dǎo)通狀態(tài)，晶體 管511、 513、 522為截止狀態(tài)，使得輸出柵極驅(qū)動信號VOUT為邏輯高 態(tài)，亦即對被驅(qū)動組件133對電路共地作充電。輸出柵極驅(qū)動信號VOU T電壓電平與電源電壓VDD相同，使得差值比較電路132輸出控制信號 VCTL為邏輯低態(tài)。當(dāng)數(shù)據(jù)輸入信號VIN轉(zhuǎn)態(tài)為邏輯低態(tài)時，柵極驅(qū)動電 路131中，晶體管513、 514、 522為導(dǎo)通狀態(tài)，晶體管510、 511、 51 2、 521為截止狀態(tài)，使得輸出柵極驅(qū)動信號VOUT轉(zhuǎn)態(tài)為邏輯低態(tài)，亦 即對被驅(qū)動組件133對電路共地作放電。而當(dāng)輸出柵極驅(qū)動信號VOUT 電壓電平降低至低于參考電壓電平VREF時，差值比較電路132輸出控 制信號VCTL轉(zhuǎn)態(tài)為邏輯高態(tài)，使得柵極驅(qū)動電路131中，晶體管514 為截止狀態(tài)，晶體管511為導(dǎo)通狀態(tài)，使得晶體管522也為截止狀態(tài)， 此時柵極驅(qū)動電路131停止對被驅(qū)動組件133對電路共地作放電，使得 輸出柵極驅(qū)動信號VOUT不再作變動，而達到箝制輸出柵極驅(qū)動信號V UT的目的，同時亦無箝制時的穩(wěn)態(tài)直流電流。
圖14為本發(fā)明有源電壓箝制柵極驅(qū)動電路30';應(yīng)用于驅(qū)動N型功 率晶體管143實施例一的詳細電路圖。柵極驅(qū)動電路141與圖6相同， 差值比較電路142與圖10相同。當(dāng)數(shù)據(jù)輸入信號VIN為邏輯高態(tài)時，柵 極驅(qū)動電路141中，晶體管60為導(dǎo)通狀態(tài)，晶體管61為截止狀態(tài)，使 得輸出柵極驅(qū)動信號VOUT為邏輯低態(tài)，亦即對被驅(qū)動組件143對電路 共地作放電。輸出柵極驅(qū)動信號VOUT電壓電平與電路共地VSS相同， 使得差值比較電路142輸出控制信號VCTL為邏輯低態(tài)，晶體管62為導(dǎo) 通狀態(tài)。當(dāng)數(shù)據(jù)輸入信號VIN轉(zhuǎn)態(tài)為邏輯低態(tài)時，柵極驅(qū)動電路141中， 晶體管60為截止狀態(tài)，晶體管61、 62為導(dǎo)通狀態(tài)，使得輸出柵極驅(qū)動
信號VOUT轉(zhuǎn)態(tài)為邏輯高態(tài)，亦即對被驅(qū)動組件143對電路共地作充電。 而當(dāng)輸出柵極驅(qū)動信號VOUT電壓電平提升至參考電壓電平VREF時， 差值比較電路142輸出控制信號VCTL轉(zhuǎn)態(tài)為邏輯高態(tài)，使得柵極驅(qū)動 電路141中，晶體管62為截止狀態(tài)。此時柵極驅(qū)動電路141停止對被驅(qū) 動組件143對電路共地作充電，使得輸出柵極驅(qū)動信號VOUT不再作變 動，而達到箝制輸出柵極驅(qū)動信號VOUT的目的，同時亦無箝制時的穩(wěn) 態(tài)直流電流。
圖15為本發(fā)明有源電壓箝制柵極驅(qū)動電路30';應(yīng)用于驅(qū)動N型功 率晶體管153第二實施例的詳細電路圖。柵極驅(qū)動電路151與圖7相同， 差值比較電路152與圖11相同。當(dāng)數(shù)據(jù)輸入信號VIN轉(zhuǎn)態(tài)為邏輯低態(tài)時， 柵極驅(qū)動電路151中，晶體管711、 712、 714、 722為導(dǎo)通狀態(tài)，晶體 管710、 713、 721為截止狀態(tài)，使得輸出柵極驅(qū)動信號VOUT為邏輯低 態(tài)，亦即對被驅(qū)動組件153對電路共地作放電。輸出柵極驅(qū)動信號VOU T電壓電平與電路共地VSS相同，使得差值比較電路152輸出控制信號 VCTL為邏輯高態(tài)。當(dāng)數(shù)據(jù)輸入信號VIN轉(zhuǎn)態(tài)為邏輯高態(tài)時，柵極驅(qū)動電 路151中，晶體管710、 711、 721為導(dǎo)通狀態(tài)，晶體管712、 713、 71 4、 722為截止狀態(tài)，使得輸出柵極驅(qū)動信號VOUT轉(zhuǎn)態(tài)為邏輯高態(tài)，亦 即對被驅(qū)動組件153對電路共地作充電。而當(dāng)輸出柵極驅(qū)動信號VOUT 電壓電平提升至參考電壓電平VREF時，差值比較電路152輸出控制信 號VCTL轉(zhuǎn)態(tài)為邏輯低態(tài)，使得柵極驅(qū)動電路151中，晶體管711為截 止狀態(tài)，晶體管713為導(dǎo)通狀態(tài)，而使晶體管721為截止狀態(tài)。此時柵 極驅(qū)動電路151停止對被驅(qū)動組件153對電路共地作充電，使得輸出柵 極驅(qū)動信號VOUT不再作變動，而達到箝制輸出柵極驅(qū)動信號VOUT的 目的，同時亦無箝制時的穩(wěn)態(tài)直流電流。
權(quán)利要求
1. 一種有源電壓箝制柵極驅(qū)動電路，其特征在于，其包含一個差值比較電路，該差值比較電路接收一個基準參考電壓以及一個輸出柵極控制信號，并據(jù)此輸出至少一個電壓比較信號；以及一個柵極驅(qū)動電路，該電路接收一個數(shù)據(jù)輸入信號，以及所述電壓比較信號，并輸出至少一個柵極驅(qū)動信號；其中，當(dāng)所述輸出柵極控制信號與該基準參考電壓電平之差等同于一預(yù)定值時，該電壓比較信號控制該柵極驅(qū)動電路關(guān)閉，藉以使得輸出柵極控制信號電平被箝制于預(yù)設(shè)電壓電平。
2. 如權(quán)利要求1所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述差值比較電路還接收 一 個預(yù)設(shè)電壓電平，以判斷該輸出柵極控制信 號與基準參考電壓電平差值是否等同于該預(yù)定值。
3. 如權(quán)利要求2所述的有源電壓箝制柵極驅(qū)動電路，其特征在于， 所述4冊才及驅(qū)動電^各包含一個第一晶體管，該晶體管包含一個第一柵極、 一個第一漏極及一個 第一源極，該第一柵極接收所述數(shù)據(jù)輸入信號，該第一源極耦接至一電 路共地；一個第二晶體管，包含一個第二柵極、一個第二漏極及一個第二源極， 該第二柵極接收所述數(shù)據(jù)輸入信號，該第二源;f及耦接至一電源電壓；以 及一個第三晶體管，包含一個第三柵極、一個第三漏極及一個第三源極， 該第三柵極接收所述電壓比較信號，該第三源;〖及耦接至該第一漏極，該 第三漏極耦接至該第二漏極，該第三漏極產(chǎn)生所述輸出柵極驅(qū)動信號。
4. 如權(quán)利要求2所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述4冊才及驅(qū)動電^各包含 一個第四晶體管，包含一個第四柵極、 一第四漏極及一第四源極，該 第四柵極接收所述數(shù)據(jù)輸入信號，該第四源極耦接至一 電路共地；一個第五晶體管，包含一個第五柵極、一個第五漏極及一個第五源極， 該第五柵極接收所述電壓比較信號，該第五源極耦接至該電^各共地，該 第五漏極耦接至該第四漏極；一個第六晶體管，包含一個第六柵極、一個第六漏極及一個第六源極，該第六柵極接收所述數(shù)據(jù)輸入信號，該第六源極接至該電路共地，； 一個第七晶體管，包含一個第七柵極、一個第七漏極及一個第七源極，該第七柵極接收所述數(shù)據(jù)輸入信號，源極接至一個電源電壓；一個第八晶體管，包含一個第八柵極、一個第八漏極及一個第八源極，該第八柵極接收所述電壓比較信號，該第八源極耦接至該第七漏極晶體管柵極，該第八漏極耦接至該第四漏極；一個第九晶體管，包含一個第九柵極、 一個第九漏極及一個第九源極，該第九柵極耦接至該第七漏極，該第九源極接至該電源電壓，該第九漏極輸出所述輸出柵極驅(qū)動信號；以及一個第十晶體管，包含一個第十柵極、一個第十漏極及一個第十源極，該第十柵極耦接至該第四漏極，該第十源極接至該電路共地，該第十漏 極耦接至該第九漏極。
5.如權(quán)利要求2所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述4冊一及驅(qū)動電^各包含一個第十一晶體管，包含一個第十一柵極、 一個第十一漏極及一個第 十一源極，該第十一柵極接收所述數(shù)據(jù)輸入信號，該第十一源極接至一 電^各共;也；一個第十二晶體管，包含一個第十二柵極、 一個第十二漏極及一個第 十二源極，該第十二柵極接收所述數(shù)據(jù)輸入信號，該第十二源極接至一 電源電壓； 一個第十三晶體管，包含一個第十三柵極、 一個第十三漏極及一個第 十三源極，該第十三柵極接收所述電壓比較信號，該第十三源極接至電 源電壓，該第十三漏極耦接至第十二漏極；一個第十四晶體管，包含一個第十四;f冊極、 一個第十四漏才及及一個第 十四源極，該第十四柵極接收所述數(shù)據(jù)輸入信號，該第十四源極接至該電源電壓，該第十四漏極接至第十一漏極；一個第十五晶體管，包含一個第十五柵極、 一個第十五漏極及一個第 十五源極，該第十五柵極接收所述電壓比較信號，該第十五源極耦接至 該第十一漏極，該第十五漏極耦接至該第十二漏才及；一個第十六晶體管，包含一個第十六柵極、 一個第十六漏極及一個第 十六源極，該第十六柵極耦接至該第十三漏極，該第十六源極接至該電 源電壓，該第十六漏極輸出所述輸出柵極驅(qū)動信號；以及一個第十七晶體管，包含一個第十七柵極、 一個第十七漏極及一個第 十七源極，該第十七柵極耦接至第十一漏極，該第十七源才及接至該電路 共地，該第十七漏極耦接至該第十六漏極。
6. 如權(quán)利要求2所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述差值比較電路包含一個差值放大電路，依據(jù)所述電源電壓，以及所述輸出4冊極驅(qū)動信號， 產(chǎn)生一個電壓差值信號；一電平比較電路，依據(jù)預(yù)設(shè)參考電平，以及所述電壓差值信號，產(chǎn)生 所述柵極驅(qū)動電路的控制信號。
7. 如權(quán)利要求6所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述差值放大電路包含一個第十八晶體管，包含一個第十八柵極、 一個第十八漏極及一個第 十八源極，該第十八柵極接收所述輸出柵極驅(qū)動信號，該第十八源極接 至 一 電源電壓，該第十八漏才及耦接至該電平比4交電i 各。
8. 如權(quán)利要求7所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述電平比較電路包含一個第一參考電流源，連接于一個電路共地；一個第一參考電阻，連接于該電源電壓，以及所述第一參考電流源， 以產(chǎn)生該預(yù)設(shè)電壓電平；一個第十九晶體管，包含一個第十九柵極、 一個第十九漏極及一個第 十九源極，該第十九源極接至一電路共地，該第十九漏極耦接至該第十 八漏極；一個第二十晶體管，包含一個第二十柵極、 一個第二十漏極及一個第 二十源極，該第二十柵極接至所述第 一參考電流源與所述第 一參考電阻 耦接處，該第二十源極接至該電源電壓；一個第二十一晶體管，包含一個第二十一柵極、 一個第二十一漏極及 一個第二十一源極，該第二十一柵極與該第二十一漏極及該第十九柵極 耦接，該第二十一漏極耦接至第二十漏極，該第二十一源4及接至電路共 地；一個第一電壓比較器，包含一第一正端、一第一負端及一第一輸出端， 該第一正端及該第一負端分別耦接至所述第十九^f極及該第十八漏極的 一，該第一輸出端輸出所述電壓比較信號。
9. 如權(quán)利要求6所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述差值放大電路包含一個第二十二晶體管，包含一個第二十二柵極、 一個第二十二漏極及 一個第二十二源極，該第二十二柵極接收所述輸出柵極驅(qū)動信號，該第 二十二源極接至 一 電路共地，該第二十二漏極耦*接至該電平比4交電路。
10. 如權(quán)利要求9所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述電平比較電路包含 一個第二參考電流源，連接于一電源電壓；一個第二參考電阻，連接于該電路共地，以及所述第二參考電流源，以產(chǎn)生該預(yù)設(shè)電壓電平；一個第二十三晶體管，包含一個第二十三柵極、 一個第二十三漏極及 一第二十三源極，該第二十三源極接至該電壓電源，該第二十三漏極耦接至該第二十二漏極；一個第二十四晶體管，包含一個第二十四柵極、 一個第二十四漏極及 一第二十四源極，該第二十四柵極與該第二十四漏極及該第二十三柵極耦接，該第二十四源極接至該電壓電源；一個第二十五晶體管，包含一個第二十五柵極、 一個第二十五漏極及 一第二十五源極，該第二十五柵極接至所述第二參考電流源與第二參考 電阻連接處，該第二十五源極接至該電路共地，該第二十五漏極耦接至該第二十四漏極；以及一個第二電壓比較器，包含一個第二正端、 一個第二負端及一個第二 輸出端，該第二正端及該第二負端分別耦接至所述第二十四4冊極及所述 第二十二漏極的一，該第二輸出端輸出所述電壓比較信號。
11. 一種有源電壓箝制柵極驅(qū)動電路，其特征在于，其包含 一個差值比較電路，接收一個基準參考電壓、 一個預(yù)設(shè)電壓電平以及一個輸出柵極控制信號，并據(jù)此輸出至少一個電壓比較信號；以及一個柵極驅(qū)動電路，接收一個數(shù)據(jù)輸入信號，以及所述電壓比較信號，并輸出至少 一 個柵極驅(qū)動信號；其中，該柵極驅(qū)動電路根據(jù)該電壓比較信號進行導(dǎo)通或截止狀態(tài)的切換，使得輸出柵極控制信號電平被箝制于預(yù)設(shè)電壓電平。
12. 如權(quán)利要求11所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 該預(yù)設(shè)電壓電平是基于一個電源電壓、 一個電路共地或該有源電壓箝制 柵極驅(qū)動電路所驅(qū)動的晶體管的源/漏極所產(chǎn)生。
13.如權(quán)利要求11所述的有源電壓箝制柵極驅(qū)動電路，其特征在于 所述差值比較電路包含一個差值放大電路，依據(jù)所述電源電壓，以及所述輸出柵極驅(qū)動信號， 產(chǎn)生一個電壓差值信號；一個電平比較電路，依據(jù)預(yù)設(shè)參考電平，以及所述電壓差值信號，產(chǎn) 生該柵極驅(qū)動電路的控制信號。
全文摘要
一種有源電壓箝制柵極驅(qū)動電路。該有源電壓箝制柵極驅(qū)動電路包含差值比較電路，其接收一基準參考電壓、輸出柵極驅(qū)動信號、一預(yù)設(shè)電壓電平，并輸出至少一電壓比較信號；以及一柵極驅(qū)動電路，其接收一數(shù)據(jù)輸入信號、上述電壓比較信號，并輸出至少一柵極驅(qū)動信號；該電壓比較信號控制柵極驅(qū)動電路，當(dāng)輸出柵極控制信號與基準參考電壓電平差值等同于預(yù)設(shè)電壓電平時，使得該柵極驅(qū)動電路關(guān)閉，藉以使輸出柵極控制信號電平被箝制于預(yù)設(shè)電壓電平，同時使得柵極驅(qū)動電路于此狀態(tài)下不輸出穩(wěn)態(tài)直流電流。
文檔編號H03G11/00GK101364797SQ20071014359
公開日2009年2月11日 申請日期2007年8月10日 優(yōu)先權(quán)日2007年8月10日
發(fā)明者丁明強 申請人:尼克森微電子股份有限公司