專利名稱：半導體元件的制作方法
技術領域：
本發(fā)明大致上是有關于一種半導體元件，且特別是有關于一種應用應變通
道晶體管以提升晶體管的性能的靜態(tài)隨機存儲器(SRAM)元件與靜態(tài)隨機存 儲器晶胞結構(cell structures)及其制造方法。
背景技術：
在集成電路(IC)中的復雜電子系統(tǒng)的整合趨勢持續(xù)之下，對于儲存軟件程 序與處理的數(shù)據(jù)的高性能存儲元件的需求漸增。身為一種可靠且經(jīng)驗證的科 技，靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)為應用在具有 系統(tǒng)單芯片(SOC)架構的集成電路中的高性能獨立內(nèi)存元件、或嵌入式內(nèi)存元 件的自然選擇(Instinctive Choice)。靜態(tài)隨機存儲器與其它存儲元件不同的優(yōu)點 包括快速的存取速度、低能量耗損、高噪聲容許度(Noise Margin)、以及與傳 統(tǒng)制造過程具有工藝協(xié)調(diào)性。對于具有更高儲存晶胞密度的靜態(tài)隨機存儲器有 著不間斷的追求，因此可儲存更大量的數(shù)據(jù)。
圖1A是一種傳統(tǒng)六晶體管的互補式金屬氧化物半導體(CMOS)靜態(tài)隨機 存儲器晶胞5的示意圖。在靜態(tài)隨機存儲器晶胞5中，第一反用換流器 (Inverter)2與第二反用換流器4交互耦合，其中第一反用換流器2至少包括第 一拉升P型金屬氧化物半導體晶體管PI與第一拉降N型金屬氧化物半導體晶 體管Nl ，且第二反用換流器4至少包括第二拉升P型金屬氧化物半導體晶體 管P2與第二拉降N型金屬氧化物半導體晶體管N2。每個晶體管的源極、漏 極與柵極分別以"S" 、 "D"、與"G"加以標示。第一拉升P型金屬氧化物 半導體晶體管P1及第一拉降N型金屬氧化物半導體晶體管N1的柵極電極與 第二拉升P型金屬氧化物半導體晶體管P2及第二拉降N型金屬氧化物半導體 晶體管N2的源極區(qū)組成第一儲存節(jié)點A。第二拉升P型金屬氧化物半導體晶 體管P2及第二拉降N型金屬氧化物半導體晶體管N2的柵極電極與第一拉升 P型金屬氧化物半導體晶體管Pl及第一拉降N型金屬氧化物半導體晶體管Nl的源極區(qū)組成第二儲存節(jié)點B。第一拉升P型金屬氧化物半導體晶體管Pl及
第二拉升P型金屬氧化物半導體晶體管P2的漏極、與第一拉降N型金屬氧化 物半導體晶體管Nl及第二拉降N型金屬氧化物半導體晶體管N2的漏極分別 耦合至供應電壓VDD與接地GND。
在操作期間，通過先啟動耦合于存取N型金屬氧化物半導體晶體管N3與 N4的字符線WL，來將數(shù)據(jù)寫入靜態(tài)隨機存儲器晶胞5中。然后，將由位線 BL所運載的數(shù)字字符傳送至儲存節(jié)點B，且將位線瓦上的互補位傳送至儲存 節(jié)點A。此狀態(tài)將獲得維持，直至新數(shù)據(jù)應用在存取N型金屬氧化物半導體 晶體管N3與N4上。
由于空穴天性上具有低于電子的載子遷移率，因此為了在N型金屬氧化 物半導體與P型金屬氧化物半導體晶體管之間獲得匹配的驅(qū)動電流，靜態(tài)隨機 存儲器晶胞的P型金屬氧化物半導體晶體管所占據(jù)的硅表面通常較N型金屬 氧化物半導體晶體管大，而通常導致所需的對稱元件電性特性。此情況可能會 降低持續(xù)縮減元件特征尺寸與增加靜態(tài)隨機存儲器的存儲晶胞密度(memory cell density)的速度。
圖IB是互補式金屬氧化物半導體的靜態(tài)隨機存儲器晶胞5的部分剖面 圖，其中應用應變工程來提升靜態(tài)隨機存儲器晶胞5中的拉升P型金屬氧化物 半導體晶體管Pl與P2的性能。此可通過蝕刻凹陷至拉升P型金屬氧化物半 導體晶體管P1與P2的源極/漏極區(qū)處的硅基材10中來達成。接著，選擇性成 長放松的(Relaxed)鍺化硅(SiGe)外延層(epitaxial layer) 12于拉升P型金屬氧 化物半導體晶體管Pl與P2的源極S與漏極D中。由于鍺化硅的晶格常數(shù)大 于硅，因此拉升P型金屬氧化物半導體晶體管Pl與P2之間的通道C處于壓 縮應力之下，導致拉升P型金屬氧化物半導體晶體管Pl與P2的驅(qū)動電流獲 得顯著增加。然而，由于外延成長工藝期間，鍺化硅外延層12的橫向擴展， 因此來自拉升P型金屬氧化物半導體晶體管Pl的漏極D的鍺化硅與來自拉升 P型金屬氧化物半導體晶體管P2的源極S的鍺化硅可能會橋接隔離拉升P型 金屬氧化物半導體晶體管Pl與P2的淺溝渠隔離(STI)，因而使拉升P型金屬 氧化物半導體晶體管Pl的漏極D與拉升P型金屬氧化物半導體晶體管P2的 源極S電性短路。此一問題妨礙厚的鍺化硅外延層的形成，而厚鍺化硅外延層 一般可提供合適的電子特性，例如降低的接觸電阻。此問題亦可能導致靜態(tài)隨機存儲器晶胞的制造合格率的下降。

發(fā)明內(nèi)容
利用本發(fā)明的較佳實施例，上述這些與其它問題大致上可獲得解決與規(guī) 避，且大體上可達成技術優(yōu)點，其中本發(fā)明的較佳實施例的一目的為提供一種 半導體元件，且此半導體元件至少包括一絕緣層設置在隔離相鄰金屬氧化物半 導體元件的淺溝渠隔離上。絕緣層從半導體基材的表面實質(zhì)升高。此升高的
(Elevated)絕緣層有利于具有所需厚度的外延源極/漏極區(qū)的形成，且可防止源 極/漏極外延層的橫向擴展。此創(chuàng)新的元件結構可提升金屬氧化物半導體晶體 管的性能、增進靜態(tài)隨機存儲器晶胞的性能、以及提高整體靜態(tài)隨機存儲器產(chǎn) 品的制造合格率。
根據(jù)本發(fā)明的一較佳實施例，提出一種半導體元件，至少包括一半導體基 材具有一上表面，此基材由具有第一晶格常數(shù)的第一半導體材料所組成。半導 體元件亦至少包括第一凹陷與第二凹陷，其中第一凹陷與第二凹陷形成在基材 中且均填設有第二半導體材料。第二半導體材料具有第二晶格常數(shù)，第二晶格 常數(shù)不同于第一半導體材料的晶格常數(shù)。而且，第二半導體材料自半導體基材 的上表面抬升。半導體元件還至少包括一隔離區(qū)位于第一凹陷與第二凹陷之 間，此隔離區(qū)具有第一絕緣層與第二絕緣層，其中第一絕緣層延伸進入基材中， 第二絕緣層位于第一絕緣層上且延伸在基材的上表面上。
根據(jù)本發(fā)明的另一較佳實施例，提出一種半導體元件，至少包括一半導體 基材，其中半導體基材是由具有第一晶格常數(shù)的第一半導體材料所組成，半導
體基材具有一上表面。半導體元件亦至少包括一柵極電極位于半導體基材上。 半導體元件亦至少包括一第一隔離區(qū)位于半導體基材中，第一隔離區(qū)具有第一 絕緣層延伸進入半導體基材中、以及第二絕緣層位于第一絕緣層上，該二絕緣 層抬升于上表面之上。半導體元件亦至少包括一第二隔離區(qū)位于半導體基材 中，第二隔離區(qū)具有第三絕緣層延伸進入半導體基材中、以及第四絕緣層位于 第三絕緣層上，第四絕緣層抬升于上表面之上。半導體元件還至少包括一第一 主動區(qū)位于柵極電極與第一隔離區(qū)之間，第一主動區(qū)至少包括一第一部分延伸 進入半導體基材中、以及一第二部分抬升于上表面之上。半導體元件還至少包 括一第二主動區(qū)位于柵極電極與第二隔離區(qū)之間，第二主動區(qū)至少包括一第三
6部分延伸進入半導體基材中、以及一第四部分抬升于上表面之上。每一第一主 動區(qū)與第二主動區(qū)至少包括具有第二晶格常數(shù)的第二半導體材料，且第二晶格 常數(shù)不同于第一半導體材料的第一晶格常數(shù)。
本發(fā)明的優(yōu)點為本發(fā)明的創(chuàng)新半導體元件結構可提升金氧半導體晶體管 的性能、增進靜態(tài)隨機存儲晶胞的性能、以及提高整體靜態(tài)隨機存儲產(chǎn)品的制 造合格率。
本發(fā)明的其它優(yōu)點為本發(fā)明的半導體元件可減少或最小化靜態(tài)隨機存儲 晶胞中的N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的尺寸，而 可進一步地縮減靜態(tài)隨機存儲晶胞的尺寸，因而可達到最大可能的存儲晶胞密 度。


為了更完全了解本發(fā)明及其優(yōu)點，現(xiàn)結合所附附圖而參照以下的描述，其
中
圖1A是一種已知的靜態(tài)隨機存儲器晶胞的示意圖1B是一種已知的靜態(tài)隨機存儲器晶胞的部分剖面圖2是依照本發(fā)明一較佳實施例的一種靜態(tài)隨機存儲器晶胞的部分示意
圖3是依照本發(fā)明一較佳實施例的一種靜態(tài)隨機存儲器晶胞的部分示意
圖4是依照本發(fā)明一較佳實施例的一種靜態(tài)隨機存儲器晶胞的部分示意
圖5是依照本發(fā)明一較佳實施例的一種靜態(tài)隨機存儲器晶胞的部分示意
圖6至圖10是一較佳實施例的靜態(tài)隨機存儲器晶胞結構經(jīng)過各種處理步 驟后的部分剖面圖。
主要元件符號說明
2:第一反用換流器 4:第二反用換流器
5:靜態(tài)隨機存儲器晶胞
710: 50: 55: 56: 65: 70:
75c 75g
76: 78:
80c
編
80g 80s-81 83 85 85c 85d 85g 85s 86:
88:
101
103
150
200
A:
BL: C:
硅基材
靜態(tài)隨機存儲器晶胞 靜態(tài)隨機存儲器晶胞 介電層 間隙壁
12:鍺化硅外延層
:通道區(qū) :柵極電極
輕摻雜源極區(qū)
柵極介電層 通道區(qū) .A:覆蓋層 :柵極電極 A:覆蓋層
上表面
柵極介電層
57:虛設間隙壁 68:硅化層
75: N型金屬氧化物半導體晶體^
75d:漏極區(qū)
75s:源極區(qū)
77:輕摻雜漏極區(qū)
80: P型金屬氧化物半導體晶體,
80d:漏極區(qū)
謝-B:底層 80s:源極區(qū) 80s-B:底層
82:輕摻雜漏極區(qū) 84:輕摻雜源極區(qū)
p型金屬氧化物半導體晶體管
通道區(qū) 85d:漏極區(qū)
A:
-A:
F極電極
85d-B: 85s:源極區(qū) 85S-B:底層 87:輕摻雜漏極區(qū) 100:基材
102:凹陷 104:凹陷
輕摻雜源極區(qū)
柵極介電層 :凹陷 :凹陷 :靜態(tài)隨機存儲器晶胞
:拉伸應力膜 250:靜態(tài)隨機存儲器晶胞
儲存節(jié)點 B:儲存節(jié)點
位線 ^ :位線
D:漏極GND:接地
Nl:拉降N型金屬氧化物半導體晶體管 N2:拉降N型金屬氧化物半導體晶體管
N3: N型金屬氧化物半導體晶體管 N4: N型金屬氧化物半導體晶體管
Pl:拉升P型金屬氧化物半導體晶體管 P2:拉升P型金屬氧化物半導體晶體管 S:源極 VDD:供應電壓
WL:字符線
具體實施例方式
較佳實施例的制造與應用將詳細討論如下。然而，應該了解的一點是，本 發(fā)明提供許多可應用的創(chuàng)新概念，這些創(chuàng)新概念可在各種特定背景中加以體 現(xiàn)。所討論的特定實施例僅用以舉例說明制造與應用本發(fā)明的特定方式，并非 用以限制本發(fā)明的范圍。
本發(fā)明將根據(jù)特定背景中的較佳實施例來加以描述，此特定背景稱為強化 的靜態(tài)隨機存儲器元件與靜態(tài)隨機存儲器晶胞結構及其制造方法。此創(chuàng)新的靜 態(tài)隨機存儲器晶胞結構至少包括升高的絕緣層位于元件隔離區(qū)上，其中此元件
隔離區(qū)介于鄰近的P型金屬氧化物半導體(PMOS)的源極/漏極區(qū)之間，且源極 /漏極區(qū)至少包括升高的外延鍺化硅(SiGe)層。升高的絕緣層在元件隔離區(qū)上的 整合可通過增加一些工藝歩驟來加以制作，其中這些工藝步驟可例如與傳統(tǒng)互 補式金屬氧化物半導體(CMOS)制作流程兼容。用以形成絕緣區(qū)的這些工藝步 驟將導致靜態(tài)隨機存儲器的產(chǎn)品合格率獲得全面性的提升。
請參照圖2，其是依照本發(fā)明一較佳實施例的一種互補式金屬氧化物半導 體靜態(tài)隨機存儲器晶胞50的部分示意圖。此部分的靜態(tài)隨機存儲器晶胞50 至少包括P型金屬氧化物半導體晶體管80與85，例如圖1A所示的拉升P型 金屬氧化物半導體晶體管Pl與P2，形成在基材100的N型區(qū)(例如，N型井) 中。此部分的靜態(tài)隨機存儲器晶胞50也至少包括N型金屬氧化物半導體晶體 管75，例如圖1A所示的拉降N型金屬氧化物半導體晶體管N1或N2，形成 在基材100的P型區(qū)(例如，P型井)中?；?00的材料一般為硅(Si)，但亦可由砷化鎵(GaAs)、磷化鎵砷(GaAsP)、磷化銦(InP)、砷化鎵鋁(GaAlAs)、磷化銦鎵(InGaP)等等所組成。替代性地，基材100可為一半導體層形成在一絕緣層上，而呈所謂的絕緣層上有硅(silicon-on-insulator， SOI)芯片架構。
P型金屬氧化物半導體晶體管80與85均分別至少包括源極區(qū)80s與85s、以及漏極區(qū)80d與85d，其中源極區(qū)80s與85s、以及漏極區(qū)80d與85d分別為P型金屬氧化物半導體晶體管80與85的主動區(qū)。源極區(qū)80s與85s、以及漏極區(qū)80d與85d為形成于基材100中的鍺化硅外延層，且從基材100的上表面81抬升。源極區(qū)80s與85s、以及漏極區(qū)80d與85d從柵極電極的間隙壁65的邊緣延伸至淺溝渠隔離(STI)的邊緣。在一較佳實施例中，源極區(qū)80s與85s、以及漏極區(qū)80d與85d從基材100的上表面81提高約50 A至約500A之間。由于鍺化硅的源極區(qū)80s與85s、以及漏極區(qū)80d與85d的晶格常數(shù)大于硅基材100的晶格常數(shù)，因此分別介于鍺化硅的源極區(qū)80s與漏極區(qū)80d之間、以及源極區(qū)85s與漏極區(qū)85d之間的通道區(qū)80c與85c處于單軸壓縮應變下，而使得通道區(qū)80c與85c的空穴遷移率增加。此一現(xiàn)象可能導致估量過的P型金屬氧化物半導體的驅(qū)動電流的大幅增進。在一較佳實施例中，源極區(qū)80s與85s、以及漏極區(qū)80d與85d均分別具有實質(zhì)固定的鍺含量，例如實質(zhì)鍺含量介于約5%至約45%。在另一較佳實施例中，源極區(qū)80s與85s、以及漏極區(qū)80d與85d中的鍺含量，從上表面處的約0%的鍺含量漸次變化至接近源極與漏極底部/基材100界面的約45%的最大含量。在圖2中還示出，N型金屬氧化物半導體晶體管75至少包括延伸進入基材100的重摻雜N型源極區(qū)75s與漏極區(qū)75d，而源極區(qū)75s與漏極區(qū)75d并未從基材100的上表面81往上實質(zhì)抬升。
靜態(tài)隨機存儲器晶胞50還至少包括絕緣層70，其中此絕緣層70形成在淺溝渠隔離的頂上。淺溝渠隔離提供在一特定井或基材中的相同類型的N型金屬氧化物半導體或P型金屬氧化物半導體晶體管之間，例如P型金屬氧化物半導體晶體管80與85之間，的電性隔離，且亦提供形成在分離井中的相鄰N型金屬氧化物半導體與P型金屬氧化物半導體晶體管之間，例如N型金屬氧化物半導體晶體管75與P型金屬氧化物半導體晶體管80之間，的電性隔離。絕緣層70可為氮化硅，但亦可由氮氧化物、氧化硅、碳化硅(SiC)、氮碳化硅(SiCN)及其任何組合等等所組成。在一較佳實施例中，絕緣層70在源極區(qū)80s、漏極區(qū)80d、源極區(qū)85s與漏極區(qū)85d形成前先形成。絕緣層70的邊緣與淺溝渠隔離的邊緣實質(zhì)對齊。在后續(xù)鍺化硅外延成長工藝中形成源極區(qū)80s、漏極區(qū)80d、源極區(qū)85s與漏極區(qū)85d時，絕緣層70作為鍺化硅外延層的橫向伸展的阻障。因此，絕緣層70的厚度約與將形成的源極區(qū)80s、漏極區(qū)80d、源極區(qū)85s和漏極區(qū)85d的升高部分約相同。在一較佳實施例中，絕緣層70的厚度約50A至約300A，而P型金屬氧化物半導體晶體管80與85的源極區(qū)80s、漏極區(qū)80d、源極區(qū)85s與漏極區(qū)85d具有升高部分，且升高部分高于基材100的上表面81約50A至約300A。在另一實施例中，P型金屬氧化物半導體晶體管80與85的源極區(qū)80s、漏極區(qū)80d、源極區(qū)85s與漏極區(qū)85d具有升高部分，且升高部分高于基材100的上表面81約150A至約400A，由于實質(zhì)增厚的P型金屬氧化物半導體的源極與漏極區(qū)而獲得大幅縮減的接觸電阻。
在較佳實施例中，外延鍺化硅源極區(qū)80s與85s、以及漏極區(qū)80d與85d的升高部分的一邊與另一邊分別鄰近于柵極電極間隙壁65的一邊緣、與鄰近于絕緣層70的一邊緣。此外，絕緣層70的絕緣特性加強相鄰的N型金屬氧化物半導體與P型金屬氧化物半導體晶體管之間的電性隔離。在較佳實施例中，靜態(tài)隨機存儲器晶胞亦至少包括硅化層68，其中硅化層68形成在N型金屬氧化物半導體與P型金屬氧化物半導體的源極區(qū)480s與85s和漏極區(qū)80d與85d的上表面上。硅化層68較佳為硅化鎳(NiSi2)、硅化鈷(CoSi2)、硅化鴇(WSi2)、硅化鈦(TiSi2)或等等。硅化層68可進一步降低源極/漏極區(qū)的接觸電阻，進而可改善N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的性能。
在另一較佳實施例中，如圖3所示，絕緣層70的邊緣從淺溝渠隔離的邊緣朝內(nèi)偏移，而使P型金屬氧化物半導體源極/漏極區(qū)的接觸面積增加。有利特征包括進一步縮減接觸電阻、與制造P型金屬氧化物半導體的源極/漏極區(qū)的電性接觸時具有增大的工藝限度。為清楚描述且避免重復，用來描述圖2的靜態(tài)隨機存儲器晶胞50的相同數(shù)字與文字可應用在圖3與接下來的附圖中的各種元件上。圖2所描述的參考數(shù)字于此亦可能不會再次詳細描述。
圖4是依照本發(fā)明的另一較佳實施例的一種靜態(tài)隨機存儲器晶胞150的部分示意圖。在靜態(tài)隨機存儲器晶胞150中的P型金屬氧化物半導體元件，例如
iiP型金屬氧化物半導體晶體管80與85，的每個外延鍺化硅源極/漏極區(qū)至少包
括--底層以及一位于底層之上的覆蓋層。舉例而言，利用p型金屬氧化物半導
體晶體管80的源極區(qū)的底層80s-B與覆蓋層80s-A來說明本實施例的創(chuàng)新特征。底層80s-B中的鍺具有相對高的鍺含量，而覆蓋層80s-A中的鍺具有相對低的鍺含量。在一較佳實施例中，底層與覆蓋層均分別具有實質(zhì)固定的鍺含量，例如底層80s-B中的20%的鍺與覆蓋層80s-A中的5%的鍺。在另一較佳實施例中，覆蓋層80s-A與底層80s-B的鍺含量從覆蓋層80s-A的上表面的約0%的鍺逐漸變化至接近底層80s-B/基材100的界面的最大含量的約45%。在又一較佳實施例中，覆蓋層80s-A具有實質(zhì)固定且介于約0%至約15%的低鍺含量，而底層80s-B的鍺含量逐漸變化至接近底層80s-B/基材100界面的約45%。而且，不是具有固定鍺含量就是具有漸次變化(Gmded)的鍺含量的覆蓋層80s-A的厚度約為300A。底層80s-B與覆蓋層80s-A的全部鍺化硅層的厚度介于約400A至約IOOOA之間。
通過提供具有高鍺含量的底層與低鍺含量的覆蓋層的外延鍺化硅源極/漏極區(qū)，在靜態(tài)隨機存儲器晶胞中的P型金屬氧化物半導體元件的性能可獲得進一步改善。在一方面，在靜態(tài)隨機存儲器晶胞的P型金屬氧化物半導體晶體管的源極與漏極區(qū)中具有高鍺含量的底層，例如P型金屬氧化物半導體晶體管80的底層80s-B與80d-B，在通道區(qū)中產(chǎn)生增強的單軸壓縮應變，而可導致增強的P型金屬氧化物半導體晶體管驅(qū)動電流。在另一方面，具有低鍺含量的鍺化硅源極/漏極覆蓋層，例如P型金屬氧化物半導體晶體管80的覆蓋層80s-A與80d-A，可在源極/漏極區(qū)與形成于其上的硅化物層68之間產(chǎn)生高質(zhì)量界面，此乃因為硅化物層68具有與硅實質(zhì)匹配但不與鍺匹配的晶格常數(shù)。源極/漏極與硅化物層68的優(yōu)良界面可降低N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的源極/漏極區(qū)的接觸電阻，因而可改善N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的性能。
具有外延鍺化硅源極與漏極區(qū)的P型金屬氧化物半導體晶體管通過增加通過其通道區(qū)的空穴遷移率，可提高電性強度。在靜態(tài)隨機存儲器晶胞的P型金屬氧化物半導體晶體管的提升可用以縮減靜態(tài)隨機存儲器晶胞的尺寸，這是因為相較于非應變P型金屬氧化物半導體晶體管，利用具有縮小的元件尺寸的應變P型金屬氧化物半導體晶體管可達到預設P型金屬氧化物半導體驅(qū)動電圖5是依照本發(fā)明的另一較佳實施例的一種靜態(tài)隨機存儲器晶胞250的部分示意圖。除了 P型金屬氧化物半導體晶體管80與85的外延鍺化硅源極與漏極區(qū)與絕緣層70外，靜態(tài)隨機存儲器晶胞250還至少包括拉伸應力膜200，其中此拉伸應力膜200形成在靜態(tài)隨機存儲器晶胞的N型金屬氧化物半導體晶體管的柵極區(qū)、以及源極區(qū)與漏極區(qū)的至少一部分上，例如N型金屬氧化物半導體晶體管75的柵極電極75g、源極區(qū)75s與漏極區(qū)75d。拉伸應力膜200的材料較佳為介電材料，例如氮化硅、氮氧化物、氧化物等等。在替代實施例中，拉伸應力膜200亦可至少包括半導體、金屬及其組合等等。拉伸應力膜200可以為單層或復合層的型式。拉伸應力膜200的有利特征為當拉伸應力膜200沉積在N型金屬氧化物半導體晶體管上時，其具有內(nèi)應力，并在N型金屬氧化物半導體晶體管的通道區(qū)，例如N型金屬氧化物半導體晶體管的信道區(qū)75的信道區(qū)75c中引發(fā)拉伸應變。拉伸應變的強度受到拉伸應力膜200與下方材料的相關特性的影響。在較佳實施例中，拉伸應力膜200是由氮化硅所組成，且其厚度介于約50A至約IOOOA之間。如熟悉此技藝的人員所知，N型金屬氧化物半導體晶體管的通道區(qū)中的拉伸應變可提升電子遷移率，因而可導致估量過的N型金屬氧化物半導體的驅(qū)動電流的大幅增進。在靜態(tài)隨機存儲器晶胞的N型金屬氧化物半導體晶體管的提升可用以縮減靜態(tài)隨機存儲器晶胞的尺寸，這是因為相較于非應變N型金屬氧化物半導體晶體管，利用具有縮小的元件尺寸的應變N型金屬氧化物半導體晶體管可達到預設N型金屬氧化物半導體驅(qū)動電流。
形成在靜態(tài)隨機存儲器晶胞250的N型金屬氧化物半導體晶體管上的拉伸應力膜200亦作為維持預設靜態(tài)隨機存儲器晶胞的靜態(tài)噪聲容許度(StaticNoiseMargin; SNM)的重要角色，而在如先前所述的本發(fā)明的較佳實施例中，靜態(tài)隨機存儲器晶胞的P型金屬氧化物半導體晶體管以增進驅(qū)動電流的方式獲得提升。
如在此技術領域中所知，靜態(tài)噪聲容許度為評估靜態(tài)隨機存儲器晶胞的操作穩(wěn)定度的重要因素。在靜態(tài)隨機存儲元件的位線中的電壓干擾發(fā)生時，靜態(tài)噪聲容許度衡量靜態(tài)隨機存儲器晶胞的邏輯穩(wěn)定度。一般將靜態(tài)噪聲容許度最大化，以確保存儲元件中的晶胞穩(wěn)定度。為了使互補式金屬氧化物半導體的靜
13態(tài)隨機存儲器晶胞可在較廣噪聲容許度的穩(wěn)態(tài)下運作，靜態(tài)隨機存儲器晶胞中
的拉降N型金屬氧化物半導體晶體管，例如圖1A的拉降N型金屬氧化物半導體晶體管N1與N2，的驅(qū)動電流較佳是等于靜態(tài)隨機存儲器晶胞中的拉升P型金屬氧化物半導體晶體管，例如圖1A的拉升P型金屬氧化物半導體晶體管P1與P2，的驅(qū)動電流。隨著P型金屬氧化物半導體晶體管的性質(zhì)的改變，如同形成鍺化硅源極/漏極區(qū)在P型金屬氧化物半導體晶體管中以在其通道區(qū)中形成壓縮應變，而增加P型金屬氧化物半導體晶體管的驅(qū)動電流的例子，P型金屬氧化物半導體與N型金屬氧化物半導體晶體管的驅(qū)動電流率亦會改變。此改變需增加N型金屬氧化物半導體晶體管的驅(qū)動電流，以保持初始且經(jīng)最佳化的N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的驅(qū)動電流率。一種提升靜態(tài)隨機存儲器晶胞中的拉降N型金屬氧化物半導體晶體管驅(qū)動電流的方法為增加其尺寸，而這樣的方式一般是不適宜的，因為在先進科技中通常較佳是增加靜態(tài)隨機存儲器晶胞的密度。替代性地，通過形成拉伸應力膜200于靜態(tài)隨機存儲器晶胞250的N型金屬氧化物半導體晶體管上，靜態(tài)隨機存儲器晶胞中的拉降N型金屬氧化物半導體晶體管的尺寸不需增加即可以在靜態(tài)隨機存儲器晶胞中維持預設且堅強的靜態(tài)噪聲容許度。
在本發(fā)明的另一及/或替代實施例中，可減少或最小化靜態(tài)隨機存儲器晶胞中的N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的尺寸，以進一步地縮減靜態(tài)隨機存儲器晶胞的尺寸，因而可達到最大可能的存儲晶胞密度。就這一點而言，可通過形成如同先前所描述的鍺化硅源極與漏極區(qū)的方式，將拉升P型金屬氧化物半導體晶體管的驅(qū)動電流維持在一默認值。通過形成拉伸應力膜于靜態(tài)隨機存儲器晶胞的拉降N型金屬氧化物半導體晶體管上，可獲得具有縮減的晶體管尺寸的拉降N型金屬氧化物半導體晶體管的匹配驅(qū)動電流。因此，縱使靜態(tài)隨機存儲器晶胞的晶體管特征尺寸進一步縮減，仍可保持預設高靜態(tài)噪聲容許度的特性。在較佳實施例中，調(diào)整拉伸應力膜200的應力程度、膜厚、膜的尺寸等等，以獲得靜態(tài)隨機存儲器晶胞的拉降N型金屬氧化物半導體晶體管的匹配驅(qū)動電流。
應該注意的一點是，僅顯示出一定數(shù)量的例子，例如靜態(tài)隨機存儲器晶胞50、 55、 150與250，來表達提供絕緣層70于隔離物之上，例如淺溝渠隔離、區(qū)域性硅氧化(LOCOS)隔離等等，的創(chuàng)新特征，因而使大幅增厚的P型金屬氧化物半導體晶體管的源極與漏極區(qū)成為可能，其中大幅增厚的P型金屬氧化物半導體晶體管的源極與漏極區(qū)可在P型金屬氧化物半導體晶體管中產(chǎn)生所需
應變。而且，僅示出每個靜態(tài)隨機存儲器晶胞50、 55、 150與250的一部分，以利說明與清晰。然而，在此技術領域中具有通常知識的人員可了解到，此創(chuàng)新特征可應用在不同于靜態(tài)隨機存儲器晶胞的集成電路元件中，其中這些集成電路元件需要性能增進的P型金屬氧化物半導體元件，這些性能尤其例如為增加的驅(qū)動電流與降低的接觸電阻。
此外，如在此技術中所知，應變N型金屬氧化物半導體晶體管時亦可利用將硅源極與漏極外延層形成在鍺化硅基材上的方式加以制作。由于硅的晶格常數(shù)實質(zhì)小于鍺化硅的晶格常數(shù)，因此所形成的N型金屬氧化物半導體晶體管的通道區(qū)處于固定拉伸應變下，而使得通道區(qū)中具有增進的電子遷移率。如此可能導致估量的N型金屬氧化物半導體驅(qū)動電流獲得大幅增進。如熟悉此技術的人員所能了解的，如同上述的形成絕緣層70于P型金屬氧化物半導體晶體管之間的隔離物上的創(chuàng)新特征，可輕易地應用來形成絕緣層于N型金屬氧化物半導體晶體管之間的隔離物上，借以提升N型金屬氧化物半導體晶體管的性能。
此外，在不脫離本發(fā)明的精神與范圍下，顯示在不同實施例中的應變誘發(fā)材料與各種晶體管架構，可予以改變、替代與結合。上述例子所說明的特定元件或元件的需求在任何程度上均非用以限制本發(fā)明的實施例。
圖6至圖10是一種制作較佳實施例的靜態(tài)隨機存儲器晶胞，例如圖2所示的靜態(tài)隨機存儲器晶胞50或圖4所示的靜態(tài)隨機存儲器晶胞150，的工藝的示范實施例。請參照圖6，此工藝至少包括制造P型金屬氧化物半導體晶體管80與85在N型區(qū)，例如基材100的N型井，之中或之上，以及制造N型金屬氧化物半導體晶體管75于P型區(qū)，例如基材100的P型井，之中或之上。P型金屬氧化物半導體晶體管80可包括輕摻雜源極區(qū)84、輕摻雜漏極區(qū)82、以與門極電極80g形成于柵極介電層83之上。P型金屬氧化物半導體晶體管85可包括輕摻雜源極區(qū)86、輕摻雜漏極區(qū)87、以與門極電極85g形成于柵極介電層88之上。N型金屬氧化物半導體晶體管75可包括輕摻雜源極區(qū)76、輕摻雜漏極區(qū)77、以與門極電極75g形成于柵極介電層78之上。通過已知的場隔離物，例如淺溝渠隔離，P型金屬氧化物半導體晶體管80與85、以及N型金屬氧化物半導體晶體管75彼此電性隔離。已知可采用制作N型金屬氧化物半導體晶體管、P型金屬氧化物半導體晶體管、與淺溝渠隔離的多種適合材料與方法。
接下來，請參照圖7，形成介電層56于基材的上表面。透過例子，介電層56可采用氮化硅(Si3N4或SixNy)、氧化物及/或氮氧化硅(Si"Ny)，然而不排除其它適合的介電材料?？衫萌魏芜m合方式，例如化學氣相沉積(CVD)、等離子增強化學氣相沉積(PECVD)或物理氣相沉積(PVD)，來成長或毯覆式(blanket)沉積這些材料。在--較佳實施例中，介電層56與下方的基材地形共形。對介電層56的表面實施第一微影工藝，此第一微影工藝至少包括形成光刻膠圖案，以選擇性蝕刻P型金屬氧化物半導體晶體管80與85的區(qū)域上的介電層56。
繼續(xù)參照圖8，進行第一合適蝕刻工藝，例如等離子體非等向性蝕刻工藝，而移除在P型金屬氧化物半導體晶體管80與85的區(qū)域中的介電層56，并在柵極電極80g與85g側(cè)壁留下虛設間隙壁(Dummy Spacers)57、以及在N型金屬氧化物半導體晶體管75N與淺溝渠隔離上留下絕緣層70。隨后，利用第二合適蝕刻工藝，例如等離子體非等向性蝕刻工藝，形成凹陷101、 102、 103與104于P型金屬氧化物半導體晶體管80與85的源極/漏極區(qū)的基材100中。在一較佳實施例中，凹陷IOI、 102、 103與104的深度從基材100的上表面量起可介于約500A至約2000A之間。
接下來，如圖9所示，將應變誘發(fā)材料填入凹陷101、 102、 103與104中直至高度高于基材IOO的上表面。透過例子，成長第一外延鍺化硅層于凹陷101、 102、 103與104中，以分別形成P型金屬氧化物半導體晶體管80的源極/漏極區(qū)的鍺化硅底層80s-B與80d-B、以及P型金屬氧化物半導體晶體管85的源極/漏極區(qū)的鍺化硅底層85s-B與85d-B。進行鍺化硅外延工藝時可利用氣相二氯硅烷/氫化鍺/氯化氫/氫氣(DCS/GeH4/HCl/H2)化學氣相沉積，且在約5Torr-50Torr的縮減壓力與約50(TC-1000。C下進行。在鍺化硅底層中愈高的氫化鍺比例與愈高的鍺含量，則空穴遷移率上的應變效應愈明確。在一較佳實施例中，鍺化硅底層具有約20%的鍺含量，因而分別在P型金屬氧化物半導體晶體管80的通道區(qū)80c與P型金屬氧化物半導體晶體管85的通道區(qū)85c產(chǎn)生所需的壓縮應變。
16繼續(xù)參照圖9，選擇性地成長第二外延鍺化硅層于P型金屬氧化物半導體
晶體管80的源極/漏極區(qū)的鍺化硅底層80s-B與80d-B、以及P型金屬氧化物半導體晶體管85的源極/漏極區(qū)的鍺化硅底層85s-B與85d-B的上表面上，以形成P型金屬氧化物半導體晶體管80的源極/漏極區(qū)的鍺化硅覆蓋層80s-A與80d-A、以及P型金屬氧化物半導體晶體管85的源極/漏極區(qū)的鍺化硅覆蓋層85s-A與85d-A。制作第二外延鍺化硅層時是利用具有工藝參數(shù)相似于應用來形成第一鍺化硅外延層的工藝參數(shù)的鍺化硅外延工藝，但具有約0%至約20%的較低鍺含量。覆蓋層80s-A、 80d-A、 85s-A與85d-A的較低鍺含量提供P型金屬氧化物半導體晶體管80與85的鍺化硅源極/漏極區(qū)的上表面上的鍺化硅、與在后續(xù)工藝步驟中形成于其上的硅化物層之間實質(zhì)匹配的晶格常數(shù)，因而有助于實質(zhì)無缺陷的硅化物對源極/漏極接口的產(chǎn)生。此進而可降低對P型金屬氧化物半導體晶體管80與85的鍺化硅源極/漏極區(qū)的導線接觸的電阻。
在一較佳實施例中，第一鍺化硅外延層的厚度為約500A至約2500A，且第二鍺化硅外延層的厚度為約50A至約300A。在先前的工藝步驟中形成于淺溝渠隔離區(qū)上的絕緣層70，在形成P型金屬氧化物半導體晶體管80與85的鍺化硅源極/漏極層的外延工藝期間阻擋鍺化硅外延層的橫向伸展。
繼續(xù)請參照圖10，移除柵極電極80g與85g側(cè)壁上的虛設間隙壁、以及N型金屬氧化物半導體晶體管區(qū)上的絕緣層70。利用合適的材料而在N型金屬氧化物半導體晶體管75、以及P型金屬氧化物半導體晶體管80與85的側(cè)壁上形成柵極電極間隙壁65。利用合適的工藝，例如擴散及/或植入工藝，對N型金屬氧化物半導體晶體管、以及P型金屬氧化物半導體晶體管80與85的源極/漏極區(qū)進行摻雜，以形成重摻雜源極/漏極區(qū)。硅化層68較佳是形成在N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的源極/漏極區(qū)與柵極電極(未示)上，以降低N型金屬氧化物半導體與P型金屬氧化物半導體晶體管的源極/漏極區(qū)與柵極電極的電阻。硅化物較佳為硅化鎳(NiSi2)、硅化鈷(CoSi2)、硅化鎢(WSi2)、硅化鈦(TiSi2)等等。
選擇性地，可形成拉伸應力膜(未示)于N型金屬氧化物半導體晶體管的柵極區(qū)、以及源極區(qū)與漏極區(qū)的至少一部分上，例如N型金屬氧化物半導體晶體管75的柵極電極75g、源極區(qū)75s與漏極區(qū)75d。這樣的拉伸應力膜的材料可為介電材料，例如氮化硅、氮氧化物與氧化物，以在靜態(tài)隨機存儲器晶胞的N型金屬氧化物半導體晶體管的通道區(qū)中，例如N型金屬氧化物半導體晶體
管75的通道區(qū)75c，產(chǎn)生拉伸應變。因此，如同上述的解釋，靜態(tài)隨機存儲 器晶胞的N型金屬氧化物半導體晶體管的提升驅(qū)動電流可用以提升N型金屬 氧化物半導體晶體管的性能，縮減靜態(tài)隨機存儲器晶胞的尺寸，尤其是保持預 設的靜態(tài)隨機存儲器晶胞的靜態(tài)噪聲容許度。
在完成現(xiàn)階段的工藝步驟后，互補式金屬氧化物半導體制造程序可從此處 繼續(xù)，例如通過沉積第一內(nèi)層介電層(ILD)于基材上、以及在N型金屬氧化物 半導體與P型金屬氧化物半導體晶體管的源極/漏極區(qū)與柵極電極需要接觸的 處挖出接觸開口穿過內(nèi)層介電層。可利用金屬沉積工藝來填充導電接觸材料， 例如鎢，于接觸開口中。接著，可在基材表面上實施平坦化工藝，例如化學機 械研磨(CMP)工藝，以移除基材表面上的過量鉤結構，而較佳提供后續(xù)處理步 驟實質(zhì)平坦的基材表面。
雖然本發(fā)明及其優(yōu)點已詳細描述如上，然應該了解到的一點是，在不偏離 后附申請專利范圍所界定的本發(fā)明的精神與范圍下，當可在此進行各種改變、 取代以及修正。而且，熟悉本技術的人員將可輕易地了解到，制造較佳實施例 的材料、工藝步驟、工藝參數(shù)可在本發(fā)明的范圍內(nèi)予以改變。
此外，本申請案的范圍并非用以將本發(fā)明的范圍限制在說明書所描述的工 藝、機械、制造、物質(zhì)成分、手段、方法以及歩驟的特定實施例中。任何在此 技術領域中具有通常知識的人員，將可輕易從本發(fā)明的揭露中了解到，現(xiàn)存或 曰后所發(fā)展出的可與上述的對應的實施例執(zhí)行實質(zhì)相同的功能、或達到實質(zhì)相 同的結果的工藝、機械、制造、物質(zhì)成分、手段、方法或歩驟，可依據(jù)本發(fā)明 來加以應用。因此，所附的權利要求范圍是用以將這類工藝、機械、制造、物 質(zhì)成分、手段、方法或步驟含括在其范圍內(nèi)。
18
權利要求
1、一種半導體元件，其特征在于，至少包括一基材，具有一上表面，該基材由具有一第一晶格常數(shù)的一第一半導體材料所組成；一第一區(qū)，至少包括形成在該基材中的一第一凹陷，且該第一凹陷填設有一第二半導體材料，該第二半導體材料具有一第二晶格常數(shù)；一第二區(qū)，至少包括形成在該基材中的一第二凹陷，且該第二凹陷填設有該第二半導體材料；以及一隔離區(qū)，設于該第一區(qū)與該第二區(qū)之間，該隔離區(qū)具有一第一絕緣層與一第二絕緣層，該第一絕緣層延伸進入該基材中，該第二絕緣層位于該第一絕緣層上且延伸在該基材的上表面上。
2、 根據(jù)權利要求1所述的半導體元件，其特征在于，該第一區(qū)為一第一 金屬氧化物半導體晶體管的一源極/漏極區(qū)，且其中該第二區(qū)為一第二金屬氧 化物半導體晶體管的一源極/漏極區(qū)。
3、 根據(jù)權利要求2所述的半導體元件，其特征在于，每一該第一金屬氧 化物半導體晶體管與該第二金屬氧化物半導體晶體管是一 P型金屬氧化物半 導體晶體管，其中該第二半導體材料的該第二晶格常數(shù)大于該第一半導體材料的該第一晶格常數(shù)。
4、 根據(jù)權利要求3所述的半導體元件，其特征在于，該第一半導體材料 至少包括硅，且其中該第二半導體材料至少包括鍺化硅。
5、 根據(jù)權利要求2所述的半導體元件，其特征在于，該第一金屬氧化物 半導體晶體管的該源極/漏極區(qū)與該第二金屬氧化物半導體晶體管的該源極/ 漏極區(qū)均分別至少包括一底層、與一位于底層上的覆蓋層。
6、 根據(jù)權利要求5所述的半導體元件，其特征在于，該覆蓋層至少包括 具有一第一鍺含量的鍺化硅，該底層至少包括具有一第二鍺含量的鍺化硅， 該第二鍺含量大于該第一鍺含量。
7、 根據(jù)權利要求5所述的半導體元件，其特征在于，該覆蓋層與該底層 均至少包括具有漸次變化的鍺含量的鍺化硅。
8、 根據(jù)權利要求1所述的半導體元件，其特征在于，該第二絕緣層至少包括氮化硅、氮氧化硅、氧化硅、碳化硅、氮碳化硅、與上述元素的組合的 其中之一。
9、 根據(jù)權利要求1所述的半導體元件，其特征在于，該第一絕緣層的-第一邊緣與該第二絕緣層的一第一邊緣對齊，其中該第一絕緣層的一第二邊 緣與該第二絕緣層的 一第二邊緣對齊。
10、 根據(jù)權利要求1所述的半導體元件，其特征在于，填入該第一凹陷 與該第二凹陷的該第二半導體材料延伸至一高度高于該基材的該上表面。
全文摘要
本發(fā)明涉及一種半導體元件，至少包括一基材具有一上表面，該基材由具有一第一晶格常數(shù)的一第一半導體材料所組成；一第一區(qū)至少包括形成在該基材中的一第一凹陷，且該第一凹陷填設有一第二半導體材料，該第二半導體材料具有一第二晶格常數(shù)；一第二區(qū)至少包括形成在該基材中的一第二凹陷，且該第二凹陷填設有該第二半導體材料；以及一隔離區(qū)，設于該第一區(qū)與該第二區(qū)之間，該隔離區(qū)具有一第一絕緣層與一第二絕緣層，該第一絕緣層延伸進入該基材中，該第二絕緣層位于該第一絕緣層上且延伸在該基材的上表面上。
文檔編號H01L27/11GK101540326SQ20081013300
公開日2009年9月23日 申請日期2008年7月4日 優(yōu)先權日2008年3月20日
發(fā)明者莊學理, 梁孟松, 蔡宏智, 鄭光茗 申請人:臺灣積體電路制造股份有限公司