電子系統(tǒng)、半導(dǎo)體集成電路和終端裝置的制作方法

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導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：電子系統(tǒng)、半導(dǎo)體集成電路和終端裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通過信號線向遠(yuǎn)程裝置發(fā)送信號的電子系統(tǒng)，且更具體地涉及這樣一種電子系統(tǒng)，即該電子系統(tǒng)發(fā)送具有小于加在該電子系統(tǒng)上的電源電壓的幅度的信號.進(jìn)一步地，本發(fā)明涉及用在這種電子系統(tǒng)中的半導(dǎo)體集成電路和終端裝置.背景技術(shù)近來，在開發(fā)小幅度高速信號發(fā)送方面已經(jīng)進(jìn)行了很多的活動(dòng) 在這種發(fā)送中，發(fā)送了具有小于電源電壓的幅度的信號。例如，已知的有GTL ( Gunning Transceiver Logic)標(biāo)準(zhǔn)。根據(jù)這種GTL標(biāo)準(zhǔn)，輸出電路是一個(gè)開放漏極式驅(qū)動(dòng)器并采用了一種阻抗匹配終端。在這些條件下，定義了以下參數(shù)終端電壓Vtt-I. 2V士5^:終端電壓Vh朋-O. 8V;輸出高電平電壓Vo =0. 8V+400mV; 輸出低電平電壓Voi^O. 8V—400tnV; 輸入高電平電壓Vm-O. 8V+50mV;且輸入低電平電壓Vm=0. 8V—50mV。有關(guān)小幅度高速信號發(fā)送的已知參考文獻(xiàn)有l(wèi)) Tag"chi等人的〃 COMPARf JVG SMALL — AMPLITUDE JiVTERRACES TOWARD 100 MJJZ TJMES〃， IV汰feei Etec汁onics， ATo. 591,第 269 — 290頁，1993. 9. 27; 2) 丁agudti等人的"SMALL — AMPLITUDE JATTERFACE CIRCUJT FOR JJJGH — SPEED MEMORY BUS",Study Document o/ Institute o/ Etectrottics, Commrniication and Jn/ormcrfioti Engineers, iVoi)etn&er 26， 1993。困l是一種電子系統(tǒng)的系統(tǒng)框困，在該電子系統(tǒng)中，具有小于電源電壓的幅度的小幅度信號經(jīng)過總線而在電子系統(tǒng)之間傳送。困 1所示的系統(tǒng)包括一個(gè)微處理器1、SDRAM (同步動(dòng)態(tài)隨機(jī)存取存儲器)器件2!、22和2 (n是一個(gè)整數(shù))、以及通過其傳送小幅度信號的總線3。目前，微處理器l與DRAM器件2！—2 之間的信號傳送是以幾十MHz進(jìn)行的。然而，需要以100MHz或更高的頻率進(jìn) 行信號傳送。困2是傳統(tǒng)接口與用在上述電子系統(tǒng)中的總線系統(tǒng)的電路困。一個(gè)微處理器5具有信號輸入/輸出端6、基準(zhǔn)電壓輸入端7和輸入電路8。信號輸入/輸出端6被用來輸入和輸出信號DQ。基準(zhǔn)電壓輸入端7被用來接收基準(zhǔn)電壓VKEF。輸入電路8包括一個(gè)差動(dòng) 放大器電路。另外，徵處理器5帶有一個(gè)提供電源電壓VCC(例如等于3. 3V)的VXX7電源線10、通過其提供電源電壓VSS(例如等于0V)的VSS電源線、一個(gè)主體電路11和一個(gè)推挽式輸出電路 12。推挽式輸出電路12由起上拉作用的增強(qiáng)型p溝道MOS晶體管13和起下拉作用的增強(qiáng)型n溝道MOS晶休管14組成?？偩€15傳送小幅度信號。終端電壓源16產(chǎn)生終端電壓VTT (例如等于1. 65\0。 VTT電壓線17向與其相連的部分提供終端電壓VTT。在圖2中連接有兩個(gè)終端電阻18和19(例如為50 Q)。 SDRAM器件20具有用于輸入和輸出信號DQ的信號輸入/輸出端21及接收基準(zhǔn)電壓VVe/的基準(zhǔn)電壓輸入端22、具有差動(dòng)放大器電路的輸入電路23、以及推挽式輸出電路24。在圖2的結(jié)構(gòu)中，終端電壓源16產(chǎn)生的終端電壓VTT作為基準(zhǔn)電壓We/而被加到微處理器5的基準(zhǔn)電壓輸入端7和 SDRAM20的基準(zhǔn)電壓輸入端22上。在困2的接口電路和總線系統(tǒng)中，信號DQ是以這樣的方式傳送的，即中心電壓被設(shè)定為等于基準(zhǔn)電壓VVe/( = 1.65VO，且該幅度在士400mV的范圍內(nèi)。例如，當(dāng)微處理器5將信號DQ送向 DRAM裝置20時(shí)，pMOS晶休管13被關(guān)斷(不導(dǎo)通)，且nMOS 晶體管14導(dǎo)通。在此情況下，信號DQ被設(shè)定在低電平(L)。當(dāng) pMOS晶體管13導(dǎo)通和nMOS晶體管14關(guān)斷時(shí)，信號IX 被切換到高電平(H)。當(dāng)輸出電路12輸出低電平時(shí)，電流從終端電壓源 16流向負(fù)載。當(dāng)輸出電路12輸出高電平時(shí)，電流從負(fù)載流向終端電壓源16。一般地，終端電壓源16由一個(gè)諸如開關(guān)整流器或串聯(lián)整流器這樣的電壓源構(gòu)成。然而，這種整流器不適于接收來自電源的電流。如果電流從負(fù)載流向電壓源，終端電壓VTT將被改變?？紤]到以上問題，可以采用如圖3所示的總線系統(tǒng)。圖3所示的總線系統(tǒng)包括一個(gè)用于產(chǎn)生電源電壓VCC的電源電壓發(fā)生電路 25。電路25與VCG電源線26相連。另外，還設(shè)置了一條VSS電源線27。另外，該系統(tǒng)還包括終端電阻28—31(每一個(gè)都例如為 100Q)、分壓電阻32和33、以及微處理器5的電源電壓輸入端34 和35。電阻32和33對電源電壓VCG進(jìn)行分壓，以產(chǎn)生基準(zhǔn)電壓在此總線系統(tǒng)中，由終端電阻28和29組成的終端部分被設(shè)定在約50Q，且由終端電阻30和31構(gòu)成的終端部分被i殳定在大約等于50Q。然而，圖3所示的總線系統(tǒng)具有以下缺點(diǎn)。終端電阻29和28 以及終端電阻30和31分別被串聯(lián)地連接在VCC線26與VSS線 27之間。因此，即使當(dāng)沒有信號傳送時(shí)，電流也在終端電阻28—31中流動(dòng)，從而增大了功耗。如果將分壓電阻32和33設(shè)計(jì)成具有大電阻值，則可以降低流過電阻32和33的電流。然而，如果電阻32和33沒有良好的精度，基準(zhǔn)電壓Vre/將不等于終端電壓V"TT?；鶞?zhǔn)電壓We/與基準(zhǔn)電壓VTT之差將起著輸入信號的直流偏置電壓的作用，這降低了在輸入信號的高電平或低電平側(cè)的操作余量。因此，需要采用高精度的電阻32和33。 ^而，這導(dǎo)致成本的增大。發(fā)明內(nèi)容本發(fā)明的總體目的，是提供一種消除了上述缺點(diǎn)的電子系統(tǒng)、一種集成電路器件和終端裝置。本發(fā)明的一個(gè)更具體的目的，是提供一種電子系統(tǒng)、一種集成電路器件和一種終端裝置，其中通過防止偏移電壓的產(chǎn)生能夠以較低的電力消耗保證終端電壓的穩(wěn)定和輸入信號的充分運(yùn)行余量。本發(fā)明的這些目的是借助一種電子系統(tǒng)實(shí)現(xiàn)的，該電子系統(tǒng)包括多個(gè)電子電路，每一個(gè)電子電路都具有信號輸入和輸出功能多一條總線，多個(gè)電子電路與該總線相連；與該總線的端部相連的第一終端電阻；以及，一個(gè)終端電壓電路，它具有產(chǎn)生第一電壓的第一部分和產(chǎn)生第二電壓的第二部分，第一電壓與第二電壓之和作為電源電壓而被提供到與總線相連的多個(gè)電子電路的輸出電路，且第二電壓作為終端電壓而被提供到第一終端電阻。本發(fā)明的上述目的，是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括一個(gè)輸出電路，它具有一個(gè)由第一p溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的一個(gè)第一上拉元件和一個(gè)由第一ti溝道絕緣柵型場效應(yīng)晶體管枸成的第一下拉元件；一個(gè)第一倒相器，它具有由第二;P 溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第二上拉無件和由第二 ti溝道絕緣柵型場效應(yīng)晶體管枸成的第二下拉無件；以及，第二倒相器，它具有由第三P溝道絕緣柵型場效應(yīng)晶體管枸成的第三上拉元件和由第三n溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第三下拉元件，提供到所述第一和第二倒相器的電源電壓與提供到所述輸出電路的電源電壓相同。本發(fā)明的上述目的，也是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括一個(gè)輸出電路，它具有由一個(gè)第一 tt溝道絕緣柵型場效應(yīng) 晶體管枸成的第一上拉無件，和由一個(gè)第二 w溝道絕緣柵型場效應(yīng)晶休管枸成的第一下拉無件，該第一 n溝道絕緣柵型場效應(yīng)晶體管的閾值電壓等于或高于從所述輸出電路輸出的低電平信號并低于所述所述第二n溝道絕緣柵型場效應(yīng)晶體管的閾值電壓。本發(fā)明的上述目的，也是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括一個(gè)輸出電路，它具有由一個(gè)耗盡型的第一n溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第一上拉元件，和一個(gè)由增強(qiáng)型的第二ti 溝道絕緣柵型場效應(yīng)晶體管枸成的第一下拉元件，第一 n溝道絕緣柵型場效應(yīng)晶體管具有等于或高于從所述輸出電路輸出的低電平信號的閾值電壓。本發(fā)明的上迷目的，也是借助應(yīng)用到一個(gè)電子系統(tǒng)上的終端裝置來實(shí)現(xiàn)的，該電子糸統(tǒng)包括多個(gè)電子電路，它每一個(gè)都具有信號輸入和輸出功能；以及，與多個(gè)電子電路相連的總線；所述終端裝置包括與總線的端部相連的終端電阻和封裝所述終端電阻的部件。本發(fā)明的上球目的，還是借助一種電子系統(tǒng)實(shí)現(xiàn)的，該電子系統(tǒng)包括:具有信號輸入和輸出勸能和一個(gè)推挽式輸出電路的多個(gè)電子電路；一條與多個(gè)電子電路相連的總線；以及，一個(gè)終端裝置，它具有一個(gè)具有上升特性的第一非線性無件和一個(gè)具有上升特性的第二非線性無件，第一非線性無件沿著正向方向連接在一個(gè)終端電壓線與所述總線之間，第二非線性元件沿著正向方向連接在總線與攜帶著低于經(jīng)過終端電壓線提供的終端電壓的電壓的電壓線之間，當(dāng)沒有信號經(jīng)過總線傳送時(shí)在總線中沒有電流流過。本發(fā)明的上述目的也是借助一種終端裝置實(shí)現(xiàn)的。該終端裝置包括一個(gè)具有上升特性的第一非線性無件；以及，一個(gè)具有上升特性的第二非線性無件，該第一非線性元件沿著正向方向連接在總線與一個(gè)終端電壓線之間一終端電壓是通過該終端電壓線提供的，第二非線性無件沿著正向方向連接在總線與一條電壓線之間一通辻該電壓線提供一個(gè)低于終端電壓的電壓。本發(fā)明的上述目的也是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括多個(gè)邏輯判定電路，其每一個(gè)都具有一個(gè)第一負(fù)載元件一該第一負(fù)載無件具有與提供電源電壓的電源線相連的第一端，和一個(gè) 絕緣柵型第一 ti溝道場效應(yīng)晶體管一該場效應(yīng)晶體管具有與第一負(fù)載元件的一個(gè)第二端相連的漏極、經(jīng)過一個(gè)第一輸入保護(hù)電路而被提供有一個(gè)內(nèi)部終端電壓的柵極、以及接收一個(gè)發(fā)送信號的源極，通過對發(fā)送信號進(jìn)行邏輯判定而獲得的輸出信號經(jīng)過漏極而得到輸出；以及，一個(gè)內(nèi)部基準(zhǔn)電壓發(fā)生電路，它具有一個(gè)帶有與所述電源線相連的第一端的第二負(fù)載無件、一個(gè)真有與第二負(fù)載無件的第二端相連的漏極、與第二n溝道場效應(yīng)晶體管的漏極和第一w溝道場效應(yīng)晶體管的柵極相連的柵極、和通過一個(gè)終端電壓輸入端和一個(gè)第二輸入保護(hù)電路接收終端電壓的源極的絕緣柵型第二 n溝道場效應(yīng)晶體管、以及具有與第二rt溝道場效應(yīng)晶體管的柵極相連的第一端和與第二輸入保護(hù)電路的第二端相連的電容，所述內(nèi)部基準(zhǔn)電壓在第二n溝道場效應(yīng)晶體管的柵極獲得，多個(gè)邏輯判定電路和所述內(nèi)基準(zhǔn)電壓發(fā)生電路組成了與總線相連的電子電路的輸入電路，發(fā)送信號通過該總線。本發(fā)明的上述目的也是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括多個(gè)邏輯判定電路，其每一個(gè)都具有一個(gè)帶有與提供電源電壓的電源線相連的第一端的第一負(fù)載無件，和一個(gè)絕緣柵型第一 ti 溝道場效應(yīng)晶體管，該場效應(yīng)晶體管具有與第一負(fù)載無件的第二端相連的漏極、通過一個(gè)第一輸入保護(hù)電路而被提供有一個(gè)內(nèi)部基準(zhǔn) 電壓的柵極、和接收一個(gè)發(fā)送信號的源極，通過對發(fā)送信號進(jìn)行邏輯判定而獲得的輸出信號經(jīng)過漏極而被輸出；以及一個(gè)內(nèi)部基準(zhǔn)電壓發(fā)生電路，它具有一個(gè)帶有一個(gè)與所述電源線相連的第一端的第二負(fù)載無件，一個(gè)絕緣柵型第二 n溝道場效應(yīng)晶體管，該場效應(yīng)晶體管具有與第二負(fù)載無件的第二端相連的漏極、連接到第二 n溝道場效應(yīng)晶體管的漏極和第一 w溝道場效應(yīng)晶體管的柵極的柵極、和經(jīng)過基準(zhǔn)電壓輸入端和一個(gè)第二輸入保護(hù)電路而接收基準(zhǔn)電壓的源極一該基準(zhǔn)電壓被用來進(jìn)行所述邏輯判定，和一個(gè)帶有與第二n溝道場效應(yīng)晶體管的源極相連的非倒相輸入端、與其輸出端和第一n溝道場效應(yīng)晶體管的柵極相連的倒相輸入端的運(yùn)算放大器，所述內(nèi)部基準(zhǔn)電壓是在該運(yùn)算放大器的輸出端獲得的，多個(gè) 邏輯判定電路和所述內(nèi)部基準(zhǔn)電壓發(fā)生電路組成了與總線相連的電子電路的輸入電路發(fā)送信號通過該總線。本發(fā)明的上述目的也是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括多個(gè)邏輯判定電路，其每一個(gè)都具有一個(gè)帶有與一個(gè)提供電源電壓的電源線相連的第一端的第一負(fù)載無件，和一個(gè)絕緣柵型第一 n溝道場效應(yīng)晶體管一該場效應(yīng)晶體管具有與第一負(fù)載元件的第二端相連的漏極、被提供有一個(gè)內(nèi)部基準(zhǔn)電壓的柵極、和一個(gè)源極，和一個(gè)第一可變阻抗無件一該元件具有與該源極相連的電流輸入端、一個(gè)被設(shè)定到地電位的電流輸出端、和一個(gè)通過一個(gè)發(fā)送信號輸入端和一個(gè)第一輸入保護(hù)電路而接收一個(gè)發(fā)送信號的控制端，通過對發(fā)送信號進(jìn)行邏輯判定而獲得的輸出信號就通過該第一 n 溝道場效應(yīng)晶體管的漏極而輸出；以及，一個(gè)內(nèi)基準(zhǔn)電壓發(fā)生電路，它具有帶有一個(gè)與電源線相連的第一端的第二負(fù)載元件，一個(gè)絕緣柵型第二tt溝道場效應(yīng)晶體管一該場效應(yīng)晶體管具有與第二負(fù)載無件的第二端相連的漏極、與該第二端和第一n溝道場效應(yīng)晶體管的柵極相連的柵極、和一個(gè)源極，以及一個(gè)第二可變阻抗元件一該無件具有與第二 tt溝道場效應(yīng)晶體管的源極相連的電流輸入端、被置為地電位的電流輸出端、和經(jīng)過一個(gè)基準(zhǔn)電壓輸入端和一個(gè)第二輸入保護(hù)電路而接收基準(zhǔn)電壓的控制端，該基準(zhǔn)電壓被用來對發(fā)送信號進(jìn)行邏輯判定，該內(nèi)部基準(zhǔn)電壓是在第二 n溝道場效應(yīng)晶體管的柵極獲得的。本發(fā)明的上述目的也是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括一個(gè)差動(dòng)放大器電路，該電路被提供有應(yīng)當(dāng)受到邏輯判定的輸入信號和用來進(jìn)行邏輯判定的基準(zhǔn)電壓；以及，一個(gè)輸入電路，它包括一個(gè)電流控制電路，后者對所述差動(dòng)放大器電路進(jìn)行控制以使流辻所述差動(dòng)放大器電路的電流隨著基準(zhǔn)電壓的改變的變化處于預(yù)定的范圍內(nèi)。本發(fā)明的上述目的，還是借助一種電子電路實(shí)現(xiàn)的，該電子電路與一個(gè)第一電源線相連(通過該第一電源線提供一個(gè)第一電源電壓)，所述電子電路包括一個(gè)由一個(gè)P溝道絕緣柵型場效應(yīng)晶體管枸成的第一晶體管，該晶體管具有與通過其提供等于或低于第一電源電壓的第二電源電壓的第二電源線相連的源極、與電子電路的輸出端相連的漏極、和被提供有第一信號的柵極一該第一信號可在一個(gè)與第二電源電壓對應(yīng)的高電平同一個(gè)與地電壓對應(yīng)的低電平之間轉(zhuǎn)換；一個(gè)由一個(gè)n溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第二晶體管，該場效應(yīng)晶體管具有與第二電源線相連的漏極、與輸出端相連的源極、和被提供有一個(gè)第二信號的柵極一該第二信號可在與所述第一電源電壓對應(yīng)的高電平同與地電壓對應(yīng)的低電平之間轉(zhuǎn)換；以及，一個(gè)由一個(gè)tl溝道絕緣柵場效應(yīng)晶體管構(gòu)成的第三晶體管，該晶體管具有與該輸出端相連的漏極、與地相連的源極、和被提供有一個(gè)笫三信號的柵極一該第三信號可在與第一電源電壓對應(yīng)的高電平同一個(gè)與地電壓對應(yīng)的第二電平之間轉(zhuǎn)換。本發(fā)明的上述目的，還是借助一種電子電路實(shí)現(xiàn)的，該電子電路包括一個(gè)輸出控制電路，它具有與經(jīng)其提供第一電源電壓的第一電源線相連的電源端，并輸出第一和第二信號一該第一和第二信號均可在與第一電源電壓對應(yīng)的一個(gè)高電平同一個(gè)與地電壓對應(yīng)的低電平之間轉(zhuǎn)換；一個(gè)第一倒相器，它具有與經(jīng)其提供等于或低于第一電源電壓的第二電源電壓的第二電源線相連的電源端、提供有第一信號的輸入端、和輸出可在一個(gè)與第二電源電壓對應(yīng)的高電平同一個(gè)與地電壓對應(yīng)的低電平之間轉(zhuǎn)換的信號的輸出端；一個(gè) 第二倒相器，它具有與第一電源線相連的電源端、提供有第二信號的輸入端、和輸出可在與第一電源電壓對應(yīng)的一個(gè)高電平同與地電壓對應(yīng)的一個(gè)低電平之間轉(zhuǎn)換的信號的輸出端；由一個(gè)1>溝道絕緣柵型場效應(yīng)晶體管枸成的第一晶體管，該晶體管具有與第二電源線相連的漏極、與輸出端相連的源極、和與第一例相器的輸出端相連的柵極；由一個(gè)n溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第二晶體管，該晶體管具有與第二電源線相連的漏極、與輸出端相連的源極、和提供有第一信號的柵極；以及，由一個(gè)w溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第三晶體管，該晶體管具有與輸出端相連的漏極、接地的源極、和與第二倒相器的輸出端相連的柵極。

從以下結(jié)合附圖所進(jìn)行的詳細(xì)描述，本發(fā)明的其他目的、特征和優(yōu)點(diǎn)將變得更為明顯。在附圖中囹l是在其中傳送小幅度信號的電子系統(tǒng)的樞囹；圉2是可以應(yīng)用于囷1的電子裝置的接口電路和總線系統(tǒng)的電路圉；困3是可以應(yīng)用于圖l所示的電子裝置的另一接口電路和另一總線系統(tǒng)的電路圖；圉4是根據(jù)本發(fā)明的第一個(gè)方面的電子系統(tǒng)的電路困；團(tuán)5是根據(jù)本發(fā)明的第二方面的電子系統(tǒng)的電路圉；國6是本發(fā)明的第一實(shí)施例的基本部分的電路困；困7是囹6所示的微處理器的部分電路圖；困8、9和10是顯示圖7的電路的操作的電路圖；國11是困6所示的微處理器的另一個(gè)例子的部分電路圖；圉12、13和14是困ll所示電路的電路困；困15是本發(fā)明的第二實(shí)施例的基本部分的電路困；困16是囹15所示徵處理器的部分電路圖；困17是囹16所示的rtMOS晶體管的靜態(tài)特性的曲線圖；困18是本發(fā)明的第二實(shí)施例的部分電路困；困19是本發(fā)明的第一實(shí)施例的部分電路困；囹19A是圉16所示的電壓發(fā)生電路的電路困；圖20是本發(fā)明的第三實(shí)施例的基本部分的電路圉；困21是本發(fā)明的第四實(shí)施例的基本部分的電路圖；圉22是本發(fā)明的第五實(shí)施例的基本部分的電路困；困23是囹22的終端模塊的電路困；圖24是根據(jù)本發(fā)明的第五實(shí)施例的系統(tǒng)的基本部分的立體囹；圖25是用于本發(fā)明的第五實(shí)施例中的終端電壓發(fā)生電路的電路困；困26是本發(fā)明的第六實(shí)施例的基本部分的電路圉；困27是困26的終端單元的特性曲線困；圖28是本發(fā)明的第七實(shí)施例的基本部分的電路圖；圉29是困28的終端單元的特性曲線圉；圉30是用于本發(fā)明的第七實(shí)施例中的終端模塊的電路圉；圉31是本發(fā)明的第八實(shí)施例的基本部分的電路圖；圖32是圖31所示的偏置電壓發(fā)生電路的電路圉；囷33是國32所示的一個(gè)運(yùn)算放大器的電路困多圉34是困32所示的另一種運(yùn)算放大器的電路圖；困35是用于本發(fā)明的第八實(shí)施例中的終端單無的特性曲線圉；圉36是本發(fā)明的第九實(shí)施例的基本部分的電路困；困37是與在前述附圖中公布的輸入電路不同的輸入電路的電路囹；圖38是圉37所示輸入電路的特性曲線圖；困39是具有多個(gè)輸入電路的多輸入端半導(dǎo)體集成電路器件的輸入電路單無的框圉，每一個(gè)輸入電路都具有圖38所示的結(jié)枸；圖40是根據(jù)本發(fā)明的第十實(shí)施例的輸入電路的電路圖；圉41是困40的輸入電路的操作電路困；困42是根據(jù)本發(fā)明的第十一實(shí)施例的輸入電路的框困；困43是根據(jù)本發(fā)明的第十二實(shí)施例的輸入電路的框圉；困44是困40所示的輸入電路的詳細(xì)結(jié)構(gòu)的框圖；困45是圖41所示的輸入電路的詳細(xì)結(jié)枸的框圖；困46是圉45所示的內(nèi)部基準(zhǔn)電壓發(fā)生電路的電路困；圖47是圖42所示的輸入電路的詳細(xì)結(jié)枸的框圖；圉48是與前述附圖中所示的輸入電路不同的輸入電路的電路圖；圉49是圖48所示的差動(dòng)放大器電路中消耗的電流與加在其上的基準(zhǔn)電壓之間的關(guān)系曲線困；圉50是根據(jù)本發(fā)明的輸入電路的第一方面的框圉；圉51是根據(jù)本發(fā)明的輸入電路的第二方面的框圉；圉52是圖51所示的配置的詳細(xì)結(jié)構(gòu)的電路圖；圉53是圖51所示的電流控制電路的輸出與基準(zhǔn)電壓的曲線圖；困54是根據(jù)本發(fā)明的輸入電路的第三方面的框囹；團(tuán)55是根據(jù)本發(fā)明的輸出電路的一個(gè)方面的電路困；困56是根據(jù)本發(fā)明的第十三實(shí)施例的輸入電路的電路囹；圉57是困56所示的差動(dòng)放大器電路消耗的電流與基準(zhǔn)電壓之間的關(guān)系的曲線困；圉58是根據(jù)本發(fā)明的第十四實(shí)施例的輸入電路的電路囹；困59是囹58所示的差動(dòng)放大器電路消耗的電流與基準(zhǔn)電壓之間的關(guān)系的曲線圖；困60是根據(jù)本發(fā)明的第十五實(shí)施例的輸入電路的電路囹多困61是圉60所示的差動(dòng)放大器電路中消耗的電流與基準(zhǔn)電壓之間的關(guān)系的曲線國；困62是圉60所示的差動(dòng)放大器電路中消耗的電流與其中所用的晶體管的柵極長度偏差之間的關(guān)系的曲線囹；困63是圖48所示的差動(dòng)放大器電路中消耗的電流與晶體管的柵極長度偏差之間的關(guān)系的曲線困；圉64是根據(jù)本發(fā)明的第十六實(shí)施例的輸入電路的電路圉豕圉65是囹64的差動(dòng)放大器電路中消耗的電流與基準(zhǔn)電壓之間的關(guān)系的曲線圖；固66是根據(jù)本發(fā)明的第十七實(shí)施例的輸入電路的電路困；囹67是困66的差動(dòng)放大器電路中消耗的電流與基準(zhǔn)電壓之間的關(guān)系的曲線圉；圖68是圖66的差動(dòng)放大器電路中消耗的電流與其中所用的晶休管的柵極長度的偏差之間的關(guān)系的曲線囹；圖69是根據(jù)本發(fā)明的第十八實(shí)施例的輸入電路的電路囹；圖70是圖69的差動(dòng)放大器電路中消耗的電流與基準(zhǔn)電壓之間的關(guān)系的曲線圖；圖71是根據(jù)本發(fā)明的第十九實(shí)施例的輸入電路的電路困；圖72是根據(jù)本發(fā)明的第二十實(shí)施例的輸入電路的電路困；囹73是根據(jù)本發(fā)明的第二十一實(shí)施例的輸入電路的電路困；困74是根據(jù)本發(fā)明的第二十二實(shí)施例的輸入電路的電路圉多困75是根據(jù)本發(fā)明的第二十三實(shí)施例的輸入電路的電路困；困76是根據(jù)本發(fā)明的第二十四實(shí)施例的輸入電路的電路困；圉77是根據(jù)本發(fā)明的第二十五實(shí)施例的輸入電路的電路困；圖78是加到圖77所示的輸出電路上的輸入信號的波形圖; 圖79是頻率為200MHz的輸入信號的波形圖；圖80是當(dāng)終端電壓等于1. 65V時(shí)輸入信號的幅度與wMOS電流鏡式差動(dòng)放大器電路的輸入電路的時(shí)間延遲之間的關(guān)系曲線困；圖81是當(dāng)終端電壓等于1. OV時(shí)輸入信號的幅度與wMOS 電流鏡式差動(dòng)放大器電路的輸入電路的時(shí)間延遲之間的關(guān)系曲線圖；圖82是根據(jù)本發(fā)明的電子系統(tǒng)的第一個(gè)例子的框圖；困83是根據(jù)本發(fā)明的電子系統(tǒng)的第二個(gè)例子的框圉；困84是根據(jù)本發(fā)明的電子泉統(tǒng)的第三個(gè)例子的框圖；圖85是本發(fā)明的第四個(gè)例子的框圖。
具體實(shí)施方式
圖4是基于本發(fā)明的一個(gè)第一方面的電子系統(tǒng)的一個(gè)電路圖。囹4所示的電子系統(tǒng)包括一個(gè)電壓發(fā)生電路37,其含有用于產(chǎn)生電壓VI的電壓發(fā)生電路38、用于產(chǎn)生電壓V2的電壓發(fā)生電路39、以及電壓輸出端40和41。電壓發(fā)生電路38與39為串聯(lián)連接。電路38和39所產(chǎn)生的電壓VI和分別提供到電壓輸出端40和41。電源線42傳送等于電壓發(fā)生電路37產(chǎn)生的Vl+V2的電源電壓。終端電壓線4 3傳送等于由電壓發(fā)生電路37輸出的電壓 V2的終端電壓VTT。一個(gè)集成電路44經(jīng)過信號輸入/輸出端45 實(shí)現(xiàn)信號的輸入與輸出。集成電路44具有一個(gè)電源電壓輸入端46 和一條電源線47，電源電壓輸入端46接收電源電壓Vl+V2，而電源線47則將電壓Vl+V2作為一個(gè)電源電壓來加以提供。進(jìn)一步地，集成電路44具有一個(gè)推挽式輸出電路48，其包括一個(gè)p溝道絕緣柵型場效應(yīng)管49作為一個(gè)上拉部件，以及一個(gè)n—溝道絕緣柵型場效應(yīng)管50，作為一個(gè)下拉部件。進(jìn)一步地，困4所示的系統(tǒng)包括一條形成一信號傳輸路徑的總線，以及一個(gè)端接該總線51的終端電阻52。該系統(tǒng)還包括一集成電路53，其完成信號的輸入和輸出。集成電路53具有輸入信號的信號輸入端54、基準(zhǔn)電壓輸入端55、以及一輸入電路56;從電壓發(fā)生電路37輸出的電壓被提供給該基準(zhǔn)電壓輸入端55。在圖4所示的系統(tǒng)中，輸出電路48被提供有電壓Vl+V2作為電源電壓，而終端電阻52則被提供有電壓作為終端電壓 VTT。因此，就能夠傳送一個(gè)具有中心電壓為V2的信號。當(dāng)將電壓VI和V2設(shè)置為彼此相等的情況下，可以將終端電壓VTT設(shè) 置為電壓Vl+V2的一半。當(dāng)晶體管49截止時(shí)，晶體管50被導(dǎo)通，輸出電路48的輸出便被轉(zhuǎn)換成低電平。在這種情況下，一個(gè)電流知順序地在由電壓發(fā) 生電路39、終端電壓線43、終端電阻52、總線51、n溝道晶體管50、地、電壓發(fā)生電路39所組成的一個(gè)閉合回路中流動(dòng)。因而，電壓輸出端41的電壓被保持于電壓V2。當(dāng)晶體管49被導(dǎo)通、晶體管50被截止時(shí)，輸出電路的輸出被轉(zhuǎn)換成高電平。在這種情況下，電流"順序地在由電壓發(fā)生電路 38、電源線42、晶體管49、總線51、終端電阻52、再到電壓發(fā)生器38 所組成的閉合回路中流動(dòng)。因而，電壓輸出端41的電壓保持于電壓V2。根據(jù)本發(fā)明的第一個(gè)方面，在如上述的方式中，由于電壓發(fā) 生電路37由電壓發(fā)生電路38和39串聯(lián)連接組成，并且即使在電流進(jìn)入電壓發(fā)生電路37時(shí)也能夠保持電壓輸出端41于電壓V2，所以能夠保證終端電壓VTT等于電壓V2的穩(wěn)定性。進(jìn)一步地，當(dāng)總線51不傳送任何信號時(shí)，在終端電阻52中無電流流動(dòng)，從而便可降低對電源的消耗。而且，對于集成電路44和53，終端電壓 VT，T可被用作為基準(zhǔn)電壓We/。因此，就有可能使基準(zhǔn)電壓 We/與終端電壓VTT相一致，防止電壓偏移的出現(xiàn)，進(jìn)而保證足夠的工作裕度。困5是一個(gè)基于本發(fā)明第二方面的電子系統(tǒng)的電路圉。該系統(tǒng)包括一個(gè)電壓發(fā)生電路58，其產(chǎn)生一個(gè)電壓V3。一條用于提供電壓V3作為電源電壓的電源線59與該電路58相連。該系統(tǒng)還包括一個(gè)電壓發(fā)生電路60，其產(chǎn)生一個(gè)電壓V4。電路60包括一個(gè)用于接收電壓的電源電壓輸入端61、一條電源線62、以及一個(gè) 運(yùn)算放大器63。而且，電壓發(fā)生電路60包括分壓電路64和65，對電壓V3進(jìn)行分壓。進(jìn)一步地，電壓發(fā)生電路60包括一個(gè)電壓輸出端66，電壓V4通過其得到輸出；還包括在一條終端電壓線67，用于提供從電壓發(fā)生電路60輸出的電壓V4，作為終端電壓VTT。在電壓發(fā)生電路60中，電壓V3被電阻64和65所分壓，從而產(chǎn)生一個(gè)分電壓被提供到運(yùn)算放大器63的第一輸入端。運(yùn)算放大器63的輸出被及饋至其第二輸入端，因此，該第二輸入端，即電壓輸出端66，則被施加有電壓V4，其與由電阻64和66所分壓過的分壓相同。該系統(tǒng)包括一個(gè)集成電路68，其具有一個(gè)信號通過其進(jìn)行信號輸入和輸出的信號輸入/輸出端69、一個(gè)通過其接收電壓作為電源電壓的電源電壓輸入端70、一條通過其提供電壓作為電源電壓的電源線71、以及一個(gè)推挽式輸出電路72。該推挽式輸出電路72包括一個(gè)作為一個(gè)上拉部件的P溝道絕緣柵型場效應(yīng)晶體管 73，和一個(gè)作為一個(gè)下拉部件的n溝道絕緣柵型場效應(yīng)晶體管 74。進(jìn)一步地，還提供有一條用作信號傳輸路徑的總線75，一個(gè) 端接該總線75的終端電阻器76。該系統(tǒng)進(jìn)一步包括一個(gè)信號通過其得到輸出和輸入的集成電路77。電路77包括一個(gè)通過其輸入信號的信號輸入端78、一個(gè)通過其由電壓發(fā)生電路60輸出的電壓作為基準(zhǔn)電壓We/得以施加的基準(zhǔn)電壓輸入端79、以及一個(gè) 輸入電路80。假設(shè)電阻64和65的電阻值分別被表示為R"和R65，終端電壓VTT被寫作V3X私5( 1 64+K65),使得一個(gè)具有等于終端電壓 VTT的中心電壓的小幅信號能夠得以傳送。當(dāng)R"-Re5時(shí)，終端電壓VTT可設(shè)置為等于V3/2。當(dāng)晶體管73截止而晶體管74導(dǎo)通時(shí)，輸出電路72的輸出被轉(zhuǎn)換成低電平。在這種情況下，電流"以這樣的順序，即運(yùn)算放大器63、終端電壓線67、終端電阻76、總線75、晶體管74、地、電壓發(fā) 生電路58、電源線59和62、再到運(yùn)算放大器63的順序，在由它們所組成的閉合回路中流動(dòng)。當(dāng)晶體管73導(dǎo)通而晶體管74截止時(shí)，輸出電路72的輸出被轉(zhuǎn)換成高電平。在這種情況下，電流"以這樣的順序，即電壓發(fā)生電路58、電源線59和71、晶體管73、總線75、終端電阻76、終端電壓線67、運(yùn)算放大器63、地、再到電壓發(fā)生電路58的順序，在由它們所組成的閉合回路中流'動(dòng)。如上所述，本發(fā)明的第二方面是如此枸成的，使得等于終端電壓VTT的電壓V4通過運(yùn)算放大器63得到及饋。因此，即使當(dāng) 通過電壓輸出端66輸出或輸入電流時(shí)，其中終端電壓VTT等于的穩(wěn)定性也能夠得到保證。進(jìn)一步地，當(dāng)沒有信號經(jīng)總線75傳送時(shí)，在終端電阻76中沒有電流流動(dòng)，使得功耗得以喊少。而且，由于終端電壓VTT可被用作為集成電路68和77的基準(zhǔn)電壓Vre/，所以能夠使基準(zhǔn)電壓 We/與終端電壓VTT相一致，并防止偏移電壓的出現(xiàn)，并能保證足夠的工作裕度?，F(xiàn)在將參照圖6至圖36，給出本發(fā)明之第一至第九實(shí)施例的描述。首先，將參照困6至圖14，描述本發(fā)明的第一實(shí)施例。困6是本發(fā)明第一實(shí)施例基本部分的一個(gè)電路原理固。困6所示的電子系統(tǒng)包括一電壓發(fā)生電路83，其包括電壓發(fā)生電路84和 85以及電壓輸出端86和87。電壓發(fā)生電路84和85各產(chǎn)生一個(gè)例如等于1.0V的電壓V5。電壓發(fā)生電路84和85串聯(lián)相連。通辻電壓輸出端86,輸出一個(gè)等于2XV5(例如-2. OV)的電壓，作為電源電壓VCCQ;通過電壓輸出端87，輸出電壓卩5(例如=1. 0V)，作為終端電壓VTT。困6所示的電子系統(tǒng)還包括一條VCCQ電源線88和一條終端電壓線89， VCCQ電源線88提供從電壓發(fā)生電路83輸出的電源電壓VCCQ(例如二2XV5)，而終端電壓線89則提供從電壓發(fā) 生電路83輸出的終端電壓VTT(例如=510。而且，該電子系統(tǒng) 還包括一個(gè)微處理器90和SDRAM器件91 — 94，每一器件執(zhí)行八比特DQ0—DQ7數(shù)據(jù)的輸入/輸出操作。參考號95—99表示通過其數(shù)據(jù)得以輸入和輸出的數(shù)據(jù)輸入/輸出端。參考號100—104表示通過其基準(zhǔn)電壓得以接收的基準(zhǔn)電壓輸入端。在本發(fā)明的第一實(shí)施例中，終端電壓VTT作為基準(zhǔn)電壓We/被提供給微^b理器和SJDRAM器件91 — 94。微處理器90包括一個(gè)輸入電路105和一個(gè)推挽式輸出電路 110，這些電路對數(shù)據(jù)DQO進(jìn)行處理。SDRAM器件91—94包括輸入電路106—109和推挽式輸出電路111 — 114，這些輸入和輸出電路負(fù)責(zé)處理數(shù)據(jù)CQO。提供有總線115用于傳送數(shù)據(jù)DQO。終端電阻116和117被連接于該總線115的兩端。終端電阻116例如阻值為50fl,而終端電阻117例如阻值為30i2。微處理器90與 SDRAM器件91—94的輸入和輸出電路具有相同的電路配置，在圉7中僅示出作為微處理器90之一部分的輸入和輸出電路。參考圉7，微處理器90具有施加有電源電壓VX7C(例如，為3. 3VO的VCC電源端119、施加有電源電壓VCCQ(例如，為2. 0V) 的VXX7Q電源端120、以及施加有地電壓VSS(OV)的VSS電源端121。微處理器90具有一條與VCC電源端119相連的VCG電源線122、一條與VCCQ電源端120相連的VCCQ電源線123、以及一條與VSS電源端相連的VSS電源線124。微處理器具有施加有電源電壓VCG的一個(gè)主體電路125。符號^^I表示從主體電路125中輸出的數(shù)據(jù)，符號^表示一個(gè)確定該輸出狀態(tài)是否應(yīng)被設(shè)為高阻抗?fàn)顟B(tài)的控制信號。一個(gè)控制電路126上施加有電源電壓VCC,它是由一個(gè)ATOR(或非)電路 127、一個(gè)反相器128和一個(gè)2VAiVT)(與非)電路129組成的。一個(gè) 輸出驅(qū)動(dòng)電路(前置驅(qū)動(dòng)器)130上施加有電源電壓VCCQ，它是由增強(qiáng)型P溝道MOS晶體管133和134、增強(qiáng)型w溝道MOS晶體管135和136組成的。輸出電路110由一個(gè)作為上拉元件的增強(qiáng)型pMOS晶體管137和一個(gè)作為下拉無件的增強(qiáng)型wMOS晶體管138組成。在向一個(gè)其中形成有pMOS晶體管133、134和137的iV型阱施加電源電壓VCC作為一個(gè)及偏置電壓的情況下，當(dāng)電源電壓 VXX7和VCCQ分別在通電或斷電的時(shí)刻變成和時(shí)，電流從 i>MOS晶體管133、 134和137的源極流向該AT型阱。這種電流會損Jt不pMOS晶體管133、 134和137?？紤]到這種情況，在本發(fā)明的第一實(shí)施例中，將VCCQ作為反偏置電壓施加給其中形成有PMOS晶體管133、134和137的iV 型阱。即使當(dāng)在通電或斷電的時(shí)刻電源電壓VCC和VCCQ分別變為和時(shí)，也能防止電流從pMOS晶體管133、 134和137的源極流向其中形成有PMOS晶體管133、 134和137的AT型阱。結(jié) 果，就能夠防止PMOS晶體管133、134和137遭到損壞。參照圖8，當(dāng)控制信號J^"為低時(shí)，反相器128的輸出電平為高，而.JVOR電路127之輸出電平為低。因此，！>MOS晶體管133 導(dǎo)通、nMOS晶休管135截止。進(jìn)一步地，一個(gè)反相器131的輸出電平為高，進(jìn)而pMOS晶休管137被截止。而且，2VAATD電路129 的輸出電平為高，》MOS晶體134被截止。rtMOS晶體管為導(dǎo)通，一個(gè)反相器132之輸出電平為低。nMOS晶體管138為截止。因此，在上述情形下，輸出電路110處于高阻狀態(tài)(Hi—Z)。如困9所示，當(dāng)控制信號Hf為高且數(shù)據(jù)DATA為高時(shí), ATOR電路127的輸出電平為低。所以，！>MOS晶體管133為導(dǎo)通、 nMOS晶體管135為截止。反相器131之輸出電平為高，而l>MOS 晶體管137為截止。N"AiVD電路129之輸出電平為低，而pMOS 晶休管134為導(dǎo)通。tiMOS晶體管136為截止，而倒相器132之輸出電平為高。tiMOS晶體管138為導(dǎo)通。因此，從輸出電路110輸出的信號1X 0為低。如圉io，示，當(dāng)控制信號j^"為高而數(shù)據(jù)n^為低時(shí)，ATOK電路127之輸出電平為高。因此，pMOS晶體管133為截止，而nMOS晶體管135為導(dǎo)通。反相器131的輸出電平為低，而》MOS晶體管137為導(dǎo)通。iVAND電路129的輸出電平為高，而 pMOS晶休管134為截止。nMOS晶休管136為導(dǎo)通，而反相器 132之輸出電平為低。nMOS晶體管138為截止。因此，在上述情況下，從輸出電路110輸出的信號DQ0為高。在本發(fā)明的第一實(shí)施例中，SDRAM器件91 —94以等間隔與總線115相連接，并且僅在微處理器90和DRAM器件91之間提供總線115。所以，當(dāng)總線115的特性阻抗表示為Z0時(shí)，SDRAM 器件91—94通過其等間隔連接的總線115的那些部分之有效特性阻抗小于其SD1 AM 91—94未與之相連接那些部分的有效特性阻抗o一般地，總線115的特性組抗Z0被表示成Z0-a/C)"2，其中L為單位長度的導(dǎo)線電感，C是單位長度的導(dǎo)線電容。例如，典型地，L=250nH/m， G= 100pF。在這種情況下，Z0=(250X 10-V100X10-12)1/2=50S3。另一方面，在SDRAM器件91—94被連接的情況下，加上了它們的負(fù)載電容(更具體地為輸入/輸出端96—99的電容)。如果各具有3. 75j>F電容的SDRAM器件91一94以6. 25mtn的等間隔與總線115相連接，則每米有160個(gè)SDRAM器件被連接到該總線上。假設(shè)每米電容用CL代表，CL=3. 75pFX160tn--600pF/m。在這種情況下，總線115的有效特性阻抗ZL被表示成ZL= 〔 L/(C + CL)〕1/2，且等于18. 9i3(= 〔250X 10-9(100X 10-12 + 600X 10-12〕)。這一有效特性阻抗值遠(yuǎn)遠(yuǎn)小于無負(fù)載時(shí)獲得的特性阻抗 Z0=(50Q)o為了嚴(yán)格建立這種阻抗匹配，從而避免信號的任何反射，應(yīng) 當(dāng)將終端電阻116和117的電阻值設(shè)置為等于該有效特性阻抗 ZL，即等于18.9D。但是，當(dāng)終端電阻116和117的電阻值為18. 9Q時(shí)，從驅(qū)動(dòng)側(cè)計(jì)得的負(fù)載電阻為9.450。而且，餘非輸出電路 110 — 114具有大約為20mA的電流驅(qū)動(dòng)能力，否則輸入電路105 —109是不能夠穩(wěn)定地工作并提供足夠的信號幅度的?？紤]到上述這種情況，根據(jù)本發(fā)明的第一實(shí)施例，不再要求 SJDRAM器件9 1 — 94繞其周圍集中的終端電阻117的值處于嚴(yán) 格匹配的狀態(tài)，而是大于有效特性阻抗ZL。上述值被限制在總線 115無負(fù)載與之連接時(shí)的特性阻抗ZO上，更具體地，該值為30"。另一方面，并沒有任何負(fù)載與微處理器90相連接。因而，將終端電阻116的值設(shè)置為等于這與總線115的在無負(fù)載時(shí)所獲得的特性阻抗相等。結(jié)果，從驅(qū)動(dòng)側(cè)計(jì)得的負(fù)載阻抗是18. 7Q，這與30Q和50Q的并聯(lián)值相等。在種情況下，負(fù)載電阻大于僅僅當(dāng)30D電阻簡單連接于總線115任一側(cè)所獲得的電阻(該負(fù)載電阻則等于15i3)。所以，即使輸出電路110—114具有相對較低的電流驅(qū)動(dòng)能力，也可以獲得一個(gè)大的信號幅度。在本發(fā)明的第一實(shí)施例中，微處理器90和SDRAM器件91—94的輸出電路110 —114是利用CMOS型推挽電路構(gòu)成的，這些推挽電路上施加有電源電壓VCCQ。進(jìn)一步地，終端電壓VTT 等于VCCQ/2，因此信號能以這種方式加以傳輸，即中心電壓等于終端電壓V7T。例如，如果輸出電路110輸出低電平輸出信號，則電流在由電壓發(fā)生電路85、終端電壓線89、終端電阻116和117、總線115、輸出電路110(tiMOS晶體管138)、地、以及電壓發(fā)生電路85枸成的閉合回路中依上述順序流動(dòng)。另外，如果輸出電路110輸出高電平輸出信號，則電流在由電壓發(fā)生電路84、 VX CQ電源線88、輸出電路110(nMOS晶體管 137)、總線115、終端電阻116和117、以及電壓發(fā)生電路84構(gòu)成的閉合回路中依上述順序流動(dòng)。如上所述，根據(jù)本發(fā)明的第一實(shí)施例，由于電壓發(fā)生電路83 的電壓發(fā)生電路84和85串聯(lián)連接，即使電流通過電壓輸出端87 輸出或輸入，電壓輸出端87的電壓也被保持于等于l.OV的電壓 V5。所以，能夠保證終端電壓VTT等于其值為1. 的電壓的穗定性。進(jìn)一步地，當(dāng)沒有信號經(jīng)總線115傳輸時(shí)，終端電阻116和 117內(nèi)無電流流動(dòng)。因而可降低功耗。進(jìn)一步地，根據(jù)本發(fā)明的第一實(shí)施例，終端電壓VTT被作用為微處理器90和SDRAM器件91 —94中所需要的基準(zhǔn)電壓Vre/。所以，可以實(shí)現(xiàn)基準(zhǔn)電壓We/和終端電壓VTT的一致性而不會產(chǎn)生偏移電壓。因而，能夠保證足夠的工作格度。而且，根據(jù)本發(fā)明第一實(shí)施例，電源電壓VCCQ作為輸出驅(qū) 動(dòng)電路130驅(qū)動(dòng)輸出電路110 — 114所必須的電源電壓加以提供。所以，能夠以一種平衡的方式驅(qū)動(dòng)作為上拉無件的PMOS晶體管和作為下拉元件的wMOS晶體管?？梢匀玎?1所示地配置微處理器90中的輸出控制電路126、輸出驅(qū)動(dòng)電路130和輸出電路110。困ll所示的電路也可用于 SDRAM器件91—94上e在困11中，輸出控制電路l26是由一個(gè)ATAATD電路141、一個(gè)及相器142和一個(gè)ATOR電路143組成的。輸出驅(qū)動(dòng)電路130是一個(gè)施加有電源電壓VCG的CMOS型反相器。該CMOS反相器是由一個(gè)增強(qiáng)型i>MOS晶體管145和一個(gè)增強(qiáng)型riMOS晶體管 146枸成的。輸出電路110是由一個(gè)作為上拉無件的耗盡型 rtMOS晶體管147和一個(gè)作為下拉元件的增強(qiáng)型nMOS晶體管 148組成的。輸出電路110力囹改進(jìn)上拉元件的驅(qū)動(dòng)能力。在上述情況下，當(dāng)數(shù)據(jù)信號DQO的低電平被設(shè)置為等于Vo" 以便使得阻斷該耗盡型wMOS晶體管147成為可能時(shí)，有必要將 wMOS晶體管147的閥值電壓VTHD設(shè)置為一V^《Vthd。例如，在終端電壓VTT等于l.OV的情況下，當(dāng)信號DQ0處于士0.25V (驅(qū)動(dòng)電流為IO怖A)的范圍之內(nèi)時(shí)，VOL=l—0. 25=0. 75V。在此情況下，閾值電壓Vthd等于或大于一0.75V。如困12所示，當(dāng)控制信號HZ處于高電平時(shí)，反相器142的輸出電平為低，ATAIVD電路141的輸出電平為高。PMOS晶體管 145為截止，nMOS晶體管146導(dǎo)通。及相器144的輸出電平為低，而nMOS晶體管147截止。而且，ATOR電路143的輸出電平為低，而tiMOS晶體管148截止。在此情況下，輸出電路110處于高阻抗?fàn)顟B(tài)。如圉13所示，當(dāng)控制信號HZ為低且數(shù)據(jù)DATA為高電平時(shí)，iVAND電路141的輸出電平為低，且PMOS晶休管145為導(dǎo) 通。ttMOS晶體管146截止，反相器144的輸出電平為高，而 rtMOS晶體管147導(dǎo)通。而且，ATOl 電路143的輸出電平為《氐，而nMOS晶體管148截止。在此情況下，從輸出電路110輸出的信號DQO處于高電平。如圉14所示，當(dāng)控制信號處于低電平且數(shù)據(jù)J3A7M處于低電平時(shí)，NVUVD電路141的輸出為高，而pMOS晶體管145 截止。wMOS晶體管146導(dǎo)通，而反相器144的輸出電平為低。 wMOS晶體管147截止。而且，iVOl 電路143的輸出電平為高，而wMOS晶體管148導(dǎo)通。在此情況下，從輸出電路110輸出的信號DQO處于低電平。nMOS晶休管147可以由一個(gè)增強(qiáng)型nMOS晶體管所替代。在這種情況下，除非該增強(qiáng)型nMOS晶體管的閾值電壓低于tiMOS晶體管148的閾值電壓，驅(qū)動(dòng)能力提高的優(yōu)點(diǎn)可能會被閾值電壓的降低而抵消掉?，F(xiàn)在將結(jié)合困15 — 19,給出根據(jù)本發(fā)明的第二實(shí)'施例的電子系統(tǒng)的描述。圖15是根據(jù)本發(fā)明第二實(shí)施例電子系統(tǒng)的主要部分的電路原理圉。如困15所示的電子系統(tǒng)具有一個(gè)電壓發(fā)生電路150，其產(chǎn)生一些不同于圉6所示電壓發(fā)生電路83所產(chǎn)生的電壓的電壓。電壓發(fā)生電路150具有各產(chǎn)生一個(gè)電壓V6(例如為1. 的電壓發(fā) 生電路151和152，以及電壓輸出端153和154。更特別地，電壓發(fā)生電路151和152串聯(lián)連接。向電壓輸出端153輸出一個(gè)電壓2 XV6( =3. 3V，例如)，作為電源電壓VCCQ;向電壓輸出端154 輸出一個(gè)電壓V6( =1.65V，例如)，作為終端電壓VTT。如困1 5所示的總線115具有一些分支部分155—159，即支路(sm&s)。電阻器160—164被連接于總線115上的各分支點(diǎn)和支路155—159之間。在本發(fā)明的第二實(shí)施例中，經(jīng)VCCQ電源線88所提供的電源電壓VXJGQ被施加至微處理器90和SJ3RAM器件91—94的 VCC電壓端和VCCQ電壓端上。微處理器90和SDRAM器件91 —94的VCC電源端與其外部的VCCQ電源端相連接。困16示出了一種用于微處理器90的連接。如困16所示，作為徵處理器90的一個(gè)例子，根據(jù)本泉明第二實(shí)施例，不僅主體電路125和輸出控制電路126由等于3. 的電源電壓VCCQ所驅(qū)動(dòng)，而且輸出驅(qū)動(dòng)電路130和輸出電路110也是為這一等于3. 3V的電源電壓VCCQ所驅(qū)動(dòng)的。在此情況下， wMOS晶體管138的柵極也施加有3. 的電源電壓VCCQ，使得 wMOS晶休管138的內(nèi)阻被降低，而過量電流在輸出電路中流動(dòng)?？紤]到上述這種情況，根據(jù)本發(fā)明的第二實(shí)施例，在總線115 上的分支點(diǎn)和支路155之間連接電阻160,以便逸擇適當(dāng)?shù)妮敵鲭?路110的內(nèi)電阻值，防止與相對于終端電阻116和117有關(guān)的驅(qū) 動(dòng)電流變化。類似地，在總線115的一些分支點(diǎn)和支路156—159 之間連接電阻161 — 164。圉17和18示出如何確定電阻160—164的電阻值的原理。更具體地，困17是在微處理器90的輸出電路110中nMOS晶體管 138的靜態(tài)特性曲線；困18示出圉15中這種配置的部分。在本發(fā) 明的笫二實(shí)施例中，nMOS晶休管138被如此配置，使得其具有如困17所示的靜態(tài)特性。在nMOS晶體管138被，等于3. 的 VCGQ電壓所導(dǎo)通時(shí)，其柵一源電壓Vos等于3. 3V，而其漏一源電壓Vns等于0. 2V。假設(shè)nMOS晶體管138的驅(qū)動(dòng)電流等于10mA，而終端電阻 116和117的電阻值等于50"，則負(fù)載電阻值等于25Q，終端電阻 116和117兩端產(chǎn)生的電壓降等于0.25V，如困18所示。結(jié)果，總線115的電壓變?yōu)榈扔?. 4V，這表明電阻器160的電阻值被確定為120iK = (1.4—0.2)/10X10-3)。電阻器161 —164的電阻值則按照與電阻器160相同的方式來逸擇。如上所示，通過在總線115和支路155 — 159之間提供電阻 160—164,就能夠使支路155 — 159中引起的向總線115的信號及射影響降至最小。在上述情況下，支路155—159的特性阻抗可以如下確定。首先，考慮到輸出電路的驅(qū)動(dòng)能力，將電阻160—164的電阻值設(shè)置為等于120fl。由于總線115的特性阻抗為所以從分支節(jié)點(diǎn) 觀察總線115時(shí)，可以看到兩個(gè)并聯(lián)連接的具有電阻的電阻器。亦即，25Q的特性阻抗可以被看作為一個(gè)負(fù)載。另外，當(dāng)電阻160 —164分別具有120Q的電阻值時(shí)，當(dāng)從支路155 — 160觀察總線115時(shí)，就可以看到一個(gè)145iK = 120Q+ 25Q)的阻抗。因此，支路155—156的特性阻抗可被適當(dāng)?shù)卦O(shè)置為等于145Q。通過實(shí)驗(yàn)已經(jīng)得到過證實(shí)，即使在上述值在士50^的范圍之內(nèi)變化時(shí)，也不會引起問題。當(dāng)逸擇了每一支路特性阻抗的上述值時(shí)，信號從總線115被輸入到支路155—159中，輸入/輸出端95 — 99無終端。因此，該輸入信號全部地被反射(100^反射率)。但是，當(dāng)被反射信號被傳輸?shù)诫娮?60—164時(shí)，就不會發(fā)生反射，因?yàn)橐呀⒘俗杩蛊ヅ?。亦即，在進(jìn)入總線115之后，信號被終端電阻116和117所吸收。所以在支路155—159之后不會出現(xiàn)諧振現(xiàn)象，從而實(shí)現(xiàn)良好的信號傳輸。與本發(fā)明第一實(shí)施例中的情況一樣，當(dāng)利用等于2. OV的 VCCQ導(dǎo)通nMOS晶體管138時(shí)，柵一源電壓VGS等于2. 0V,而漏一源電壓Vos等于0. 75V。由于nMOS晶體管138的驅(qū)動(dòng)電流等于10mA,終端電阻116和117的電阻等于50Q，而負(fù)載電阻為 25D，在終端電阻116和117兩端出現(xiàn)的電壓降變?yōu)榈扔?. 25V，如國19所示。在此情況下，不需要電阻160。亦即，當(dāng)降低電源電壓VCCQ時(shí)，就不再需要電阻160—164，而元件的數(shù)量便可得到喊少。但是，在支路155—159中引起的諧振卻不能通過阻抗匹配得以抑制，所以，有必要盡可能地減小支路155—159的長度。在本發(fā)明的第二實(shí)施例中，微處理器90和SCRAM器91 — 94的輸出電路110—114是通過施加有電源電壓VGGQ的GMOS 型推挽電路組成的。而且，終端電壓VTT被設(shè)置成VCCQ/2。所以，能夠傳輸具有等于終端電壓V"TT的中心電壓的小幅度信號。當(dāng)輸出電路110提供低電平時(shí)，電流依序在電壓發(fā)生電路 152、終端電壓線89、終端電阻、116和117、總線115、輸出電路110 (ttMOS晶體管138)、地、以及電壓發(fā)生電路152組成的閉合回路中流動(dòng)。當(dāng)輸出電路110提供高電平時(shí)，電流依序在電壓發(fā)生電路 151、VCCQ電源線88、輸出電路110(|)MOS晶體管137)、總線 115、終端電阻116和117、以及電壓發(fā)生電路151組成的閉合回路中流動(dòng)。如上所述，根據(jù)本發(fā)明的第二實(shí)施例，由于電壓發(fā)生電路151和152串聯(lián)連接，即使當(dāng)電流流出或流入電壓輸出端154時(shí)電壓輸出端的電壓V6也可以被保持于1.65V。因此，使得保證VTT-V6=l. 的穩(wěn)定性成為可能。而且，當(dāng)無信號經(jīng)總線115傳輸時(shí)，在終端電阻116和117中沒有電流流動(dòng)。故而勸耗得以降低。進(jìn)一步地，拫據(jù)本發(fā)明的第二實(shí)施例，終端電壓VTT被用作為微處理器90和SDRAM器件91 — 94中所需的基準(zhǔn)電壓Vre/。所以，可以實(shí)現(xiàn)基準(zhǔn)電壓We/和終端電壓VTT的一致性，不會產(chǎn)生偏移電壓。故而能夠保證足夠的工作裕度。而且，根據(jù)本發(fā)明的第二實(shí)施例，在總線115上的分支點(diǎn)上提供有電阻160—164，這不僅能夠防止過量電流在電路中流動(dòng)，而且也能夠通過電阻器160—164阻斷在需要支路155 — 159的情況下在這些支路上產(chǎn)生的及射信號中所含有的高頻成分。結(jié)果，所傳輸信號的波形就不易被變形。從以上兒點(diǎn)看來，可以說本發(fā)明的第二實(shí)施例更適合于其中SDRAM器件91 — 94裝設(shè)在一個(gè)模塊 (SIMM)上而模塊的連接器與總線115相連接的系統(tǒng)。而本發(fā)明第一實(shí)施例的結(jié)構(gòu)，則適合于其中SORAM器件91—95直接連接于總線115的系統(tǒng)，因?yàn)榇藭r(shí)不需要支路155—159。圉19A是困15所示電壓發(fā)生電路150的一個(gè)實(shí)標(biāo)實(shí)例。圉 19A所示的電路是一個(gè)開關(guān)調(diào)節(jié)器。圖19A所示的電壓發(fā)生電路 150包括一個(gè)pMOS晶體管Ql、一個(gè)tiMOS晶體管Q2，二極管￡)1和D2、電感器L、電容器C1和C2、以及控制電路150A。該控制電路150A包括一個(gè)比較器COAfP和一個(gè)具有兩個(gè)GAIOS及相器的驅(qū)動(dòng)器DJ V。晶體管Q1和Q2起到開關(guān)調(diào)節(jié)器的開關(guān)作用。二極管D1和說允許電感的及向電動(dòng)力從中穿過。電感器L和電容器C1和C2 組成一個(gè)平滑電路。將輸出端154的電壓與基準(zhǔn)電壓Vre/(在此例中，=VCC/2=1. 65V)相比較，比較器COMP的輸出信號驅(qū)動(dòng) 晶體管Q1和Q2。當(dāng)無負(fù)載電流流動(dòng)時(shí)，比較器輸出利用等占空率導(dǎo)通和截止晶體管Q1和Q2。在這種狀態(tài)下，電路處于振蕩狀態(tài)?？刂齐娐?50A可以用美國SiKconks制造的Si 9145來構(gòu)成。圖6所示的電壓發(fā)生電路83可以按上述同樣的方式來構(gòu)成。現(xiàn)在將結(jié)合圉20，給出關(guān)于根據(jù)本發(fā)明第三實(shí)施例的電子系統(tǒng)的描述。圖20是根據(jù)本發(fā)明第三實(shí)施例的電子系統(tǒng)基本部分的電原理困。在困20所示的結(jié)構(gòu)中，電阻161—164被連接于總線115和支路156—159之間，而在微處理器90和總線115之間不打算連接電阻器。本發(fā)明第三實(shí)施例的其余部分與第二實(shí)施例的相同。當(dāng)SDRAM器件91—94裝設(shè)在SJMM上時(shí)，很容易提供總線115和支路155—159。但是，在很多情況下，微處理器90安裝在PGA(插腳柵格陣列Pitt Grid Array)封裝塊上并具有很多插腳。所以會出現(xiàn)很多沒有可用空間來提供圉15中所示的電阻160的情況?？紤]到這一問題，根據(jù)本發(fā)明的第三實(shí)施例，電阻161 —164 連接于總線l 15和支路156 —159之間，而困5所示的電阻160則不再在總線115和處理器90之間提供。在很多情況中，即使當(dāng)不使用電阻160時(shí)，微處理地器90也可以連接于總線115的一個(gè)端部分。該端部分靠近終端電阻116，其起到減小信號波形中的變形的作用。而且，在上述情況下，如果徵處理器90的輸出電路IIO被設(shè) 計(jì)成具有較小的驅(qū)動(dòng)能力且其內(nèi)部電阻約達(dá)100Q之高的話，在電路中將不會有過量電流流動(dòng)?？梢酝ㄟ^調(diào)整^MOS晶體管137和 nMOS晶體管138的尺寸、或者通過在靠近輸出電路110的一個(gè) 位置上，例如，在芯片或封裝上與輸出電路110相串聯(lián)地提供一個(gè) 電阻器，可以做到使輸出電路110的內(nèi)部電阻降低到大約100￡3。在調(diào)整pMOS晶體管137和tiMOS晶體管138的尺寸時(shí)，將 pMOS晶體管137的柵極寬度設(shè)置為，例如，500 rni，而將其柵極長度設(shè)置為，例如，lpw。而且，將wMOS晶休管138的柵極寬度設(shè)置為，例如，200^n，而將其柵極長度設(shè)置為，例如，l抖tn。當(dāng)將一個(gè)電阻與輸出電路110的輸出相串聯(lián)連接時(shí)，PMOS 晶體管137的柵極寬度和柵極長度被分別設(shè)置為，例如，lOOO^n 和lpm。而且，nMOS晶體管138的柵極寬度和柵極長度被分別設(shè) 置為》例如400h怖和1^MTtc如果與輸出電路iio相串聯(lián)連接的該電阻具有負(fù)溫度系數(shù)，則其優(yōu)越地起到抵銷輸出電路110的晶體管內(nèi)電阻的正溫度系數(shù)的作用。例如，能夠制作出非晶系統(tǒng)半導(dǎo)體材料的該串聯(lián)電阻，通常其被稱作為熱敏電阻。作為一種更簡易的方法，可以用在半導(dǎo)體基底中形成的擴(kuò)散層形成這一串聯(lián)電阻。該p—型擴(kuò)散層的溫度系數(shù)大于w—型擴(kuò)散層的溫度系數(shù)。這類擴(kuò)散層適用于上述目的。上述這些材料具有其電阻隨著溫度的升高而降低的特性。因此，便能夠抵銷晶體管驅(qū)動(dòng)能力隨著溫度升高而降低的現(xiàn)象?，F(xiàn)在將結(jié)合固21，給出根據(jù)本發(fā)明的一個(gè)第四實(shí)施例的描述。圖21是根據(jù)本發(fā)明第四實(shí)施例的電子系統(tǒng)的基本部分的電原理圉。在囹21所示的結(jié)枸中，提供有一個(gè)溫度傳惑器165，其根據(jù) 溫度傳惑器所感測的溫度，控制由電壓發(fā)生電路151和152所產(chǎn) 生的電壓V6。本發(fā)明第四實(shí)施例的其余部分與本發(fā)明第三實(shí)施例相同。有必要在下迷情況下對微處理器90的輸出電路110之驅(qū)動(dòng) 能力的溫度依賴性加以注意。亦即，電阻161 —164連接于總線 115和支路156—159之間，而沒有與總線115和徵處理器90相連接的電阻器。而且，微處理器90輸出電路110中的電阻器具有很小的驅(qū)動(dòng)能力。所以應(yīng)注意到這些MOS晶體管具有負(fù)的驅(qū)動(dòng)電流系數(shù)，其中隨著工作溫度的提高，驅(qū)動(dòng)能力下降?？紤]到上述問題，為了與工作溫度無關(guān)地保持總線115上恒定的信號幅度，適當(dāng)?shù)霓k法是使從電壓發(fā)生電路151和152輸出的電壓V6具有正的溫度系數(shù)。例如，電壓V6的適當(dāng)值可以是在 25。C時(shí)為1. 而在IO(TC時(shí)為1. 65V?？梢匀绱嗽O(shè)計(jì)系統(tǒng)，使得僅用于輸入/輸出電路的電源電壓與溫度相關(guān)，而將用于主體電路的電源電壓保持為恒定電平。也可以如此來設(shè)計(jì)系統(tǒng)，使得用于輸入/輸出電路和主體電路的電源電壓都與溫度相關(guān)，而不論是否有任何電阻與總線115相連都能夠提供上述溫度補(bǔ)償。現(xiàn)在將結(jié)合困22—25，給出關(guān)于根據(jù)本發(fā)明第五實(shí)施例的電子系統(tǒng)的描述。圖22是根據(jù)本發(fā)明第五實(shí)施例的電子系統(tǒng)的基本部分電路原理國。在圖22所示的結(jié)枸中，圉6所示的電壓發(fā)生電路83由一個(gè) 終端電壓發(fā)生電路166所取代。對應(yīng)地，提供了一條VCCQ電源線167，用于向該終端電壓發(fā)生電路166提供等于2. 0V的電源電壓VCCQ;還提供了一條VSS仗電源線168，用于向該終端電壓發(fā) 生電路166提供一個(gè)等于的電源電壓VSS^在本發(fā)明的第五實(shí)施例中，來自VCCQ電源線167的電源電壓VCCQ施加到微處理器90和SDRAM器件91—94。本發(fā)明第五實(shí)施例中電路的其余部分與困6所示的笫一實(shí)施例相同。終端電壓發(fā)生電路166包括一個(gè)運(yùn)算放大器171、分壓電阻 172和173,;者都具有相同的電阻。電阻172和173的電壓網(wǎng)絡(luò)從電壓VXX7Q送出( =1.0\O,該分壓VCCQ/2被送到運(yùn)算放大蕊171的正相(非反相)輸入端。運(yùn)算放大器171的輸出被反饋到其反相輸入端。從而在運(yùn)算放大器in的輸出端獲得等于的終端電壓VTT。在一個(gè)芯片上集成地提供有終端電壓發(fā)生電路166、分壓電阻 172和173、用于數(shù)據(jù)r)Q0的總線115的終端電阻117、用于數(shù)據(jù) DQ1—JDQ7的各總線的一些終端電阻。這些提供在一個(gè)芯片上的部件被封裝，作為一個(gè)終端模塊(終端器件)，其尺寸與SDRAM 器件91—94的大小相同。圖23示意性地示出了該終端模塊74，其包括一終端塊主體 175、分別提供給數(shù)據(jù)DQ1—_DQ7的終端電阻176 — 181、以及外部端子182—200。這些外部端子182 — 200的位置與各SDRAM器件91—94中相應(yīng)外部端子的位置相同。，如圉24所示，SDRAM器件91 — 94和終端模塊174疊置成為一個(gè)主體，它作為一個(gè)存儲體201來處理，被安裝在電路板202 上。在本發(fā)明的第五實(shí)施例中，將電源電壓VCCQ從VCCQ電源線167提供至SDRA器件91—94是在該存儲器組201中實(shí)現(xiàn)的。在困24中，提供有豎向副板203和204、分別用于傳送數(shù)據(jù) DQ1和IX 7的總線205和206、連接器207、208及209。圉24所示的結(jié)枸對降低組裝成本和縮短總線長度具有貢獻(xiàn)，因而能完成高速信號傳輸。而且，由于終端電壓VTT在SDRAM器件91一94的附近以內(nèi)產(chǎn)生，所以能夠防止基準(zhǔn)電壓We/因噪音而波動(dòng)。還能夠僅用終端電阻116、117、176 — 181與終端電壓發(fā)生電路 166相分離地形成該終端模塊。困25是本發(fā)明第五實(shí)施例中所用的終端電壓發(fā)生電路166 的電路困。該電路166包括一條VCCQ電源線211、一條VSSQ電源線212、以及差動(dòng)放大器電路213和214。差動(dòng)放大器電路213 包括增強(qiáng)型PMOS晶體管215和216，它們形成起負(fù)載作用的電流鏡電路。電路166包括起驅(qū)動(dòng)晶體管作用的增強(qiáng)型riMOS晶體管217和218、起電阻作用的增強(qiáng)型tiMOS晶體管219。差動(dòng)放大器電路214包括一個(gè)起電阻作用的增強(qiáng)型jpMOS晶體管220、起驅(qū)動(dòng)晶體管作用的增強(qiáng)型pMOS晶體管221和222、以及起負(fù)載作用的nMOS晶體管223和224。進(jìn)一步地，困25所示的終端電壓發(fā)生電路166包括一輸出電路225，其是由一個(gè)起上拉元件作用的增強(qiáng)型PMOS晶體管226和一個(gè)起下拉元件作用的增強(qiáng)型ttMOS晶體管227構(gòu)成的。如此構(gòu)成的終端電壓發(fā)生電路166，能夠產(chǎn)生相對于電源電壓 VCCQ中的變化而被調(diào)節(jié)于一固定電壓的終端電壓VTT。在本發(fā)明的第五實(shí)施例中，微處理器90和SDRAM器件91 —94的輸出電路110 — 114由推挽型CMOS構(gòu)成，CMOS在等于 2. 0V的電源電壓VCCQ和終端電壓V7T=VCCQ/2=1. 的情況下操作。所以，能夠傳輸帶有等于終端電壓VTT的中心電壓的信號。當(dāng)輸出電路110的輸出電平為低時(shí)，電流依序在終端電壓發(fā) 生電路166、終端電壓線89、終端電阻116和117，總線U5、輸出電路110(nMOS晶休管138)、地、一個(gè)用以產(chǎn)生電源電壓VCCQ 的電源電壓發(fā)生電路(為方便起見困中未示出)、VCCQ電源線 167、以及終端電壓發(fā)生電路166枸成的閉合回路中流動(dòng)。當(dāng)輸出電路110輸出高電平輸出信號時(shí)，電涑依序在由 VCCQ電源線167、輸出電路110( pMOS晶體管137)、總線115、終端電阻116和117、終端電壓發(fā)生電路166、VSSQ電源線168、一個(gè)用于產(chǎn)生電源電壓VGCQ的電源電壓發(fā)生電路(為方便起見，困中未示出)、以及VCCQ電源線167構(gòu)成的閉合回路中流動(dòng)。如上所述，根據(jù)本發(fā)明第五實(shí)施例，控制終端電壓發(fā)生電路 166，使得運(yùn)算放大器171的輸出電壓，亦即終端電壓VTT，通過運(yùn)算放大器171得到反饋，進(jìn)而即使電流從終端電壓發(fā)生電路166 流向終端電壓線89、或是電流從終端電壓線89流向終端電壓發(fā)生電路166,也能夠穩(wěn)定地將終端電壓VTT保持于等于1. 0V的電壓VCGQ/2。進(jìn)一步地，當(dāng)沒有信號經(jīng)總線115傳輸時(shí)，在終端電阻116和 117內(nèi)無電流流動(dòng)，從而能夠降低功耗。另外，本發(fā)明第五實(shí)施例的輸入/輸出電路是以和第一實(shí)施例中相同的方式構(gòu)成的，且輸出驅(qū)動(dòng)電路和輸出電路110—114由等于2. OV的電源電壓VGCQ來驅(qū)動(dòng)；該電壓VCCQ低于軀動(dòng)主體電路所用的等于3. 3V的電源電壓VCC。就此而言，也能夠降低功耗。進(jìn)一步地，根據(jù)本發(fā)明第五實(shí)施例，終端電壓VTT也被用作微處理器90和SDRAM器件91—94所需要的基準(zhǔn)電壓We/。所以，可以實(shí)現(xiàn)基準(zhǔn)電壓We/和終端電壓VTT的一致性，不會產(chǎn) 生偏移電壓；故而能夠保"ii足夠的工作裕度。而且，糧據(jù)本發(fā)明的第五實(shí)施例，電源電壓VCCQ作為該輸出驅(qū)動(dòng)電路所需的電源電壓而提供，以便驅(qū)動(dòng)輸出電路110—114。所以，能夠以平衡的方式驅(qū)動(dòng)作為上拉無件的jpMOS晶體管以及作為下拉無件的ttMOS晶體管?，F(xiàn)在將結(jié)合困26和27，給出關(guān)于根據(jù)本發(fā)明第六實(shí)施例的電子系統(tǒng)的描述。困26是根據(jù)本發(fā)明第六實(shí)施例的基本部分的電原理困。在圉 26中，提供有一條用于提供等于3. 3V的電源電壓VCC的VCC 電源線228、以及一條等于1. 的VCCQ電源線229。困26所示系統(tǒng)具有微處理器230，其帶有一個(gè)信號經(jīng)其輸入和輸出的信號輸入/輸出端231、一條用于接收電源電壓VCC的VX7C電源端 232、以及用于接收等于1. 的電源VCCQ的VX CQ電源線233。該系統(tǒng)還包括一條電源電壓VCG經(jīng)過其施加給諸內(nèi)部電路的VCX7電源線234、一條用于向諸內(nèi)部電路提供電源電壓VCX7Q的 VCCQ電源線235、以及一個(gè)推挽式輸出電路236。該推挽式輸出電路236包括一個(gè)起上拉無件作用的pMOS晶體管237、以及一個(gè)起下拉無件作用的nMOS晶體管238。該系統(tǒng)進(jìn)一步包括一條信號經(jīng)其傳輸?shù)目偩€240、以及一個(gè)終端單無241，后者包括各具有0. 65V的正向電壓的二極管242和 243，以及各具有電阻的電阻244和245。二極管242和243的正向電壓之和等于l. 3V。所以，在無信號經(jīng)總線240傳輸時(shí)，在該終端單元241內(nèi)無電流流動(dòng)。困26所示的系統(tǒng)包括一個(gè)SJ3RAM器件246，其帶有一個(gè)信號經(jīng)其輸入和輸出的信號輸入/輸出端247、一個(gè)接收等于0. 的基準(zhǔn)電壓We/的基準(zhǔn)電壓輸入端248、一條接收電源電壓 VCC的VX C電源端249、以及一個(gè)輸入電路250。囹27是困25所示終端單元241的特性曲線圉。曲線中橫軸表示總線240的電壓，縱軸的正側(cè)表示電流is的，幅度，該電流is 在pMOS晶體管237被導(dǎo)通且tiMOS晶體管238被截止時(shí)，從 VCCQ電源線235依序流向pMOS晶體管237、總線240、電阻 245、二極管243和地。曲線固中縱軸負(fù)側(cè)表示電流"的幅度，該電流ie從VCCQ電源線229依序流向二極管242,電阻244，總線 240， tiMOS晶體管238和地。在本發(fā)明的第六實(shí)施例中，當(dāng)PMOS晶體管237被導(dǎo)通且tiMOS晶體管238被截止時(shí)，電流i5經(jīng)pMOS晶體管237從 VCCQ電源線235流入總線240;從而總線240的電壓開始升高。然后，當(dāng)總線240的電壓超過二極管243的等于0. 的正向電壓時(shí)，該二極管243被導(dǎo)通，電流"開始在電阻245和二極管243 中流動(dòng)。于是，總線240的電壓升高到0.8V，其等于O. 65V( 二極管243的正向電壓)+ 15^(電阻器245的電阻)XO. OltnACpMOS 晶體管237的驅(qū)動(dòng)電流)。當(dāng)pMOS晶體管237被截止且wMOS晶體管238被導(dǎo)通時(shí)，電流&經(jīng)nMOS晶體管238從總線240流向地，使得總線240的電壓被降低。然后，當(dāng)總線240的電壓變成低于二極管242的等于 0. 65V的正向電壓時(shí)，二極管242被導(dǎo)通，電流&開始在二極管 242和晶體管244內(nèi)流動(dòng)。于是，總線240的電壓降低為0. 4V,其等于1. 2V—0. 65V(二極管242的正向電壓)XO. OlmA(nMOS晶體管238的驅(qū)動(dòng)電流)。如上所述，根據(jù)本發(fā)明的第六實(shí)施例，能夠保證終端電壓 VTT與等于1.2V的電源電壓VCCQ相等的穩(wěn)定性，因?yàn)榧词巩?dāng) 輸出電平從輸出電路236輸出時(shí)，也沒有電流流向VCCQ電源線 229。在信號被輸入給輸出電路236或從輸出電路236被輸出的時(shí) 刻，二極管242和243處于非導(dǎo)通狀態(tài)。故而在二極管242和243 被轉(zhuǎn)換到導(dǎo)通狀態(tài)之前，有可能會發(fā)生被傳輸信號的反射。但這種反射是非常小的，基本上不會影響信號的傳輸。進(jìn)一步地，根據(jù)本發(fā)明的第六實(shí)施例，能夠降低勸耗，因?yàn)橹灰獩]有信號經(jīng)總線240傳輸，就沒有電流在終端單無241內(nèi)流動(dòng)。另外，本發(fā)明第六實(shí)施例的諸輸入/輸出電路是以與第一實(shí)施例中相同的方式構(gòu)成的，且諸輸出驅(qū)動(dòng)電路和輸出電路110—114 是由等于1. 2 V的電源電壓VCCQ所驅(qū)動(dòng)的，該電壓VCGQ低于驅(qū)動(dòng)主體電路所用的等于3.3V的電源電壓VCC。就此而言，也能夠降低功耗。在本發(fā)明的第六實(shí)施例中，在輸入或輸出信號的時(shí)刻從輸出電路236觀察時(shí)，終端單無241是開路的。所以，總線240的電壓迅速地被改變，然后終端被加上。結(jié)果，在大量負(fù)載與總線240相連并且總線240的有效阻抗很小時(shí)，就能夠在即使在為了建立阻抗匹配而將電阻244和245設(shè)計(jì)成具有減少了的阻值時(shí)，獲得足夠大的信號幅度?，F(xiàn)在將結(jié)合困28至30,給出關(guān)于根據(jù)本發(fā)明第七實(shí)施例的是子系統(tǒng)的描述。在第七實(shí)施例中，一個(gè)終端單無252具有不同于終端單無241的結(jié)構(gòu)；本發(fā)明第七實(shí)施例的其余部分與圉26所示的第六實(shí)施例的相同。終端單無252具有二極管式連接的增強(qiáng)型nMOS晶體管253 和254。晶體管253提供于VCCQ電源線229和總線240之間，以取代囹26中所示的二極管242和電阻244;晶體管254則提供于總線240和地之間，以取代困26中所示的二極管243和電阻254。施加在每個(gè)二極管式連接的wMOS晶體管253和254的漏極和源極兩端的電壓V與在其漏極和源極間流動(dòng)的電流之間的關(guān) 系表示如下其中P表示增益常數(shù)。當(dāng)所傳送信號的高電平和低電平電壓分別被設(shè)置為等于0. 和0. 時(shí)，施加在每個(gè)tiMOS晶體管253和254的漏極和源極之間的電壓V變?yōu)榈扔?. 8V。因此，當(dāng)pMOS晶體管237和 rtMOS晶體管238的驅(qū)動(dòng)電流為10mA時(shí)，由10X10-3=/ (0. 8— 0. 65)2， /3變?yōu)榈扔?. 44，其中/5可被表示成/3二pCoxW/L，其中 M為約等于400cm/Vs的有效遷移率，而Cox為單位面積的柵電容o因而，當(dāng)每個(gè)tiMOS晶體管253和254的柵極氡4t膜為 10nm且VT/L-3300時(shí)，就能獲得囹29所示的終端單無252的特性。在圖29中，橫軸表示總線240的電壓，縱軸的正側(cè)表示電流i7 的幅度，電流&從VCCQ電源線235經(jīng)pMOS晶體管237和總線 240流至wMOS晶體管254?？v軸的負(fù)側(cè)表示電流i8的幅度，電流 i8從VGCQ電源線229經(jīng)nMOS晶體管253和總線240流至 nMOS晶體管238。在本發(fā)明的第七實(shí)施例中，當(dāng)！>MOS晶體管237導(dǎo)通而nMOS晶體管238截止時(shí)，電流i7從VCCQ電源線235經(jīng)pMOS 晶體管237流至總線240，因而總線240的電壓被增大。然后，當(dāng) 總線240的電壓過tOfOS晶休管254的等于0. 的閾值電壓 VTH時(shí)，wMOS晶體管254被導(dǎo)通，并且因而電流i 開始流向 tiMOS晶體管254。此后，總線240的電壓增加至0. 8V，其等于 OMOS晶體管254的導(dǎo)通電阻)XO. OlmAO)MOS晶體管237的電流驅(qū)動(dòng)能力)。 '當(dāng)pMOS晶體管237截止而nMOS晶體管238 ^皮導(dǎo)通時(shí)，電流i8經(jīng)辻wMOS晶體管238從總線240流向地，使得總線240的電壓被降低。那么，當(dāng)總線電壓變?yōu)榈陀趙MOS晶體管等于0. 的閾值電壓時(shí)，tiMOS晶體管253 4皮導(dǎo)通，從而電流"開始在 nMOS晶休管253內(nèi)流動(dòng)。于是，總線240的電壓減低至0. 4V，其等1. 2V—(wMOS晶體管253的導(dǎo)通電阻)XO. OlmA(TiMOS晶體管238的電流驅(qū)動(dòng)能力)。如上所述，根據(jù)本發(fā)明的第七實(shí)施例，能夠保證終端電壓 VTT-VGCQ-1.2V的穩(wěn)定性，因?yàn)?，即使輸出電?36輸出高電平輸出時(shí)，也沒有電流流向VCCQ電源線229。在來自翰出電路236的信號被輸入或被輸出的時(shí)候，nMOS 晶體管253和254處于非導(dǎo)通狀態(tài)。因此，會發(fā)生所傳送信號的及射，直到nMOS晶體管253或254被轉(zhuǎn)換到導(dǎo)通狀態(tài)時(shí)為止。然而，上述反射非常小，并且基本上不會影響信號的傳輸。此外，根據(jù)本發(fā)明的第七實(shí)施例，能夠減少功耗，這是因?yàn)?，只要沒有信號經(jīng)總線240傳送，終端單無52中就沒有電流流動(dòng)。加之，輸出電路由等于1. 2V的、低于用來驅(qū)動(dòng)主體電路的等于3. 3V的電源電壓VCC的電源電壓VCCQ來驅(qū)動(dòng)，因此，也能夠減小勸耗。在本發(fā)明的第七實(shí)施例中，當(dāng)從處于輸入或輸出信號時(shí)的輸出電路236觀察時(shí)，終端單無252為開路的。因此，總線240的電壓迅速化并且此后便加上該終端。結(jié)果，在大量負(fù)載連接到總線 240上且總線240的有效阻抗小的情況下，就能夠獲得足夠的信號幅度。此外，由于nMOS晶體管253和254的內(nèi)阻大于二極管的內(nèi) 阻，囹26中所示的電阻244和245可被省去。因此，可以提供更為簡單的電路配置。在終端單無252被用作這樣一種電路一如圉30所示，它端接一條連接到一個(gè)能夠輸入和輸出8位數(shù)據(jù)的DRAM器件的總線一的情況下，各部分可被適當(dāng)?shù)丶梢员阈纬梢粋€(gè)終端模塊。在圖30 中，提供有一個(gè)終端模塊主體255，電阻256和257用于產(chǎn)生基準(zhǔn) 電壓We/0現(xiàn)在將參照囹31至35，描述根據(jù)本發(fā)明第八實(shí)施例的電子系統(tǒng)。囹31是根據(jù)本發(fā)明笫八實(shí)施例的電子系統(tǒng)基本部分的電路囹。困31所示的電子系統(tǒng)具有一個(gè)終端單無259，其結(jié)枸不同于圉 26所示的終端單元241的結(jié)構(gòu)。該終端單無259包括一個(gè)增強(qiáng)型 ttMOS晶體管260，其連接在VCCQ電源線229與總線240之間，以代替圖26所示的二極管242和電阻244;以及一個(gè)增強(qiáng)型 i>MOS晶體管261，其設(shè)置在總線240和地之間，以代替二極管 243和電阻245。晶體管260和261分別形成一個(gè)源極跟隨器電路。亦即，終端單無259由一個(gè)用nMOS晶體管260和j)MOS晶體管 261構(gòu)成的互補(bǔ)源極跟隨器電路形成。此外，本發(fā)明第八實(shí)施例的電子系統(tǒng)設(shè)置有一個(gè)偏置電壓發(fā) 生電路262，用于向終端單無259提供偏置電壓V1V和V」P。本發(fā)明第八實(shí)施例的其余部分與其第六實(shí)施例的對應(yīng)部分相同。偏置電壓W和VT、 tiMOS晶體管260的閾值電壓VTHi 以及pMOS晶體管261的閾值電壓Vth-p之間的關(guān)系如下即，當(dāng)沒有信號經(jīng)總線240傳送時(shí)，ttMOS晶體管260和 pMOS晶體管261被置于非導(dǎo)通狀態(tài)。偏置電壓產(chǎn)生電路262的結(jié)構(gòu)如困32所示。在圖32中，設(shè)置有一個(gè)VCC電源線264，經(jīng)過其提供電源電壓VCC;設(shè)置有一個(gè) VSS電源線265，經(jīng)過其提供電源電壓VSS。電路262進(jìn)一步包括一個(gè)運(yùn)算放大器266和一個(gè)運(yùn)算放大器267，運(yùn)算放大器266 用于產(chǎn)生供給wMOS晶體管260的偏置電壓VN，而運(yùn)算放大器用于產(chǎn)生供給PMOS晶體管261的偏置電壓VP。此外，電阻268 —271分別用來為運(yùn)算放大器266、輸入電路250(困31)以及運(yùn)算放大器267提供基準(zhǔn)電壓We/266 、基準(zhǔn)電壓Vre/以及基準(zhǔn)電壓運(yùn)算放大器266的結(jié)枸如圖33所示。運(yùn)算放大器266包括差動(dòng)放大器電路272和273。差動(dòng)放大器電路272包括增強(qiáng)型pMOS 晶體管274和275，其枸成一個(gè)起負(fù)載作用的電流鏡電路。運(yùn)算放大器266還包括作用為驅(qū)動(dòng)晶體管的噌強(qiáng)型nMOS晶體管276和 277以及作用為電阻的增強(qiáng)型nMOS晶體管278。差動(dòng)放大器電路273包括一個(gè)起電阻作用的增強(qiáng)型pMOS晶體管279、起驅(qū)動(dòng)晶體管作用的增強(qiáng)型pMOS晶體管280和281，以及起負(fù)載作用的增強(qiáng)型nMOS晶體管282和283。運(yùn)算放大器 266包括一個(gè)輸出電路2 84，其具有一個(gè)起上拉元件作用的增強(qiáng)型pMOS晶體管285以及一個(gè)起下拉元件作用的增強(qiáng)型tiMOS 晶體管286。這樣構(gòu)成的運(yùn)算放大器266，能夠提供不受電源電壓VCC變化的影響而保持恒定的偏置電壓VAT。運(yùn)算放大器267的結(jié)枸如圖34所示。運(yùn)算放大器267包括差動(dòng)放大器電路2 87和288。運(yùn)算放大器287包括增強(qiáng)型pMOS晶體管289和290，其構(gòu)成一個(gè)起負(fù)載作用的電流鏡電路。運(yùn)算放大器287還包括起驅(qū)動(dòng)晶體管作用的增強(qiáng)型nMOS晶體管291和292,以及起電阻作用的增強(qiáng)型nMOS晶體管293。運(yùn)算放大器288包括一個(gè)起電阻器作用的增強(qiáng)型pMOS晶體管294、起驅(qū)動(dòng)晶體管作用的增強(qiáng)型J)AfOS晶體管295和296、以及^負(fù)載作用的增強(qiáng)型nMOS晶體管297和298。運(yùn)算放大器267 進(jìn)一步包括一個(gè)輸出電路299—其由一個(gè)起上拉元件作用的增強(qiáng) 型pMOS晶體管300、以及一個(gè)起下4立元件作用的增強(qiáng)型wMOS 晶休管301形成。這樣構(gòu)成的運(yùn)算放大器267,能夠提供不受電源電壓VCC變化的影響而保持恒定的偏置電壓VP。困35是終端單無259的特性曲線囹，其中橫軸表示總線240 的電壓，縱軸的正側(cè)表示電流i9的幅度，當(dāng)i>MOS晶體管237導(dǎo) 通而nMOS晶體管238截止時(shí)，電流i9從VCCQ電源線235經(jīng) pMOS晶體管237和總線240流至pMOS晶體管261。曲線困縱軸負(fù)側(cè)表示電流"的幅度，當(dāng)pMOS晶體管237截止而nMOS 晶體管238導(dǎo)通時(shí)，電流從VCCQ電源線229經(jīng)nMOS晶體管260和總線240流至wMOS晶體管238。根據(jù)本發(fā)明的第八實(shí)施例，當(dāng)PMOS晶體管237導(dǎo)通而 wMOS晶體管238截止時(shí)，電流i9從VCCQ電源線235經(jīng)pMOS 晶體管237流至總線240。因此，總線240的電壓被增大。然后，當(dāng) 總線240的電壓超過電壓VP—Vth-r時(shí)，i>MOS晶體管261導(dǎo) 通，使得允許該電流在PMOS晶體管261內(nèi)流動(dòng)，且總線240的5電壓增加至例如等于0. 的高電平電壓。當(dāng)pMOS晶體管237截止而nMOS晶體管238導(dǎo)通時(shí)，電流 i10經(jīng)rtMOS晶體管238從總線240流至地，使得總線240的電壓降低。之后，當(dāng)總線240的電壓變得低于V1V—VTH— 時(shí)，wMOS 晶體管260導(dǎo)通，因而電流可在nMOS晶休管260內(nèi)流動(dòng)，且總線240的電壓降低到例如等于0. 4V"的低電平電壓。如上所述，根據(jù)本發(fā)明的第八實(shí)施例，能夠保證終端電壓 VTT=VCCQ=1. 的穗定性，這是因?yàn)?，即使?dāng)輸出電路236 輸出高電平輸出時(shí)，也沒有電流流至VCCQ電源線229。當(dāng)輸出電路236的信號被輸入或被輸出的時(shí)候，wMOS晶體管260和pMOS晶體管261處于非導(dǎo)通狀態(tài)。因此，會發(fā)生傳送信號的及射，直至rtMOS'晶體管260或pMOS晶體管261被轉(zhuǎn)換成導(dǎo)通狀態(tài)為止。然而，上述的反射非常小且基本上不會影響信號傳送。此外，根據(jù)本發(fā)明的第八實(shí)施例，還能夠降低功耗，因?yàn)?，?要沒有信號經(jīng)總線240傳送，在終端單無259中就不會有電流流動(dòng)。將要分別施加給nMOS晶體管260和pMOS晶體管261的偏置電壓V7V和VJP，不是由利用電阻網(wǎng)絡(luò)分壓產(chǎn)生的，而是由包含差動(dòng)放大器電路的偏置電壓發(fā)生電路262所產(chǎn)生的。通過上迷結(jié) 枸，能夠避免當(dāng)電流從源極側(cè)流出時(shí)因柵極和源極間寄生電容所引起的柵極電壓的調(diào)制?，F(xiàn)在，將參照圖36描述根據(jù)本發(fā)明第九實(shí)施例的電子系統(tǒng)。圖36所示的糸統(tǒng)包括一個(gè)微處理器的輸入電路303和一個(gè) VCC電源線304，經(jīng)過電源線304提供等于3. 的電源電壓 VCC。該系統(tǒng)包括一個(gè)微處理器的輸出電路305。該輸出電路305 由一條經(jīng)過其而提,等于1. 的電源電壓VCCQ的VX CQ電源線306、一個(gè)用作上拉元件的耗盡型tt MOS晶體管307、以及一個(gè)用作下拉元件的增強(qiáng)型nMOS晶體管308構(gòu)成。此外，圉36所示的系統(tǒng)包括一個(gè)SDRAM器件的輸入電路 309。該輸入電路309包括起負(fù)載作用的增強(qiáng)型》MOS晶體管310 和311、構(gòu)成一個(gè)電流鏡電路的增強(qiáng)型nMOS晶體管312和313。此外，輸入電路309包括一個(gè)用于對信號波形進(jìn)行整形的及相器 314、一個(gè)增強(qiáng)型pMOS晶體管315和一個(gè)增強(qiáng)型tiMOS晶體管 316。圖36所示的系統(tǒng)包括一個(gè)輸出電路307，其具有一個(gè)用作為上拉無件的耗盡型nMOS晶體管318和一個(gè)用作為下拉無件的增強(qiáng)型rtMOS晶體管319。如困36所示，提供有一條VCCQ電源線320、一條其作用為信號傳送通路的總線321、用于端接總線321 的終端單元322和323、其每一個(gè)具有0. 65V正向電壓的二極管 324—327以及其每一個(gè)具有15Q阻值的電阻328—331。圖36所示的系統(tǒng)包括一個(gè)基準(zhǔn)電壓發(fā)生電路332,其產(chǎn)生基準(zhǔn)電壓Vre/。電路332包括其每一個(gè)具有0. 65V正向電壓的二極管333和334，以及電阻335和336。在本發(fā)明的第九實(shí)施例中，電流"/以經(jīng)過nMOS晶體管 313、電阻336和二極管334的順序，從j)MOS晶體管311流至地。因此，節(jié)點(diǎn)337的電壓一即基準(zhǔn)電壓We/—被置成其值為二極管334正向電壓的0. 65V。結(jié)果，當(dāng)沒有信號經(jīng)總線321傳送時(shí)，電流im經(jīng)nMOS晶體管312、總線321、電阻329和331以及二極管325和327從pMOS晶體管310流至地。因而，總線321的電壓在基準(zhǔn)電壓Vre/為0. 65V的情況下，被置為0. 65V。當(dāng)輸出電路305中的wMOS晶體管307截止而wMOS晶體管308導(dǎo)通時(shí)，電流在VX7CQ電源線320、二極管324和326、電阻328和330、總線321、 rtMOS晶體管308和地中流動(dòng)。因此，總線321的電壓降低為如0. 4V。因而，nMOS晶體管312漏極的電平變低，而反相器314的輸出電平變高。當(dāng)輸出電路305中的nMOS晶體管307導(dǎo)通而nMOS晶體管308截止時(shí)，電流在VCCQ電源線306、 tiMOS晶體管307、總線321、電阻329和331、二極管325和327以及地中流動(dòng)。因此，總線321的電壓增加至例如0. 8V。因而，nMOS體管312漏極電平變高，而反相器314的輸出變低。在本發(fā)明的第九實(shí)施例中，由于基準(zhǔn)電壓Vre/==0. 65V，因而當(dāng)?shù)碗娖叫盘柦?jīng)總線321傳送時(shí)總線321變?yōu)?. 所需的時(shí)間，會長于當(dāng)高電平信號經(jīng)總線321傳送時(shí)總線321增加至0. 所需的時(shí)間。然而，這可以通過提高用作輸出電路的下拉無件的 nMOS晶體管308和319的驅(qū)動(dòng)能力來避免。根據(jù)本發(fā)明的第九實(shí)施例，即使當(dāng)輸出電路305和317輸出高電平信號時(shí)，電流也不會流到VCCQ電源線320。因此，能夠保證終端電壓VTT等于VX7CQ等于1. 的穗定性。當(dāng)由輸出電路305和317輸入或輸出信號時(shí)，二極管324 — 327處于非導(dǎo)通狀態(tài)。因此，會發(fā)生傳送信號的反射，直到二極管 324和325或二極管326和327被轉(zhuǎn)換到導(dǎo)通狀態(tài)為止。然而，上述及射非常小且基本上不會影響信號的傳送。根據(jù)本發(fā)明的第九實(shí)施例，可以降低功耗，因?yàn)檩敵鲭娐?05 和317由等于l. 2V的電源電壓VCCQ驅(qū)動(dòng)，其低于用于驅(qū)動(dòng)輸入電路303和309以及主體電路的3. 的電源電壓。下面將描述連接到總線上的器件的輸入電路的改進(jìn)。困37是輸入電路的部分電路圖，其包括pMOS晶體管416和 417、tiMOS晶體管418和419、以及一個(gè)及相器420。 i>MOS晶體管416和417分別對應(yīng)圉36中所示的j>MOS晶體管310和311，且nMOS晶體管418和419分別對應(yīng)其中所示的wMOS晶體管 312和313。反相器420—其對信號波形進(jìn)行整形一對應(yīng)于圉36中所示的及相器314。 wMOS晶體管418和419形成一個(gè)電流鏡電路。傳送信號Aw施加到nMOS晶體管418的源極，基準(zhǔn)電壓V朋f施加到nMOS晶體管419的源極。反相器420連接到tiMOS 晶體管418的漏極(節(jié)點(diǎn)421)，并對在節(jié)點(diǎn)421處得到的信號的波形進(jìn)行整形。圉38是曲線圉，表示電壓差V腿f(即，輸入到ttMOS晶體管418源極的傳送信號i^v的電壓Kw與施加到rtMOS晶體管 419源極的基準(zhǔn)電壓Vrbf之間的差值)與niMOS晶體管418的漏極電壓之間的關(guān)系。亦即，由于nMOS晶體管418和418枸成了電流鏡電路，wMOS晶體管418的漏極電壓變?yōu)榈扔趖iMOS晶體管 419的漏極電壓(節(jié)點(diǎn)422的電壓)，并因此當(dāng)時(shí)等于 V^朋+Vth+ZWth，其中VTH表示tiMOS晶體管418和419的閾值電壓，AVTH表示考慮到nMOS晶體管418和419的副閾值( s"&—犰reshoW)電流時(shí)，用于校正閾值電壓Vth的一個(gè)電壓。當(dāng)VW>VHEF，即7 ^>0時(shí)，tiMOS晶體管418的柵 —源電壓被減小，而其內(nèi)阻增大。因此，nMOS晶體管418的漏極電流減小，且其漏極電壓變得高于V^f+T^h+AVrH。當(dāng)"V^v〈V朋f，即Vw—VHEF<0時(shí)，wMOS晶體管418的柵 —源電壓增加，而其內(nèi)阻減小。因此，nMOS晶體管418的漏極電流增加，且其漏極電壓變?yōu)榈陀赩REF+VTH+AVTH。wMOS晶體管419的柵一源電壓被設(shè)置為例如IV，且wMOS 晶體管418的漏極電壓被如此設(shè)置使得其在VCC/2，即等于1.的周囿擺動(dòng)。此外，nMOS晶體管418被如此設(shè)置使得其工作在所謂的五極管工作范圍內(nèi)，即工作在可得到的大互導(dǎo)的范圍內(nèi)。利用上述設(shè)置，能夠得到高增益、大帶寬因數(shù)的特性。為每一位提供圖37所示的輸入電路。一般來說，由于受半導(dǎo) 體集成電路器件外部端子數(shù)的限制，不可能為輸入電路提供各自的基準(zhǔn)電壓輸入端子?？紤]到上述問題，參見圖39，為多個(gè)輸入電路提供了一個(gè)單個(gè)的公共基準(zhǔn)電壓輸入端，其上施加有基準(zhǔn)電壓V腿f。在困39中，A/sk"、Aw2)、…、AwGO表示傳送的信號，它們分別經(jīng)輸入端子423i、偽、…、線和輸入保護(hù)電路425!、4252、…、425n接收而提供給輸入電路429!、4292、…、429n，這些電路經(jīng)用于對輸出信號波形進(jìn)行整形的及相器430!、4302、…、430n而提供輸出信號A^t(d、 !^xm2)、…、^Cbc/tw。輸入保護(hù)電路425^4252、'"、425 的功能是保護(hù)電路免受靜電放電之影響。然而，在圖39所示的結(jié)枸中，存在著這樣的可能性，即由于因在基準(zhǔn)電壓輸入端424中流動(dòng)的直流偏置電流所致的在輸入保護(hù)電路426的內(nèi)阻428兩端產(chǎn)生的一個(gè)電壓降，會在基準(zhǔn)電壓 V朋f中產(chǎn)生一個(gè)大的漂移，因?yàn)榛鶞?zhǔn)電壓輸入端424被輸入電路 429、4292、'"、429 所共用。假設(shè)單個(gè)nMOS晶體管419的直流偏置電流由ixx:來表示且 n=8 ，則在輸入保護(hù)電路426中有幅度等于8 Xice的電流流過。假設(shè)用1 426表示輸入保護(hù)電路426的內(nèi)阻428，則在輸入保護(hù)電路426之內(nèi)阻428上產(chǎn)生的電壓降A(chǔ)V428等于8Xiix:XR(26。例如，當(dāng) 有8位被輸入、iDc-0. lmA且私28 = 500^3時(shí)，在輸入保護(hù)電路 426的內(nèi)阻428上產(chǎn)生的電壓降A(chǔ)T^28等于8X 0.1X 10_3X 500 = 0. 4V。在前述的G7X標(biāo)準(zhǔn)中，施加到其準(zhǔn)電壓輸入端424上的基準(zhǔn) 電壓VR^等于0.8V。所以，輸入保護(hù)電路426的另一端上的電壓 (內(nèi)部基準(zhǔn)電壓)變?yōu)榈扔?.2乂( = 0.8+0. 4)。然而，在GTL標(biāo)準(zhǔn) 中定義的輸入高電平電壓Kw為0.8V+50mV，而其中定義的輸入低電平電壓V江為0.8V—50怖V。因此，等于l. 2V的內(nèi)部基準(zhǔn) 電壓不能使用，且內(nèi)部基準(zhǔn)電壓的偏移被限制到5mV。困40是根據(jù)本發(fā)明第十實(shí)施例的一個(gè)輸入電路的電路困，它是考慮到上述問題而對輸入電路做出的改進(jìn)。圉40所示的輸入電路包括發(fā)送信號輸入端431!、43l2、…、431n，一個(gè)基準(zhǔn)電壓輸入端 432，輸入保護(hù)電路433]、4332、…、433n和434，以及內(nèi)部電阻 435，4352、".、435 和436。輸入電路437包括邏輯判定電路438^ 4382、*"、438 ,它們對傳送信號Aw(i)、Aw②、…、Awoo做出邏輯判定。邏輯判定電路438!包括一條電源線439—經(jīng)過其提供電源電壓VCC、一個(gè)負(fù)載元件440以及一個(gè)起輸入晶體管作用的n溝道絕緣柵型場效應(yīng)晶體管441。此外，該輸入電路437包括一個(gè)內(nèi) 部基準(zhǔn)電壓發(fā)生電路442，其產(chǎn)生將被施加到邏輯判定電路438i、 4382、'"、438 的ti溝道絕緣柵型場效應(yīng)管的柵極的內(nèi)部基準(zhǔn)電壓W。內(nèi)部基準(zhǔn)電壓發(fā)生電路442包括一條電源線443 —經(jīng)過其提供電源電壓VCC、一個(gè)負(fù)載無件444、一個(gè)n溝道絕緣柵型場效應(yīng) 管45，其與每個(gè)邏輯判定電路43&、 4382、...、438 中的晶體管441 一起枸成一個(gè)電流鏡電路。此外，在晶體管441的柵極與輸入保護(hù) 電路434內(nèi)端之間設(shè)有一個(gè)電容器446。此外，提供有反相器447"4472、…、447n，其對邏輯判定電路 438" 4382、'"、438 的晶體管441的漏極處獲得的信號波形進(jìn)行整形。傳送信號輸入端43h、43^、…、431n經(jīng)輸入保護(hù)電路433i、 4332、*"、433 連接到諸晶休管443的源極?；鶞?zhǔn)電壓輸入端432連接到內(nèi)部基準(zhǔn)電壓發(fā)生電路442的晶體管445的源極。接收該發(fā)送信號Aw的rt溝道絕緣柵型場效應(yīng)晶體管441具有大的互導(dǎo)gm和高的截止頻率。這些晶體管441能以與圖37所示的輸入電路的tiMOS晶體管418相同的方式，工作在五極管工作范圍內(nèi)。此外，單個(gè)內(nèi)部基準(zhǔn)電壓發(fā)生電路442被同時(shí)提供給邏輯判定電路438!、4382、…、438n。因此，在邏輯判定電路438i、4382、、438 中流辻的直流偏置電流與在內(nèi)部基準(zhǔn)電壓發(fā)生電路442 中流過的直流偏置電流相同。因此，當(dāng)輸入保護(hù)電路433!、4332、…、433"和434的內(nèi)部電阻線、4352、'"、435 和436彼此相同時(shí)，在輸入保護(hù)電路434的內(nèi) 部電阻436上產(chǎn)生的電壓降厶VMF變?yōu)榈扔诜謩e在其中流辻直流偏置電流的內(nèi)部電阻435!、4 352、…、435n上產(chǎn)生的電壓降A(chǔ)V而、A^n2、…、AVW。亦即，根據(jù)本發(fā)明的第十實(shí)施例，當(dāng)傳送信號Awd、Aw2)、 …、Awoo的電壓變?yōu)榈扔?. 8V(其就是邏輯判定基準(zhǔn)電壓Vm;f) 時(shí)，在輸入保護(hù)電路434的內(nèi)部電阻436上產(chǎn)生的電壓降，變?yōu)榈?于輸入電路433h4332、…、亂的內(nèi)部電阻435i、4352、".、435 上產(chǎn)生的電壓降。因此，就使得在逆輯判定電路438!、4382、…、438n 與內(nèi)部基準(zhǔn)電壓發(fā)生電路"2之間保持直流平衡成為可能。此外，根據(jù)本發(fā)明的第十實(shí)施例，如果施加給邏輯判定電路 438:的傳送信號I^m)從高電平轉(zhuǎn)變?yōu)榈碗娖?，則在晶體管441中流動(dòng)的電流增加。在這種情況下，如圉41所示，經(jīng)迚w溝道絕緣柵型場效應(yīng)晶體管441柵極和源極之間的一個(gè)寄生電容462，在電流的上述增加中提供了交流分量(一個(gè)微量)iw。另外，在上述情況下，晶體管441的漏極電壓被降低，而晶休管441漏極和柵極間的一個(gè)寄生電容463因鏡像效應(yīng)而基本上被增大。因此，一個(gè)電流從晶體管441的柵極流至其漏極，且因此流至晶體管441柵極的一個(gè)電流i^變得大于流至其源極的電流iic。如果在晶體管445的柵極和輸入保護(hù)電路434的輸出端之間不提供電容446,當(dāng)傳送信號、 Aw" 、、w)同時(shí)從高電平變到低電平時(shí)，內(nèi)部基準(zhǔn)電壓發(fā)生電路442中晶體管445的柵極電壓將被大大降低。如果這種變化是可以允許的，則內(nèi)部基準(zhǔn)電壓發(fā)生電路442的二極管式連接的晶體管445被截止，且晶體管 445的柵極電壓，即內(nèi)部基準(zhǔn)電壓K，被保持在低電平。如果噪音迭加到傳送信號輸入端43h、43l2、…、43ln的任何一個(gè)之上，則上迷噪音會被錯(cuò)誤地檢測為一個(gè)高電平信號。然而，在晶體管445的柵極和輸入保護(hù)電路434的輸出端之間提供有電容446。因此，能夠經(jīng)電容446提供在晶體管441的柵極中流動(dòng)的電流"？。從而，能夠抑制瞬間發(fā)生的交流偏移。如上所述，囹40所述的結(jié)枸能夠在五極管工作范圍內(nèi)工作，平衡,直流偏移、抑制交流偏移。這樣，能夠在對非常小的信號的高速傳送中，獲得高增益、大常寬因數(shù)的特性。困40所示的電路結(jié)枸能夠滿足前述的GTL標(biāo)準(zhǔn)的要求。固42是本發(fā)明第十一實(shí)施例的電路圖，它是前述輸入電路的另一種改進(jìn)。圉42中所示的內(nèi)部基準(zhǔn)電壓發(fā)生電路448的結(jié)枸與國40中所示的電路442的結(jié)構(gòu)不同。困42中所示結(jié)枸的其余部分與囷.40所示結(jié)枸的對應(yīng)部分相同。內(nèi)部基準(zhǔn)電壓發(fā)生電路448 包括一個(gè)運(yùn)算放大器450，其枸成一個(gè)電壓跟隨器電路。如在本發(fā)明第十實(shí)施例中的情況一樣，接收傳送信號Aw的 n溝道絕緣柵型場效應(yīng)晶體管441具有大的互導(dǎo)gm和高的截止頻率。這些晶休管441能以與圉37所示的輸入電路的riMOS晶體管418相同的方式，工作在五極管工作范圍內(nèi)。此外，單個(gè)內(nèi)部基準(zhǔn)電壓發(fā)生電路448為邏輯判定電路438i、 4382、 "*、438 所共用。因此，在邏輯判定電路4381、4 382'"、438 中流動(dòng)的直流偏置電流與在內(nèi)部基準(zhǔn)電壓發(fā)生電路448中流動(dòng)的直流偏置電流相同。因此，當(dāng)輸入保護(hù)電路433!、4332、…、433"和434的內(nèi)部電阻 435!、4352、'"、435 .和436彼此相同時(shí)，在輸入保護(hù)電路434的內(nèi) 部電阻436上產(chǎn)生的壓降A(chǔ)V朋F變?yōu)榈扔诜謩e在其中流過直流偏置電流的內(nèi)部電阻435！、4352、…、435^上產(chǎn)生的壓降ZV^m、 △ VIN2、、△ Vw 。在本發(fā)明的第H~ —實(shí)施例中，內(nèi)部基準(zhǔn)電壓V1 等于V咖+AVW。亦即，根據(jù)本發(fā)明的第十一實(shí)施例，當(dāng)傳送信號Q WD 、 AW2)、、Awoo的電壓變?yōu)榈扔谄渲禐檫壿嬇卸ɑ鶞?zhǔn)電壓V^w的0.8V時(shí)，輸入保護(hù)電路434中內(nèi)部電阻436上產(chǎn)生的電壓降變?yōu)榈?于輸入保護(hù)電路433,、4332…、433n的內(nèi)部電阻435" 4352、'"、435 上產(chǎn)生的電壓降。因此，使得在邏輯判定電路438!、4382、…、438n與內(nèi)部基準(zhǔn)電壓產(chǎn)生電路448之間保持直流平衡成為可能。運(yùn)算放大器450受到反饋控制，因此其非反相輸入端的電壓等于其及相輸入端的電壓。因此，運(yùn)算放大器450輸出端的電壓一即內(nèi)部基準(zhǔn)電壓VI —受到控制，使得其總是等于VREF+AVKEF。因此，即使傳送信號Dw(D、Diw2)、…、rWoo同時(shí)從高電平轉(zhuǎn)換到低電平，在晶休管441柵極中流動(dòng)的電流由運(yùn)算放大器450提供，而不會在內(nèi)部基準(zhǔn)電壓VI中產(chǎn)生任何降低。因而，也能夠抑制以困 40所示結(jié)枸相同的方式瞬時(shí)產(chǎn)生的交流偏移。此外，困42所示的電路不會受到同時(shí)轉(zhuǎn)換噪聲的影響。如上所述，圖42所示的結(jié)枸能夠在五極管工作范圍內(nèi)工作，平衡直流偏移并抑制交流偏移。因而，能夠在非常小信號的高速傳送中獲得高增益、大帶寬因數(shù)特性。圖42所示的電路結(jié)構(gòu)能滿足前述的GTJL標(biāo)準(zhǔn)。在圉40所示的結(jié)構(gòu)中，有必要研究當(dāng)傳送信號r^u)、、 …、Aww同時(shí)從高電平變化到低電平時(shí)，對于每個(gè)不同的系統(tǒng)是否允許由于在輸入保護(hù)電路434中流動(dòng)的交流電流分量所致的交流偏移。另一方面，在圖42所示的結(jié)構(gòu)中，即使當(dāng)傳送信號Aatu)、 rWw、…、Awoo同時(shí)從高電平變?yōu)榈碗娖綍r(shí)，由于上述變化所致的電流也不會在輸入保護(hù)電路434中流動(dòng)。因此，沒有必要對對每個(gè)不同的系統(tǒng)來說，是否能夠允許交流偏移進(jìn)行研究。在這一方面，圖42所示的結(jié)構(gòu)設(shè)計(jì)比困40所示的簡單。圖43是本發(fā)明第十二實(shí)施例的電路困，它是上述輸入電路的又一種改進(jìn)。囹43所示的電路包括每個(gè)具有同樣結(jié)枸的輸入電路 452^ 4522、 "'、452 。例如，輸入電路452具有一個(gè)對傳送信號 Aivu)進(jìn)行邏輯判定的邏輯判定電路453，以及一個(gè)用于發(fā)生施加給邏輯判定電路453的內(nèi)部基準(zhǔn)電壓VI的內(nèi)部基準(zhǔn)電壓發(fā)生電路454。在電路453和454中，設(shè)置有一條經(jīng)過基提供電源電壓VCC 的電源線455、負(fù)載無件456和457、以及形成一個(gè)電流鏡電路的n溝道絕緣柵型場效應(yīng)晶體管458和459。此外，還設(shè)置有可變阻抗無件460和461、電流輸入端460A和46L4、電流輸出端460B 和461B、以及控制端460C和460C,經(jīng)過這些控制端可以控制元件 460和461的阻抗值。傳送信號輸入端43h、43l2、…、431n分別經(jīng)輸入保護(hù)電路 433!、 4332、…、433n連接到輸入電路452！、4522、…、452 中各可變阻抗元件460的各控制端460G?；鶞?zhǔn)電壓輸入端432經(jīng)過輸入保護(hù)電路434連接到輸入電路452^4522、'"、452 中各可變阻抗無件461的控制端461C。用于整形各輸入信號波形的反相器44A、 4472、…、447 接收在輸入電阻45&、4 522、…、452"中晶體管458的漏極得到的信號。輸入電路452!、4522、…、452n的逆輯判定電路453的直流偏置電流不在輸入保護(hù)電路433" 4332、'"、433 中流動(dòng)，并且不在內(nèi)部電阻435!、4 352、…、435n上產(chǎn)生電壓降。這是因?yàn)椋瑐魉托盘栞斎?端431!、43l2、…、431n賴給輸入保桝^43&、 4332、"'、433 連接到輸入電路45&、 4522、…、452n中各可變阻抗元件460的控制端 460C?；鶞?zhǔn)電壓輸入端432經(jīng)輸入保護(hù)和434連接到內(nèi)部基準(zhǔn)電壓發(fā)生電路454中可變阻抗元件461的控制端461G。因此，內(nèi)部基準(zhǔn) 電壓發(fā)生電路454中的直流偏置電流不流入輸入保護(hù)電路434,并且不在輸入保護(hù)電路434的內(nèi)部電阻436上產(chǎn)生因內(nèi)部基準(zhǔn)電壓發(fā)生電路454的直流偏置電流所引起的電壓降。因此，由直流偏置電流引起的偏移不會迭加到由輸入電路452!、4522、…、452n的內(nèi)部基準(zhǔn)電壓發(fā)生電路454所產(chǎn)生的內(nèi)部基準(zhǔn)電壓VI上。此外，根據(jù)所討論的本發(fā)明的這一實(shí)施例，邏輯判定電路453 設(shè)有自己的內(nèi)部基準(zhǔn)電壓產(chǎn)生電路454。因此，即使傳送信號 ANu)、Aww、…、A^o同時(shí)從高電平變到低電平，內(nèi)部基準(zhǔn)電壓 Vl也不會降低。還能t^與圖40中所示的第一個(gè)續(xù)構(gòu)一樣的方式，抑制瞬間產(chǎn)生的交流偏移。此外，圉43所示的電路不受同時(shí)轉(zhuǎn)換噪聲的影響。如上所述，圉43所示的結(jié)構(gòu)能夠工作在五極管工作范圍、平衡直流偏移且抑制交流偏移。這樣，能夠在高速、非常小信號的傳送的情況下，獲得高增益、大帶寬因數(shù)特性。囹43所示的結(jié)構(gòu)能滿足前述GTL標(biāo)準(zhǔn)的要求?，F(xiàn)在，參照圉"，描述本發(fā)明的第十實(shí)施例的細(xì)節(jié)。在圖44 中，與圉40所示部件相同的部件使用相同的標(biāo)號。囹40所示的負(fù)載無件440和444分別由增強(qiáng)型i>MOS晶體管 465和466形成。此外，tt溝通絕緣柵場效應(yīng)管441和445分別由增強(qiáng)型nMOS晶體管467和468構(gòu)成。pMOS晶休管465和466的柵極接地，并且這兩個(gè)晶體管被作用電阻器。如果為pMOS晶體管465和466的柵極提供偏置電壓，使這些pMOS晶體管工作在五極管工作范圍并作為恒流源工作，則與將這些晶體管用作電阻器的情況相比，能夠增加帶寬因數(shù)?，F(xiàn)在，參照國45,將描述圉42所示的本發(fā)明第十一實(shí)施例的細(xì)節(jié)。在圖45中，與圖42和44中相同的那些部件使用相同的標(biāo) 號。圉42所示的負(fù)載無件440和444分別由增強(qiáng)型pMOS晶體管465和466構(gòu)成。此外，n溝道絕緣柵場效應(yīng)晶體管441和445 分別由增強(qiáng)型ttMOS晶體管467和467構(gòu)成。困45中的運(yùn)算放大器450的配置如圖46所示。運(yùn)算放大器 450由增強(qiáng)型j>MOS晶體管469 —472、增強(qiáng)型wMOS晶體管473 —476、一個(gè)非反相輸入端477、一個(gè)反相輸入端478以及一個(gè)輸出端479構(gòu)成。如在本發(fā)明第十實(shí)施例中的情況那樣，DMOS晶體管 465和466的柵極接地并被作用電阻器。但是，如果PMOS晶體管 465和466的柵極施加有偏置電壓，使這些pMOS晶休管工作在五極管工作范圍并作為一恒流源工作，那么與這些晶體管被用作電阻器的情況相比，能夠增加帶寬因數(shù)?，F(xiàn)在，參照囹47，將描述圉43所示的本發(fā)明的笫十二實(shí)施例的細(xì)節(jié)。在圖47中，與圖43所示的那些部件相同的部件使用相同的標(biāo)號。圖43所示的負(fù)載元件456和457分別由增強(qiáng)型pMOS晶體管 480和481構(gòu)成?？勺冏杩乖?60和461分別由增強(qiáng)型pMOS 晶體管482和483構(gòu)成。增強(qiáng)型nMOS晶體管484和485分別用作ti溝道絕緣柵型場效應(yīng)管458和459。可變阻抗無件460和461 可由增強(qiáng)型"MOS晶體管而不是由增強(qiáng)型pMOS晶體管構(gòu)成。然而，當(dāng)基準(zhǔn)電壓為O. 8V那么低時(shí)，為了獲得高增益、大帶寬因數(shù)特性，能夠適當(dāng)?shù)厥褂镁哂械扔诨虻陀诘拈撝惦妷旱暮谋M型 nMOS晶體管。圖48是與圉37所示的輸入電路不同的另種傳統(tǒng)輸入電路的電路圉。該輸入電路具有一個(gè)用于接收經(jīng)總線從外部電路傳送的傳送信號Sin的信號輸入端501、以及一個(gè)用于接收基準(zhǔn)電壓We/ 的基準(zhǔn)電壓輸入端502，電壓We/用來對傳送信號Sin進(jìn)行邏輯判定。該輸入電路還包括一個(gè)差動(dòng)放大器電路503，其具有一條 VCC電源線504，經(jīng)過這條電源線提供例如等于3. 的電壓。差動(dòng)放大器電路503還包括增強(qiáng)PMOS晶體管505和506，它們枸成一個(gè)其作用為負(fù)載的電流鏡電路。此外，電路503包括增強(qiáng)型 7tMOS晶體管507和508，其作用為驅(qū)動(dòng)晶體管。傳送信號Sin被施加到nMOS晶體管507的柵極，基準(zhǔn)電壓We/施加到wMOS 晶體管508的柵極。還提供有一個(gè)其作用為電阻的增強(qiáng)型tiMOS 晶體管509、一個(gè)作為差動(dòng)放大器電路輸出端的節(jié)點(diǎn)510、以及一個(gè)用于整形電路503輸出信號波形的反相器511。及相器511提供一個(gè)該輸入電路的輸出信號So似。當(dāng)傳送信號的電平為高時(shí)，tiMOS晶體管507導(dǎo)通而 tiMOS晶體管508截止。因此，節(jié)點(diǎn)510的電壓為低，而輸出信號Souf處于高電平。當(dāng)傳送信號Sin的電平為低時(shí)，nMOS晶體管 507截止而nMOS晶體管508導(dǎo)通。因此，節(jié)點(diǎn)510的電壓為高，輸出信號Sout處于低電平。圖49是一個(gè)曲線困，表示基準(zhǔn)電壓Vre/與nMOS晶體管509 中流過的電流一即在差動(dòng)放大器電路503中流過(消耗)的電流Ia 一之間的關(guān)系。由困49可見，在差動(dòng)放大器電路503如此設(shè)計(jì)使得基準(zhǔn)電壓Vre/等于例如1. OV的情況下，如果在基準(zhǔn)電壓等于 1. 的情況下使用電路503，則tiMOS晶體管507和508的柵一源偏置電壓就會升高，并且因此在運(yùn)算放大器電路503中消^^的電流Ia也增加。為了傳送小幅度的信號，需要等于l.OV的基準(zhǔn)電壓VVe/。當(dāng)中心電壓設(shè)置為等于1. OV時(shí)，為了傳送具有幅度在士 0. 范圍內(nèi)的小幅度的信號Sin，需要這一基準(zhǔn)電壓We/。為了傳送基于LVTTL(低電壓TTL)標(biāo)準(zhǔn)的小幅度信號Sin或者傳送基于具有等于1. 中心電壓的C7T(中心抽頭終端〔(Center Tapped 7Vr7nina"on)〕的小幅度信號Sin，需要等于1. 的基準(zhǔn) 電壓We/。傳統(tǒng)上來說，不存在能夠處理基于需要不同基準(zhǔn)電壓Vre/電平的不同標(biāo)準(zhǔn)的小幅值信號Sin的單一輸入電路。就是說，輸入電路設(shè)計(jì)得專用于特定的基準(zhǔn)電壓。然而，很容易提供一種能夠處理具有不同基準(zhǔn)電壓Vre/電平的小幅度信號Sin的輸入電路。在這一方面，困48所示電路的缺點(diǎn)在于，當(dāng)改變基準(zhǔn)電壓V"/ ，運(yùn)算放大器電路503中消耗的電. 流Ia;變化很大。這一缺點(diǎn)在具有200個(gè)或更多個(gè)輸入電路的LSI '邏輯電路中更為嚴(yán)重。例如，現(xiàn)在將假設(shè)基本上設(shè)計(jì)500pA的電流將消耗在輸入電路中的一個(gè)差動(dòng)放大器電路上。如果消耗在一個(gè) 運(yùn)算放大器電路上的電流增加到lmA，則在200個(gè)輸入電路中消耗的電流會增加100mA?？紤]到上述問題，如果LSJ器件設(shè)有具有這樣的運(yùn)算放大器電路的輸入電路，即這種運(yùn)算放大器電路即使當(dāng)基于不同電平的基準(zhǔn)電壓Vre/處理小幅度信號Sin時(shí)也不怎么消耗電流，則有可能增加設(shè)置基準(zhǔn)電壓We/方面的自由度且增加LSI器件的應(yīng)用范圍。此外，如果LSI器件設(shè)有這樣的輸出電路，即這種輸出電路即使當(dāng)基于不同電平的基準(zhǔn)電壓We/處理小幅度信號Sin時(shí)也不需要增加的驅(qū)動(dòng)能力，則有可能增加設(shè)置基準(zhǔn)電壓We/方面的自由度并增加該LSJ器件的應(yīng)用范圍。圖50是有關(guān)輸入電路的本發(fā)明第一方面的方框困。該輸入電路可被設(shè)置在連接到一條總線上的一個(gè)半導(dǎo)體電路、一個(gè)半導(dǎo)體器或類似器件中。該輸入電路包括一個(gè)差動(dòng)放大器電路514和一個(gè) 電流控制電路515。差動(dòng)放大器電路514對之作出邏判定的輸入信號Sin被提供給一個(gè)輸入端512?；鶞?zhǔn)電壓Vre/—其用于對輸入信號Siti做出邏輯判定一被提供給一個(gè)基準(zhǔn)電壓輸入端513。電流控制電路515控制在差動(dòng)放大器電路514中流動(dòng)的電流，使得根據(jù)基準(zhǔn)電壓Vre/在某一有限范圍內(nèi)的變化來抑制上述電流中的變化。因此，能夠避免在差幼放大器電路514中消耗電流的由基準(zhǔn) 電壓Vre/在一確定范圍內(nèi)變化而引起的增加。因而，使得基于使用在有限范圍內(nèi)的不同電平的基準(zhǔn)電壓VVe/的不同標(biāo)準(zhǔn)處理輸入信號Sin成為可能。此外也使得抑制差動(dòng)放大器電路514中消耗電流的變化，并且即使存著具有因在制造過程的擴(kuò)散造成的不同柵極長度的晶體管的情況下，也能改善輸出效率成為可能。困51是有關(guān)輸入電路的本發(fā)明的第二方面的方框困。該輸入電路具有一個(gè)輸入信號Sin施加到其上的信號輸入端517、一個(gè) 基準(zhǔn)電壓Vre/施加到其上的基準(zhǔn)電壓輸入端518。該輸入電路包括一個(gè)差動(dòng)放大器電路519，其具有一個(gè)VX7C電源線520、以及分別具有第一末端521A和522A以及第二末端521B和522B的負(fù) 載521和522。此外，提供有其作用為驅(qū)動(dòng)晶體管的rt溝道絕緣柵型場效應(yīng) 晶體管523和524。輸入信號Sin施加到晶體管523的柵極，基準(zhǔn) 電壓We/施加到晶休管524。該輸入電路'包括一個(gè)具有一個(gè)笫一末端525A和一個(gè)第二末端525B的可變電阻電路525、一個(gè)作為差動(dòng)放大器電路519的輸出端的節(jié)點(diǎn)526、一個(gè)經(jīng)過其輸出該輸入電路的輸出信號Som的波形整形及相器527。此外，該輸入電路包括一個(gè)電流控制電路528，其控制可變電阻電路525，使之當(dāng)基準(zhǔn)電壓We/相對較高時(shí)具有相對較大的電阻值。電路528控制可變電阻電路525 ，使之當(dāng)基準(zhǔn)電壓Vre/相對較低時(shí)具有相對較小的電阻值。以這種方式，電流控制電路528控制可變電阻電路525中流動(dòng)的電流Ja。當(dāng)傳送的輸入信號Sin為高電平時(shí)，晶體管523導(dǎo)通而晶體管524截止。因此，節(jié)點(diǎn)526為低電平而輸出信號SotU為高電平。當(dāng)輸入信號Siti的為低電平時(shí)，晶體管523和524分別導(dǎo)通和截止。因此節(jié)點(diǎn)526的電平為低，且輸出信號Sout的電平為高。電流控制電路528如上所述控制可變電阻電路525中流動(dòng)的電流ra。因此，能夠避免差動(dòng)放大器519中消耗的電流Ja的過度變化，并且能夠基于基準(zhǔn)電壓We/的不同值處理不同電平的輸入信號Sin。如圉52所示，負(fù)載521和522可分別由p溝道絕緣柵型場致應(yīng)晶體管549和550構(gòu)成，其枸成了一個(gè)電流鏡電路。可變電阻電路525可由一個(gè)《溝道絕緣柵型場效應(yīng)晶休管515枸成。在這種情況下，如果電流控制電路528具有如圉53所示的輸入/輸出特性( 基準(zhǔn)電壓We/與電流控制電路528之輸出Vx之間的關(guān)系)，這能夠在1. 與1. 之間的基準(zhǔn)電壓范圍內(nèi)，保持差動(dòng)放大器電路 519中消耗的電流Ja為恒定值。此外，電流控制電路528在抑制差動(dòng)放大器電路519中消耗電流的變化方面，以及在即使存在有由于制造過程中的擴(kuò)散造成的不同柵極長度的晶體管的情況下也能改善生產(chǎn)產(chǎn)率方面，做出了貢獻(xiàn)。囹54是根據(jù)本發(fā)明的輸入電路第三方面的方框圉。囹54所示的輸入電路包括一個(gè)傳送的輸入信號Sitt施加于其上的信號輸入端530、以及一個(gè)基準(zhǔn)電壓輸入端531,輸入端531接收用于對輸入信號Sin作出邏輯判定的基準(zhǔn)電壓。該輸入電路包括一個(gè)差動(dòng)放大器電路532，其具有一個(gè)VCC電源線533、一個(gè)具有一個(gè)第一末端 534A和一個(gè)第二末端534B的可變電阻電路534。此外，提供有其作用為驅(qū)動(dòng)晶體管的P溝道絕緣'柵型場效應(yīng) 晶休管535和536。輸入信號Sin輸入到晶體管535的柵極，且基準(zhǔn)電壓施加到晶體管536。該輸入電路還包括分別具有第一末端537A和538A及第二末端537B和538JB的負(fù)載537和538、一個(gè)對應(yīng)于差動(dòng)放大器532輸出端的節(jié)點(diǎn)539、以及一個(gè)波形整形反相器540，通過其輸出該輸入電路的輸出信號Sout。一個(gè)電流控制電路541控制可變電阻電路534，使之當(dāng)基準(zhǔn)電壓Vre/在預(yù)定范圍內(nèi)相對較高時(shí)具有一個(gè)相對較小的電阻。該電流控制電路541控制可變電阻電路534，使之當(dāng)基準(zhǔn)電壓We/在預(yù)定范圍內(nèi)相對較低時(shí)具有一相對較大的電阻。以這種方式，在可變電阻電路534中流動(dòng)的電流Ja受到控制。當(dāng)輸入信號Sin的電平為高時(shí)，晶體管535和536分別截止和導(dǎo)通。因此，節(jié)點(diǎn)539的電平為低而輸出信號Sout為高電平。當(dāng)輸入信號說n的電平為低時(shí)，晶體管535和536分別導(dǎo)通和截止。因此，節(jié)點(diǎn)539的為高，輸出信號Sout為低電平。電流控制電路541如上所述地控制可變電阻電路534中流動(dòng) 的電流Ja。因此，能夠避免差動(dòng)放大器532中消耗的電流Ia的過度變化，并且能夠基于在確定范圍內(nèi)的基準(zhǔn)電壓Vre/的不同值處理不同電平的輸入信號Siw。此外，電流控制電路541在抑制差動(dòng) 放大器電路532中消耗電流的變化方面，并且在改善即使存在有由于制造過程的因擴(kuò)散造成的不同柵極長度的晶體管的情況下也能改善生產(chǎn)產(chǎn)率方面，做出貢獻(xiàn)。圉55是根據(jù)本發(fā)明的輸出電路第一方面的電路圖。圖55所示的輸出電路可提供在連接到總線上的一個(gè)半導(dǎo)休電路、一個(gè)半導(dǎo) 休件或類似器件中。該輸出電路包括一條VCC電源或542，電源電壓VCC經(jīng)過該線542施加到一個(gè)主體電路上(固中未示出)。一條 VCCQ電源線543提供等于或低于電源電壓VCC的電源電壓 VCGQ。該輸出電路包括一個(gè)P溝道絕緣柵型場效應(yīng)晶體管544、 n溝道絕緣柵型場效應(yīng)晶休管545和546，以及一個(gè)輸出端547。晶休管544的源極連接到 CCQ電源線543上，其漏極連接到輸出端547上。晶體管54 4的柵極施加有一信號S1，其邏輯高電平等于電源電壓VCCQ，邏輯低電平等于地電位0V。晶體管 545的漏極連接到電源線543，其源極連到輸出端547。晶體管545 的柵極加有一信號S2，其邏輯高電平為電源電壓VCC，邏輯低電平為電勢0V。晶體管546的的漏極連到輸出端547，源極接地。晶體管546的柵極加有一信號S3，其邏輯高電平等于電源電壓VCC，邏輯低電平等于地電壓0V。當(dāng)信號S1、S2和S3分別為低、高和低電平時(shí)，晶本管544、545 和546分別處于"導(dǎo)通"、"導(dǎo)通"和"截止"狀態(tài)。因此，輸出信號 Dout為高電平。當(dāng)信號S1、S2和S3分別為高、低和高電平時(shí)，晶體管544、545和546分別處于"截止"、"截止"和"夢逾.'，狀態(tài)。因此，輸出信號Oo"t為低電平。當(dāng)信號S1、 S2和S3為高、低和低電平時(shí)，晶體管544、545和546分別處于"截止"、"截止"和"截止"的狀態(tài)。因此，輸出終端547為高阻抗?fàn)顟B(tài)。因此，輸出信號Dom的目標(biāo)電壓終止在終端電壓VT丁為處，且該處輸入信號的第一級電路差動(dòng)放大器電路的基準(zhǔn)電壓Vre/為VCCQ/2。如果電源電壓VCCQ等于或接近于電源電壓VCC，則在輸出端的上拉操作是由晶體管544主動(dòng)完成的。這是因?yàn)榫w管545執(zhí) 行源極跟隨操作，由于在輸出信號接近于的電源電壓VCC 時(shí)，電壓損耗等于其閾值電壓，所以晶體管沒有提供足夠的驅(qū)動(dòng)能力。但是，如果電源電壓VCCQ被裝置到約為1. 0V，則一個(gè)低到大約為1. 的電壓被加在晶體管544的柵極和源極兩端，因此，在上拉操作中，僅有1. 或接近1. 的電壓被加上，所以設(shè)有足夠的驅(qū)動(dòng)能力。晶體管545在上拉操作中，通過柵極加有電源電壓VCC，因此能提供足夠的驅(qū)動(dòng)能力。所以，晶體管545主動(dòng)完成上拉操作。如上所述，即使在的電源電壓VCCQ在一確定范圍內(nèi)變化，或根據(jù)基準(zhǔn)電壓We/的不同值的輸出信號I>mt的不同的電平被輸出的情況下，困55所示的輸出電路也不會增加驅(qū)動(dòng)能力。即，圖 54所示的輸出電路可在預(yù)定范圍內(nèi)根據(jù)基準(zhǔn)電壓Vre/的不同的值提供有不同電平的輸出信號。此外，固55所示的輸出電路有下列優(yōu)點(diǎn)。如果工作溫度變化，晶體管544和545的閾值電壓就增加，晶休管544的導(dǎo)通電阻減小，而晶體管545的導(dǎo)通電阻則增加。如果晶本管544和545的閾值電壓減小，則晶體管544的導(dǎo)通電阻增加，而晶體管545的導(dǎo)通電阻減小。以上述方法，即使工作溫度變化，也可能保持輸出信號 rtout的固定幅度?，F(xiàn)在將參照圉56和57描述基于囷51的前述結(jié)構(gòu)的本發(fā)明第十三個(gè)實(shí)施例的輸入電路。圉56所示的輸入電路基本上對應(yīng)于一條總線線路。圉56中的電流控制電路553對應(yīng)于圉51所示的電流控制電路528，圉56中的輸入電路的其它部件與困51中對應(yīng)的部件相同。電流控制電路553包括一個(gè)增強(qiáng)型pMOS晶體管554，其源極與VCC電源線504相連，柵極與基準(zhǔn)電壓輸入端502相連。晶體管 554被用作由基準(zhǔn)電壓VVe/控制的可變電阻元件。一個(gè)固定電阻 555的一端與晶休管554的漏極相連，另一端接地。晶休管554的漏極與電阻555的連接點(diǎn)556被連到tiMOS晶體管509的柵極。當(dāng)基準(zhǔn)電壓Vref在預(yù)定范圍內(nèi)相對較高時(shí)，pMOS晶體管 554導(dǎo)通電阻很大，而節(jié)點(diǎn)556的電壓很低。因而，nMOS晶體管 509的導(dǎo)通電阻就很大。當(dāng)基準(zhǔn)電壓We/很低時(shí)，pMOS晶體管 554的導(dǎo)通電阻就相對較小，而節(jié)點(diǎn)556的電壓就很高。因而， nMOS晶體管509的導(dǎo)通電阻就很小。圖57示出了基準(zhǔn)電壓We/和困56中所示的差動(dòng)放大器電路 503所消耗的電流fa之間的關(guān)系困。從困57中可以看出，差動(dòng)放大器電路503所消耗的電流Ia穗定在一個(gè)近似于恒定值的水平，而基準(zhǔn)壓Vre/是在0. 到1. 2V間變化。當(dāng)基準(zhǔn)電壓We/等于或小于0. 8時(shí)，差動(dòng)放大器電路503中消^^的電流Ia急劇減小。這是因?yàn)樾》敌盘柕碾妷悍浅＝?近wMOS晶體管507和508的閾值電壓所造成的。根據(jù)圖56所示的配置，如果基準(zhǔn)電壓We/在0. 到1. 之間，則差動(dòng)放大器電路中的電流Ia就穩(wěn)定在近似于一個(gè)恒定值。因此，這就使在基準(zhǔn)電壓We/為0.9V到1. 2V的范圍內(nèi)，基于不同電平的基準(zhǔn)電壓We/處理不同電平的小幅度信號Siti成為可能。這樣，圖56所示的輸入電路更為有利。此外，也可抑制差動(dòng)放大器電路503中電流的變化而且對于即使在晶體管生產(chǎn)工藝中因擴(kuò)散造成具有不同柵極長度的晶體管的情況下，也可提高其產(chǎn)量。電流控制電路553可由多個(gè)輸入電路中的第一級差動(dòng)放大器電路共用。團(tuán)58是根據(jù)本發(fā)明的第十四個(gè)實(shí)施例的輸入電路的電路圖。在國58中，與困56中相同的部件用相同的標(biāo)號給出。圖58所示的輸入電路的電流控制電路557與圖56中的電流控制電路有不同的結(jié)構(gòu)。圖58中輸入電路的其它部件與圉56中輸入電路的相應(yīng) 部件相同。電流控制電路557用一個(gè)增強(qiáng)型nMOS晶體管558來代替困 56中的電阻555，其它部分與圖56中所示相應(yīng)部件相同。nMOS 晶體管558的柵極與漏極相連，而其漏極又連到pMOS晶體管554 的漏極上。nMOS晶體管558的源極接地。圉59示出了基準(zhǔn)電壓Vre/與差動(dòng)放大器電路503中消耗的電流Ia之間的關(guān)系。這一方案可使差動(dòng)放大器電路503中的電流 Ja在基準(zhǔn)電壓Vre/為0. 9V—1. 范圍內(nèi)保持在一個(gè)近+乂恒定值，該范圍大于從困56中的電路所得到的范圍。4艮據(jù)圉58的電路，可在基準(zhǔn)電壓VVe/為0. 到1. 4V的范圍內(nèi)，基于基準(zhǔn)電壓Vre/的不同電平處理不同電平的小幅度信號 Sin。這樣，困58的輸入電路將更為有利。此外，該電路還可抑制差動(dòng)放大器電路503中電流的變化，而且即使存在在生產(chǎn)工藝中因擴(kuò)散造成具有不同柵極長度的晶體管的情況下，也可提高其產(chǎn)量。電流控制電路557可由多個(gè)輸入電路中的第一級差動(dòng)放大器電路共用?，F(xiàn)在將參照囷60到63描述本發(fā)明的第十五個(gè)實(shí)施例。困60所示的輸入電路基本上涉及一條總線線路。圖60中的輸入電路的電流控制電路560的結(jié)構(gòu)與圖58中所示的電流控制電路不同。囹 60中的輸入電路的其它部件與固58中的輸入電路的相應(yīng)部件相同。電流控制電路560包括一個(gè)增強(qiáng)型nMOS晶體管561，節(jié)點(diǎn)5 56和nMOS晶體管538的漏極通辻rtMOS晶體管561的漏極和源極相互連接。電流控制電路560的其它部件與困58中的電流控制電路557的相應(yīng)部件相同。nMOS晶體管561的柵極連接到基準(zhǔn) 電壓輸入端502 ，用作由基準(zhǔn)電壓Vre/控制的可變電阻無件。在電流控制電路560中，當(dāng)基準(zhǔn)電壓We/相對高時(shí)，pMOS晶體管554導(dǎo)通電阻就相對較大，而nMOS晶體管561的導(dǎo)通電阻相對較小。當(dāng)基準(zhǔn)電壓We/相對低時(shí)，pMOS三極管554的導(dǎo)通電阻相對較小，而nMOS晶體管561的導(dǎo)通電阻則相對較大。圖61是基準(zhǔn)電壓Vre/與差動(dòng)放大器電路503中消耗的電流k的關(guān)系困?？梢钥闯?，該電路可使差動(dòng)放大器電路503中的電流Ia在基準(zhǔn)電壓VVe/為0. 9V到1. 的范圍內(nèi)保持在一個(gè)大約恒定值，該范圍比團(tuán)58所示電路中得到的還要寬。根據(jù)圖60所示的電路，可在基準(zhǔn)電壓We/為0. 9V—1. 6V 的范圍內(nèi)，基于不同電平的基準(zhǔn)電壓We/，處理不同電平的小幅度信號Siti。因而，圉60所示的輸入電路就更有利。此外，該電路還抑制差和大器電路503中所耗電流的變化，而且即使存在在生產(chǎn)過程中因擴(kuò)散而造成具有不同柵極長度的晶體管的情況下，也可提高產(chǎn)量。圉62示出了晶體管柵極長度的偏差動(dòng)放圖60所示的電路所使用差動(dòng)放大器電路503中消耗電流Ja之間的關(guān)系。困63示出了晶休管柵極長度的偏差和圖48所示電路的差動(dòng)放大器電路503 所耗電流Ja之間的關(guān)系。電流控制電路560可由多個(gè)輸入電路的第一級差動(dòng)放大器電路共用。現(xiàn)在將參照固64和65描述根據(jù)本發(fā)明第十六個(gè)實(shí)施例的輸入電路。圖64所示的輸入電路基本上涉及一條總線線路，其差動(dòng) 放大器電路563的結(jié)構(gòu)不同于圖60中所示的差動(dòng)放大器503。圖 64所示的輸入電路的其它部件與圉60中所示輸入電路的相應(yīng)部件相同。差動(dòng)放大器電路563有一增強(qiáng)型nMOS晶體管564。差動(dòng)放大器電路563的其它部件與困60所示的差動(dòng)放大器503的相應(yīng)部件相同。nMOS晶體管564的漏極連接到tiMOS晶體管507的源極，源極接地。tiMOS晶休管564的柵極連接到基準(zhǔn)電壓輸入端. 502。當(dāng)基準(zhǔn)電壓We/相對較高時(shí)，7tMOS晶體管564的導(dǎo)通電阻很小。因而，差動(dòng)放大器電路563中消耗的電流Ja就較大。即，困 64中電路的工作與圉60所示的電路不同。圉65是基準(zhǔn)電壓Vre/和差動(dòng)放大器電路503中消耗的電流 Ja之間的關(guān)系圖。從圉中看出，可在基準(zhǔn)電壓Vre/為0. 到1. 7V的范圍內(nèi)使差動(dòng)放大器電路503所耗電流Ia保持在一個(gè)近似恒定值，該范圍定于圖60的電路所獲得的范圍。根據(jù)國64所示的電路，提供有電流控制電路560和nMOS晶體管564，因而，可在基準(zhǔn)電墳We/在0. 9V—1. 的范圍內(nèi)，基于不同電平的基準(zhǔn)電壓We/處理不同電平的小幅度信號Siw。因此，圉65所示的電路更有利。此外，該電路可抑制差動(dòng)放大器電路 503所消耗的電流Ja的變化。而且即使存在在生產(chǎn)工藝中因擴(kuò)散造成的具有不同柵極長度的晶體管的情況下，也可提高產(chǎn)量。電流控制電路560可由多個(gè)輸入電路中的第一級差動(dòng)放大器電路共用?，F(xiàn)將結(jié)合圉66到68描述根據(jù)本發(fā)明的第十七個(gè)實(shí)施例的輸入電路。困66所示的輸入電路基本上對應(yīng)于一條總線線路。圉66 所示的輸入電路中的電流控制電路566有不同于困56中的電流控制電路的結(jié)枸。圖66中輸入電路的其它部件與圉56中輸入電路的相應(yīng)部件相同。電流控制電路566包括包括一監(jiān)視電路567',以監(jiān)視差動(dòng)放大器電路503中所消耗的電流Ia。監(jiān)視電路567包括電阻568和增強(qiáng)型ttMOS晶體管569和570。晶體管569和570的每一個(gè)柵極寬度等于nMOS晶體管'507和508的1/10?；鶞?zhǔn)電壓VYe/加到nMOS晶體管569和570的柵極上。此外，監(jiān)視電路567包括一增強(qiáng)型wMOS晶件管571，其柵極寬度為nMOS晶體管509的1/10。電流控制電路556包括一個(gè)形成反饋控制電路的差動(dòng)放大器電路572。電路572包括一個(gè)用作電阻無件的增強(qiáng)型pMOS晶體管573。 pMOS晶體管573柵極收一個(gè)IV的恒定電壓。差動(dòng)放大器電路572包括增強(qiáng)型晶體管574和575，用作驅(qū)動(dòng)晶體管。 pMOS晶體管574的柵極接收監(jiān)視電路567的節(jié)點(diǎn)576處的電壓。》MOS晶休管575的柵極接收IV的恒定電壓。差動(dòng)放大器電路 572包括增強(qiáng)型nMOS晶體管577和578，以枸成用作負(fù)載的電流鏡電路。節(jié)點(diǎn)579形成差動(dòng)放大器電路572的輸出端，并連接到監(jiān) 視電路567中wMOS晶體管571的柵極和差動(dòng)放大器電路503中 nMOS晶體管的柵極。節(jié)點(diǎn)579也連接到對應(yīng)于另一輸入電路(為方便起見未示出)的差動(dòng)放大器電路503的差動(dòng)放大電路(為方便起見未示出)的相應(yīng)子wMOS晶體管509的wMOS晶體管(為方便起見未示出)上。電流控制電路566中的節(jié)點(diǎn)576是反饋控制的，因此，在基準(zhǔn) 電壓Vre/的確定范圍內(nèi)，節(jié)點(diǎn)576的電壓由差動(dòng)放大器電路572 固定于IV。監(jiān)視電路576中的電流保持在大約為恒定值。因此，差動(dòng)放大電路503中消耗的電流Ja也保持大體上為恒定值。根據(jù)模擬結(jié)果，在圖67中示出了基準(zhǔn)電壓Vre/和差動(dòng)放大器電路503中消耗的電流Ia之間的關(guān)系。從圖67可以看出，如果基準(zhǔn)電壓Vre/在0. 9V到1.7V之間，差動(dòng)放大器電路503中所消耗的電流I"可保持在近似于恒定值。根據(jù)圉66所示的電路，在基準(zhǔn)電壓We/為0. 到1. 的范圍內(nèi)，基于不同電平的基準(zhǔn)電壓Vre/可處理不同電平的小幅度信號Siw。因此，困66所示的輸入電路更為有利。此外，該電路可抑制差動(dòng)放大器電路503中消耗的電流Ia，而且即使存在在生產(chǎn)工藝中因擴(kuò)散而造成不同柵極長度的三極管的情況下，也可提高其產(chǎn) 量。圉68示出晶休管的柵極長度偏差和差動(dòng)放大器電路503消耗的電流Ja之間的關(guān)系。電流控制電路566可由多個(gè)輸入電路中的第一級差動(dòng)放大器電路共用。一般而言，半導(dǎo)休器件要提供至少20個(gè)輸入電路或更多。因而，電流控制電路566中消耗的電流可略去不計(jì)?，F(xiàn)將參照圉69和70說明糧據(jù)本發(fā)明第十八實(shí)施例的輸入電路。一般地，圉69所示的輸入電路對應(yīng)一條總線。困69所示的輸入電路包括電流控制電路581，其結(jié)構(gòu)與困66所示的電流控制電路566不同。圉69所示的輸入電路的其余部分與圉66所示的輸入電路的相應(yīng)部分相同。電流控制電路581具有一監(jiān)視電路582，其結(jié)枸不同于圖66 所示的監(jiān)枧電路567。困69所示的電流控制電路581的其余部分與圉66所示的電流控制電路567的相應(yīng)部分相同。電流監(jiān)視電路582包括增強(qiáng)型pMOS晶體管583和584，用來代替囹66所示的電阻器568。每一個(gè)pMOS晶體管583和584的柵極寬度等于每一個(gè) pMOS晶體管505和506寬度的l/10。i>MOS晶本管583和584枸成電流鏡電路。l)MOS晶體管583的漏極連到VCC電源線504，其柵極與其漏極相連。另外，PMOS晶體管583的漏極連接到nMOS晶體管 570的漏極。rtMOS晶體管584的源極連接到VCC電源線504 ，其柵極與pMOS晶體管583的柵極相連。pMOS晶體管584的漏極連接到nMOS晶體管569的漏極。連接節(jié)點(diǎn)585連接到pMOS晶體管574的柵極，且pMOS晶體管584和wMOS晶體管569都連 *接到連接節(jié)點(diǎn)585。監(jiān)視電路582的其余部分與囹66所示的監(jiān)視電路567的相應(yīng)部分相同。i>MOS晶體管575的柵極被施以1. 65V的恒定電壓。該方法不同于圉6所示電路中所用的方法。節(jié)點(diǎn)585的電壓被反饋控制，使之在基準(zhǔn)電壓Vre/的確定范圍內(nèi)通過差動(dòng)放大器電路572保持在1.65V。因此，流經(jīng)監(jiān)視電路582的電流被保持在近似恒定的值上，從而差放大器電路503中消耗的電流也保持在近似恒定的值上。圖70是基準(zhǔn)電壓We/和差動(dòng)放大器電路503中消耗的電流 Ja之間的關(guān)系曲線，該關(guān)系曲線由模擬得到。從圉70可看出，差動(dòng) 放大器電路503中消耗的電流保持近似恒定的值，而基蕃^a We/在0.9V與1. 7V之間。另外，困69所示電路中采用的差動(dòng)放大器電路503中消耗的電流Ia的變化小于囹66所示電路中采用的電路503中消耗的電流Ja的變化。原因是圖69所示電路利用了 pMOS晶體管583和 584及tiM03晶體管569、570和571，其是在相同比例下，通辻減小i>MOS晶休管505、506和ttMOS晶體管507、508、509的柵極寬度，而結(jié)構(gòu)與圖66相同而得到的。根據(jù)囹69所示電路，基準(zhǔn)電壓We/在0. 9V與1.7V之間的范圍內(nèi)，能夠根據(jù)基準(zhǔn)電壓We/的不同值處理小幅度信號Sin的不同值。因而，困69所示輸入電路方便性得以改進(jìn)。此外，即使存在在生產(chǎn)過程中因護(hù)散引起的晶體管的柵極長度不同，也能夠消除差動(dòng)放大器電路503中消耗電流Ia的變化，并提高產(chǎn)量。多個(gè)輸入電路的第一級差動(dòng)放大器電路可共用電流控制電路 581。一般地，半導(dǎo)休器件帶有至少20個(gè)輸入電路或更多。因而，電流控制電路581中消耗的電流相對來說可略去不計(jì)?，F(xiàn)將參照困71說明糧據(jù)本發(fā)明第十九個(gè)實(shí)施例的輸入電路。一般地，囹71所示輸入電路提供給一個(gè)總線。圉71所示輸入電路有一個(gè)信號輸入端590和一個(gè)基準(zhǔn)電壓輸入端591，從外部電路經(jīng)一條總線傳送的輸入信號Sirt加到該信號輸入端590，基準(zhǔn)電壓輸入端591接收用于對輸入信號Sitt進(jìn)行邏輯判定的基準(zhǔn)電壓VVe/。圉71所示輸入電路包括差動(dòng)放大器電路592和增強(qiáng)型pMOS晶體管594，差動(dòng)放大器電路592有一個(gè) "KCC電源線593，提供值為例如3.3V的電源電壓。此外，該輸入電路有增強(qiáng)型J>MOS晶體管595和596，分別起驅(qū)動(dòng)晶體管的作用。小幅度信號Sin加到nMOS晶體管595的柵極，基準(zhǔn)電壓 We/加到pMOS晶體管596的柵極。該輸入電路包括增強(qiáng)型 pMOS晶體管597和598，枸成電流鏡電路作為負(fù)載；節(jié)點(diǎn)599對應(yīng)于差動(dòng)放大器電路592的輸出端；波形整形反相器600，該輸入電路的輸出信號SotU經(jīng)其提供。另外，提供電流控制電路601和電阻602，電路601用于控制差動(dòng)放大器電路592中消耗的電流Ja，電阻602的一端連到VCC 電源線593。電流控制電路601包括一個(gè)增強(qiáng)型wMOS晶體管 603。晶休管603的漏極連接到電阻602的另外一端，其柵極連接到基準(zhǔn)電壓輸入端591。晶體管603的源極接地。按上述連接方式， pMOS晶休管603作為由基準(zhǔn)電壓VVe/控制的可變電阻無件。節(jié) 點(diǎn)104連接到pMOS晶體管594的柵極，電阻602和nMOS晶體管603的漏極都連接到節(jié)點(diǎn)104上。當(dāng)發(fā)送的信號Siw為高電平時(shí)，nMOS晶體管595截止， nMOS晶體管596導(dǎo)通。因此，節(jié)點(diǎn)599的電信為低，信號Sout為高電平。當(dāng)發(fā)送的信號Sin為低電平時(shí)，nMOS晶體管595導(dǎo)通， rtMOS晶休管596截止。因此，節(jié)點(diǎn)599為高電平，輸出信號Sout 為i氐電平。當(dāng)基準(zhǔn)電壓We/在確定范圍內(nèi)相對高時(shí)，nMOS晶體管603 的導(dǎo)通電阻相對較小。此時(shí)，節(jié)點(diǎn)104的電壓相對降低，j)MOS晶體管594的導(dǎo)通電阻相對較小。當(dāng)基準(zhǔn)電壓We/相對較低時(shí)，nMOS 晶體管603的導(dǎo)通電阻相對較大。因此，節(jié)點(diǎn)604的電壓相對增大， wMOS晶體管594的導(dǎo)通電阻增大。根據(jù)圖71所示的電路，能夠在基準(zhǔn)電壓We/的有限范圍內(nèi) 將差動(dòng)放大器592消耗的電流Ia保持在恒定電平。因此，在基準(zhǔn)電壓We/的確定范圍內(nèi)，能夠根據(jù)基準(zhǔn)電迅We/的不同電平值處理小幅度信號Sin的不同電平。因而，困71所示輸入電路的方便性得以改進(jìn)。此外，即使生產(chǎn)過程中因擴(kuò)散引起晶休管具有不同長度的柵極的情況下，利用電流控制電路601 ，可以消除差動(dòng)放大器電路 592中消耗的電流Ja的變化，并提高產(chǎn)量。多個(gè)輸入電路的第一級差動(dòng)放大器電路可共用電流控制電路601。現(xiàn)將參照圉72說明根據(jù)本發(fā)明第二十實(shí)施例的輸入電路。一般地，圖72所示的輸入電路用于一條總蜂。該輸入電踐帶有電流控制電路606，其結(jié)枸不同于圖71所示電流控制電路601。圖72 所示輸入電路的其余部分懷困71所示輸入電路的對應(yīng)部分相同。電流控制電路606利用增強(qiáng)型riMOS晶體管607代替困71 所示電阻602。電流控制電路606的其余部分與圖71所示電流控制電路601的對應(yīng)部分相同。pMOS晶體管607的源極連接到VCC電源線593，其柵極與其漏極相連，其漏極連接到nMOS晶休管603的漏極。因困71所示的電阻602被tiMOS晶體管607所代替，所以在其中差動(dòng)放大器電路592中所消耗的電流Ia可保持在一個(gè)恒定值的基準(zhǔn)電壓We/的范圍，寬于圉71所示電路中采用的基準(zhǔn)電壓范圍。根據(jù)圉72所示的電路，在基準(zhǔn)電壓We/的確定范圍內(nèi)，可以保持差動(dòng)放大器592中消耗的電流在恒定電平。因此，在基準(zhǔn)電壓 We/的確定范圍內(nèi)，4艮據(jù)基準(zhǔn)電壓We/的不同電平可以處理不同電平的小幅值信號Sin。因而，困72所示輸入電路的方便性得以改進(jìn)。此外，即使在生產(chǎn)過程中的偏差引起晶體管柵極長度不同，利用電流控制電路606，可以消除差動(dòng)放大器電路592中消耗的電流Ja的變化，并提高產(chǎn)量。多個(gè)輸入電路的笫一級差動(dòng)放大器電路可共用電流控制電路606?，F(xiàn)將參照固73說明根據(jù)本發(fā)明第二十一實(shí)施例的輸入電路。一般地，圉73所示輸入電路用于一條總線。該輸入電路的電流控制電路609的結(jié)枸不同于圉72所示的電流控制電路606的結(jié)枸。電流控制電路609有一個(gè)增強(qiáng)型pMOS晶體管610。 j)MOS晶體管607的漏極和節(jié)點(diǎn)604經(jīng)pMOS晶體管610的源極和漏極連接在一起。電流控制電路609的其余部分與困72所示電流控制電路606的相應(yīng)部分相同。pMOS晶體管610的柵極連接到基準(zhǔn)電壓輸入端591，使晶體管610可作為由基準(zhǔn)電壓We/控制的電阻無件。當(dāng)基準(zhǔn)電壓Vre/相對高時(shí)，nMOS晶休管603的導(dǎo)通電阻相對較小，PMOS晶體管610的導(dǎo)通電阻相對較大。當(dāng)基準(zhǔn)電壓 VYe/相對低時(shí)，wMOS晶體管603的導(dǎo)通電阻相對較大，pMOS 晶體管610的導(dǎo)通電阻相對較小。電流控制電路609帶有pMOS晶體管610。這不同于困72示的電流控制電路606。因此，在其中差動(dòng)放大器電路592中消耗的電流Ja能保持在基本為恒定電平的基準(zhǔn)電壓Vw/范圍要比困 72所示電路用的基準(zhǔn)電壓We/范圍寬。因而，在基準(zhǔn)電壓Vre/的確定范圍內(nèi)，根據(jù)基準(zhǔn)電壓Vre/的不同值，可以處理小幅度信號 Sirt的不同電壓。結(jié)果，困73所示輸入電路的方便性得以改進(jìn)。此外，即使生產(chǎn)過程中因擴(kuò)散引起使晶體管的柵極長度不同，利用電流控制電路609，可以消除差動(dòng)放大器電路592中消耗的電流Ja的變化，并提高產(chǎn)量。多個(gè)輸入電路中的第一鈒差動(dòng)放大器電路可共用電流控制電路609?，F(xiàn)將參照困74說明根據(jù)本發(fā)明第二十二實(shí)施例的輸入電路。一般地，囹74所示輸入電路用于一條總線。該輸入電路的差動(dòng)放大器電路612的結(jié)枸不同于圖73所示差動(dòng)放大器電路592的結(jié) 枸。困74所示輸入電路的其余部分與圉73所示輸入電路的對應(yīng)部分相同。該差動(dòng)放大器電路612具有一個(gè)增強(qiáng)型pMOS晶休管613。差動(dòng)放大器電路6 1 2的其余部分等同于困73所示差動(dòng)放大器電路 592的相應(yīng)部分。pMOS晶體管613的源極連接到VCC電源線 593，其漏極連接到pMOS晶體管595和596的源極。pMOS晶體管613的柵極連接到基準(zhǔn)電壓輸入端591。由于pMOS晶體管613的柵極連接到基準(zhǔn)電壓輸入端591，當(dāng)基準(zhǔn)電壓We/相對高時(shí)，jpMOS晶體管613的導(dǎo)通電阻增加。因此，差動(dòng)放大器電路612中消耗的電流Ia相對減小。困74所示輸入電路具有l(wèi)>MOS晶體管613，其不同于困73所示電路。因此，在其間差動(dòng)放大器電路612中消耗的電流Ia能保持在近似恒定電平的基準(zhǔn)電壓We/的范圍要寬于圉73所示電路中用的基準(zhǔn)電壓We/的范圍。因而，在基準(zhǔn)電壓Vre/的確定范圍內(nèi)，4艮據(jù)基準(zhǔn)電壓Vre/的不同值，可以處理小幅度信號Sin的不同電壓。結(jié)果，囹74所示輸入電路的方便性得以改進(jìn)。此外，即使生產(chǎn)過程中因擴(kuò)散使晶體管的柵極長度不同，利用電流控制電路 609和pMOS晶體管613，可以消除差動(dòng)放大器電路592中消4毛的電流Ja的變化，并提高產(chǎn)量。多個(gè)輸入電路中的第一級差動(dòng)放大器電路可共用電流控制電路609 ?，F(xiàn)將參照圉75說明根據(jù)本發(fā)明的第二十三實(shí)施例的輸入電路。一般地，困75所示輸入電路用于一條總線。該輸入電路具有不同的控制電路615,其結(jié)枸不同于圖71所示電流控制電路601的結(jié)枸。圉75所示輸入電路的其余部分等同于困71所示輸入電路的相應(yīng)部分。電流控制電路615包括監(jiān)視電路616，用于監(jiān)視差動(dòng)放大器電路592中消耗的電流Ja。監(jiān)視電路616有一電阻617，其使例如可等于60KQ。監(jiān)視電路616包括增強(qiáng)型pMOS晶體管618和619,其每一個(gè)的柵極寬度等于i)MOS晶體管595和596中每一個(gè)的寬度的1/10?；鶞?zhǔn)電壓We/加到pMOS晶體管618和619的柵極。監(jiān) 視電路616還包括增強(qiáng)型！>MOS晶體管，其柵極寬度等于i>MQS 晶體管594寬度的1/10。困75所示輸入電路包括差動(dòng)放大器電路621，構(gòu)成反饋控制電路。電路621具有增強(qiáng)型J>MOS晶體管622和623,枸成作為負(fù) 載的電流鏡電路。電路621還包括增強(qiáng)型nMOS晶體管624和 625。 wMOS晶休管624的柵極加有監(jiān)視電路616中節(jié)點(diǎn)626上的電壓，nMOS晶休管625的柵極加有恒定電壓2. 2V此外，提供有一個(gè)用作電阻元件的增強(qiáng)型wMOS晶體管627，節(jié)點(diǎn)628形成差動(dòng) 放大器電路621的輸出端。節(jié)點(diǎn)628因接到監(jiān)視電路626的 pMOS晶體管620的柵極和差動(dòng)放大器電路592的pMOS晶體管 594的柵極。另外，節(jié)點(diǎn)628連到對應(yīng)于另一輸入電路的差動(dòng)放大器電路592的差動(dòng)放大器電路(為方便起見圖中未示出)的對應(yīng)于pMOS晶休管594的pMOS晶體管(為方便起見未示出)。通過利用差動(dòng)放大器電路621，節(jié)點(diǎn)626被及饋控制，使其電壓保持為在基準(zhǔn)電壓Vre/的確定范圍之內(nèi)的2.2V。因此，在監(jiān)視電路616內(nèi)流動(dòng)的電流保持在接近一個(gè)大約恒定的值，差動(dòng)放大器電路592內(nèi)消耗的電流Ja也保持在一個(gè)大約恒定的值。根據(jù)困75所示的輸入電路，可以將差動(dòng)放大器電路592中消耗的電流保持為一個(gè)大約恒定的電平，從而，在基準(zhǔn)電壓Vre/的確定范圍內(nèi)，根據(jù)基準(zhǔn)電壓We/的不同值，可對小幅度信號Sin 的不同電壓進(jìn)行處理。因此，困75所示的輸入電路更為便利。此外，也可以通過電流控制電路615抑制差動(dòng)放大器電路592中消耗的電流Ja的變化，這樣，即使在因在生產(chǎn)工藝中因擴(kuò)散引起的晶體管具有不同柵極長度的情況下，仍可以提高產(chǎn)量。電流控制電路615在多個(gè)輸入電路中可被第一鈒差動(dòng)放大器電路共享。在通常的半導(dǎo)體器件中，至少有20個(gè)輸入電路或更多。因此，在電流控制電路581中所消耗的電流可忽略不計(jì)。下面參照國76，描述本發(fā)明的第二十四個(gè)實(shí)施例的輸入電路。一般地，囹76所示的輸入電路是用于單一總線的。該輸入電路具有的電流控制電路630的結(jié)枸不同于圉75所示的電流控制電路 615。圖76所示的該輸入電路的其他部分與圉75所示的輸入電路相應(yīng)部分相同。電流控制電路630包括一個(gè)結(jié)構(gòu)不同于困75中所示的監(jiān)視電路616的監(jiān)視電路631。監(jiān)視電路631的其他部分與圖75中所示的監(jiān)枧電路616的相應(yīng)部分相同。監(jiān)視電路631包括兩個(gè)與增強(qiáng)型 nMOS晶體管632和633，以取代圖75中所示的電阻617， nMOS 晶體管632和633的柵極寬度為nMOS晶體管597和598的柵極寬度的1/10。該wMOS晶體管632和633構(gòu)成電流鏡電路。nMOS 晶體管632的柵極接于其漏極，其漏極與PMOS晶體管619的漏極連接。wMOS晶休管632的源極接地。tiMOS晶體管633的柵極接于wMOS晶體管632的柵極，其漏極接于pMOS晶體管618的漏極。rtMOS晶體管633的源極接地。與pMOS晶體管618的漏極和nMOS晶體管633的漏極相接的連接節(jié)點(diǎn)634接于i>MOS晶休管624的柵極。監(jiān)視電路632的其他部分與困75所示的監(jiān)視電路616的相應(yīng)部分相同。pMOS晶休管625加有1. 65V的恒定電壓。通過利用差動(dòng)放大器電路621，節(jié)點(diǎn)134的電壓被及饋控制，使其電壓保持為基準(zhǔn)電壓We/的確定范圍內(nèi)的1.65V。因此，在監(jiān)視電路631內(nèi)流動(dòng)的電流保持在接近一個(gè)大約恒定的值，差動(dòng) 放大器電路592內(nèi)消耗的電流k也保持在一個(gè)大約恒定的值。在困7 6中所示的電路中使用的差動(dòng)放大器電路592中消耗的電流Ja的變化小于困65中所示的電路中使用的差動(dòng)放大器電路592消耗的電流Ia的變化。這是因?yàn)猷?6中所示的電路利用了 pMOS晶體管620， 618和619以及tiMOS晶體管632， 633，通過以相同的比率減少PMOS晶體管594， 595和596及nMOS晶體管507， 597和598的柵極寬度，及采用與圉75所示的差動(dòng)放大器電路592相同的電路結(jié)構(gòu)而實(shí)現(xiàn)的。根據(jù)圖76所示的輸入電路，可以將差動(dòng)放大器電路592中消耗的電流保持為一個(gè)大約恒定的電平，從而，在基準(zhǔn)電壓We/的確定范圍內(nèi)，根據(jù)基準(zhǔn)電壓We/的不同值，對小幅度信號Siw的不同電壓進(jìn)行處理。因此，圖76所示的輸入電路更為便利。此外，也可以通過電流控制電路630抑制差動(dòng)放大器電路592中消耗的電流Ja的變化，這樣，既使在因生產(chǎn)工藝中因擴(kuò)散引起的晶體管具有不同柵極長度的情況下，仍可以提高生產(chǎn)量。電流控制電路630在多個(gè)輸入電路中可被第一級差動(dòng)放大器電路共用。在通常的半導(dǎo)體器件中，至少有20個(gè)輸入電路或更多。因此，在電流控制電路630中所消耗的電流可忽略不計(jì)。下面參照圖77到81，描述本發(fā)明的第二十五個(gè)實(shí)施例的輸出電路。圖77所示的輸出電路是用于單一總線的。該輸出電路接于 VCC總線636,通過它，提供等于例如3. 的電源電壓，通辻接于VCCQ電源線637 ，可提供在例如1. 和3. 范圍內(nèi)的電源電壓。圖77所示的輸出電路包括一個(gè)接于VCC電源線636和地的輸出控制電路638。根據(jù)輸出數(shù)據(jù)，輸出控制電路638輸出信號S4 和S5，其中，其高邏輯電平被設(shè)定到電源電壓VCC，而低邏輯電平被設(shè)定到地電壓ov。團(tuán)77所示的輸出電路包括一個(gè)接于VCCQ電源線637的輸出電路單元639。輸出電路單無639的輸入端接收信號S4并由一個(gè)CMOS及相器構(gòu)成，該及相器輸出等于電源電壓VCCQ的高邏輯電平至其輸出端和等于地電壓的低邏輯電平。輸出電路單元639 包括一個(gè)接于VX C電源線636的CMOS的反相器641 ，該CMOS 反相器的輸入端接收信號55，輸出端輸出等于電源電壓VCCQ 的高邏輯電平和等于地電壓的低邏輯電平。此外，還提供了一個(gè)增強(qiáng)型PMOS晶體管642作為一個(gè)上拉元件，一個(gè)增強(qiáng)型nMOS晶體管643作為下拉無件，一個(gè)增強(qiáng)型 ttMOS晶體管644作為下拉元件，以及一個(gè)輸出端子645。 pMOS 晶體管642的源極接于VCCQ電源線637，其漏極接于輸出端 645。 i)MOS晶體管642的柵極接于CMOS反相器640的輸出端。 nMOS晶體管643的漏極接于VCCQ電源線637，其源極接于輸出端645。 rtMOS晶體管643的柵極接收信號S4。 wMOS晶體管 644的漏極連接于輸出端645，其源極接地。wMOS晶體管644的柵極接于CMOS反相器641的輸出端。當(dāng)信號S4為高電平，S5為高電平時(shí)，晶體管642、 643、 644 分別為導(dǎo)通，導(dǎo)通和截止。因此，輸出信號Dout為高電平。當(dāng)信號 S4為低電平，信號S5為低電平時(shí)，晶體管642、 643和644分別為截止，截止，和導(dǎo)通。因此，輸出信號I^tU為低電平。當(dāng)信號S4為低電平，信號S5為高電平，晶體管642、 643、和644分別為截止，截止和截止。因此，輸出電路被轉(zhuǎn)換到高阻抗?fàn)顟B(tài)。因此，輸出信號Dbtrt的終點(diǎn)在等于V"CCQ/2(例如0. 1. 的終端電壓 VTT中止，終點(diǎn)的輸入信號的第一級電路的差動(dòng)放大器電路的基準(zhǔn)電壓We/為VCCQ/2。如果電源電壓VCCQ等于或接近于3. 3V%在輸出端的上拉操作實(shí)f示上是由晶體管542進(jìn)行的。因?yàn)榫w.管543進(jìn)行源極跟隨操作，因其有相對于接近于電源電壓VCC的輸出電壓13bm等于閾值電壓的電壓損失，而沒有足夠的驅(qū)動(dòng)能力。即，在上述例子中， nMOS晶體管643只是在輸出信號rto"t從低電平轉(zhuǎn)換到高電平的初始狀態(tài)時(shí)才有驅(qū)動(dòng)能力，而在輸出電平升高時(shí)即失去驅(qū)動(dòng)能力。但是，如果電源電壓VCCQ被設(shè)置為大約l. 0V，等于或大約為1. OV的電壓被加于pMOS晶休管642的柵極和源極。因此，只有1.0V或接近該電壓的電壓被提供給上4立操作，而沒有足夠的驅(qū) 動(dòng)能力。因此，PMOS晶體管642不具有足夠的驅(qū)動(dòng)能力。如果 DMOS晶體管642的閾值電壓被設(shè)置為，例如一IV，其不能被接通。另一方面，因3. 的供電電壓VCG被加到nMOS晶體管 643，所以，晶體管643在上拉操作中具有足夠的驅(qū)動(dòng)能力。因此， nMOS晶體管643可執(zhí)行上拉操作。輸出電路639，作為上拉無件配置有PMOS晶體管642，接收等于VCCQ的高電平，及一個(gè)作為下拉無件的nMOS晶體管643，接收等于VCC的高電平。因此，輸出電路639的驅(qū)動(dòng)能力即使當(dāng)通過在確定范圍內(nèi)改變電源電壓，使輸出電路輸出根據(jù)基準(zhǔn)電壓 We/的不同值而具有不同電壓的小幅度信號DoiU時(shí)，也不會有顯著變化。輸出信號Dbut的終點(diǎn)按前面本發(fā)明第十三，十四，十五，十六，十七和十八實(shí)施例配置有輸入電路，基準(zhǔn)電壓VYe/的下限等于0. 8V，如囹57、 59所示，接近于困61、 65、 67或70所示。這是因?yàn)楫?dāng)nMOS晶體管507和508的閾值電壓被設(shè)置為0. 6V，基準(zhǔn) 電壓設(shè)置為0. 時(shí)，小幅度信號Sin的電壓變?yōu)閚MOS晶體管 507和508的閾值電壓，而差動(dòng)放大器電路503或563變?yōu)椴还ぷ?狀態(tài)?；鶞?zhǔn)電壓We/可被進(jìn)一步降低，在實(shí)際當(dāng)中，可通過將 ttMOS晶體管507和508的門限電壓設(shè)置為低于0. 6V或利用耗盡型wMOS晶體管507和508而將其降^f氐到小幅度信號Sitt的幅度。如果具有困78所示的波形的輸入信號Sin輸入到輸入電路，輸入信號Sin的轉(zhuǎn)換速率可;&限定為At(2X振幅)。如果輸入信號 Sin的頻率為200ikttfz，其波形則為困79所示，其轉(zhuǎn)換速率為 1. 25ns/V。圉80和8 1顯示了輸入信號的幅值和在含有nMOS電流鏡型差動(dòng)放大器電路的輸入電路中引起的時(shí)間延遲之間的關(guān)系圉，其中，在所述差動(dòng)放大器電路中的驅(qū)動(dòng)晶休管為nMOS型，并且負(fù)載為PMOS晶休管的電流鏡電路。從囹80和81中可以看出，輸入電路中的時(shí)間延遲取決于轉(zhuǎn)換率為1 —2ws/V的輸入信號的說n的幅度，除非輸入信號Sin的幅度等于或大于0.2V。因此，輸入信號Sin的最小幅度需為0. 2V。為了將輸入信號的幅度設(shè)置為小于0. 2V，考慮到在總線上的及射引起的波形失真，輸出電路要提供幅度為0. 3V的輸出信號。這對應(yīng)于信號及射系數(shù)等于l/3的情形。在這種情形下，總線的特性阻抗為在總線任一端所提供的端電阻的一半。例如，如果端電阻為從輸出電路639觀察到的負(fù)載為25i2。為了提供一個(gè) 幅度等于0. 的信號，得到的在總線中流動(dòng)的電流必須為士 12mA。通常，nMOS晶體管644的內(nèi)電阻因其形狀被設(shè)計(jì)成最小值為IOQ。為了在總線中通過士12mA的電流，在tiMOS晶體管644 的漏極和源極之間加有O. 2V的電壓。因此，電源電壓VCCQ的最小電平為0. 84V(=0.12+0. 3) X2。如果電源電壓VCCQ小于上述電平，輸入電路的特性將變差。因此，電源電壓VCCQ應(yīng)該等于或高于O. 84V。這時(shí)，基準(zhǔn)電壓VVe/應(yīng)為0.42V。在這種情況下，輸入電路的差動(dòng)放大器電路的驅(qū)動(dòng)晶體管由耗盡型tiMOS晶體管枸成。根據(jù)圖77所示的電路，提供了一個(gè)輸出電路639，其中，既使當(dāng)通辻在確定范圍內(nèi)改變電源電壓VCCQ,使輸出電路輸出根據(jù) 基準(zhǔn)電壓Vre/的不同值而具有不同電壓的小幅度信號時(shí)，輸出電路639的驅(qū)動(dòng)能力也不會有顯著變化。從而，在確定范圍內(nèi)，根據(jù)基準(zhǔn)電壓VVe/的不同值，可對有不同電平的小幅度信號 Db似進(jìn)行處理。因此，困77所示的輸入電路更為便利。當(dāng)工作溫度相對上升時(shí)，PMOS晶體管642和nMOS晶體管 643的閾值電壓相對變小。此外，i>MOS晶體管642的導(dǎo)通電阻相對變大，nMOS晶休管643的導(dǎo)通電阻相對變小。當(dāng)工作溫度相對降低時(shí)，；PMOS晶體管642和nMOS晶體管643的閾值電壓相對變高。此外，PMOS晶休管642的導(dǎo)通電阻相對變小，wMOS晶體管643的導(dǎo)通電阻相對變大。因此，輸出信號JDb"t的幅度可保持在一個(gè)恒定值，與工作溫度的變化無關(guān)。圖82為本發(fā)明的整體電子系統(tǒng)的一個(gè)例子的方框困。圖82中所示的系統(tǒng)包括一個(gè)徵處理器647，一個(gè)DMA (Direct Memory Access)控制器148和一個(gè)外圍控制器649。這些元件為逆輯JC器件。此外，該系統(tǒng)還包括一個(gè)存儲器650，可以是一個(gè)DRAM ( Dynamic Random Access Memory), SDRAM， SRAM (Sto^c Random Access Memory) ， VRAM (Video RAM) ， ROM或類似器件。器件647—650接于具有多條總線的總線651。總線651端接電阻652和653;并施加例如1. 的端電壓VTT。在器件647—650中的每一個(gè)中，都可以提供前述的輸入和輸出電路。應(yīng)當(dāng)懂得，總線不僅傳輸數(shù)據(jù)信號，也傳輸其他信號，例如地址信號、時(shí)鐘信號、和控制信號。前述的輸入和輸出電路可適用于傳輸這些信號。圉83為一種JC芯片的方框困。包括一個(gè)JC芯片主體655、一個(gè)存儲器部分或邏輯電路部分656、和總線接口 657和658。前述的輸入和輸出電路可用于總線接口 657和658。圉84為一個(gè)多載波模塊(MCM)，包括一個(gè)MCM基底659，一個(gè)存儲器芯片660，邏輯芯片661和662，及一個(gè)總線接口芯片 663。前述的輸入和輸出電路可適用于總線接口芯片663。困85為印刷電路板模塊的方框困，它包括一個(gè)印刷電路板 665，一個(gè)存儲器電路或邏輯電路666，一個(gè)總線接口電路667，一個(gè)連接器668。前述的輸入和輸出電路適用于總線接口電路663。本發(fā)明可適用于各種標(biāo)準(zhǔn)，4。 GTL， ATTL ( nMOS 7Vansceft)er Logic) ， LVTTL ( to加一加ttage TTL) ， T — LVTTL ( Tcrntfrmted LVTTL)及CTT (Cett旨Tcy>l>ed Termination)標(biāo)準(zhǔn)。本發(fā)明并不限于具體描述的實(shí)施例，可以在不脫離本發(fā)明的范圍情況下作出各種變化和改進(jìn)。
權(quán)利要求
1、一種與經(jīng)過其提供一第一電源電壓的第一電源線相連接的電子電路，其包括一個(gè)由一p溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第一晶體管，它具有與經(jīng)過其提供一等于或低于所述第一電源電壓的第二電壓的第二電源線相連接的源極、與所述電子電路的輸出端相連接的漏極、施加有一個(gè)第一信號的柵極，所述第一信號可在對應(yīng)于該第二電源電壓的高電平和對應(yīng)于地電壓的低電平之間轉(zhuǎn)換；一個(gè)由一n溝道絕緣柵場效應(yīng)晶體管構(gòu)成的第二晶體管，它具有與該第二電源線相連接的漏極、與所述輸出端相連接的源極、以及施加有一個(gè)第二信號的柵極，所述第二信號可在對應(yīng)于所述第一電源電壓的高電平和對應(yīng)于地電壓的低電平之間轉(zhuǎn)換；和一個(gè)由一n溝道絕緣柵場效應(yīng)晶體管構(gòu)成的第三晶體管，它具有與該輸出端相連接的漏極、與地連接的源極、和施加有一個(gè)第三信號的柵極，所述第三信號可在對應(yīng)于該第一電源電壓的高電平和對應(yīng)于地電壓的第二電平之間轉(zhuǎn)換。
2、根據(jù)權(quán)利要求1的電子電路，其中該第二電源電壓具有0.84V的下限值。
3、根據(jù)權(quán)利要求2的電子電路，其中該第二電源電壓具有的上限值等于該第一電源電壓。
4、一種電子電路，包括一個(gè)輸出控制電路，它具有與經(jīng)過其提供一第一電源電壓的第一電源線相連接的電源端，并輸出第一和第二信號，該第一和第二信號的每一個(gè)可在一對應(yīng)于該第一電源電壓的高電平和一對應(yīng)于地電壓的低電平之間轉(zhuǎn)換；一個(gè)第一反相器，它具有一個(gè)與經(jīng)過其提供一等于或低于該第一電源電壓的第二電源電壓的第二電源線相連接的電源端、施加有該第一信號的輸入端、以及用于輸出一信號的輸出端，該信號可在對應(yīng)于該第二電源電壓的高電平和對應(yīng)于地電平的低電平之間轉(zhuǎn)換；一個(gè)第二反相器，它具有與該第一電源線相連接的電源端、施加有第二信號的輸入端、以及用于輸出一信號的輸出端，該信號可在對應(yīng)于該第一電源電壓的高電平和對應(yīng)于地電平的低電壓之間轉(zhuǎn)換；一個(gè)由一 n溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第一晶體管，它具有與第二電源線相連接的漏極、與該輸出端相連接的源極、與該第一反相器的輸出端相連接的柵極；一個(gè)由n-溝道絕緣柵型場效應(yīng)晶體管構(gòu)成的第二晶體管，它具有與第二電源線相連接的漏極、與輸出端相連接的源極、施加有第一信號的柵極；以及一個(gè)由一 n溝道絕,型場效應(yīng)晶體管構(gòu)成的第三晶體管，它具有與輸出端相連接的漏極、接地的源極、與第二反相器的輸出端相連接的柵極。
5、根據(jù)權(quán)利要求4的電子電路，其中第二電源電壓具有0.84V的下限值。
6、根據(jù)權(quán)利要求5的電子電路，其中第二電源電壓具有等于第一電源電壓的上限值。
全文摘要
一種電子系統(tǒng)，包括多個(gè)各具有信號輸入輸出功能的電子電路，一條與所述多個(gè)電子電路連接的總線，與總線端部相連接的第一終端電阻，以及一個(gè)具有產(chǎn)生第一電壓的第一部分和產(chǎn)生第二電壓的第二部分的終端電壓電路。第一電壓和第二電壓之和作為一個(gè)電源電壓提供給所述多個(gè)與總線相連的電子電路。第二電壓則提供給第一終端電阻作為終端電壓。
文檔編號H01L21/70GK101242179SQ20081008623
公開日2008年8月13日申請日期1994年11月28日優(yōu)先權(quán)日1993年11月29日
發(fā)明者樋口剛, 田口真男申請人:富士通株式會社

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