專利名稱：內(nèi)埋半導(dǎo)體組件的封裝工藝及封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體封裝工藝，且特別是有關(guān)于一種內(nèi)埋半導(dǎo) 體組件的封裝工藝及封裝結(jié)構(gòu)。
背景技術(shù)：
請(qǐng)參考圖1，公知具有凹穴的芯片封裝結(jié)構(gòu)ioo主要包括一承載器110、 一第一芯片120、 一第二芯片130以及一封膠體140。承載器110通 常由一基板111與一散熱片112所組成?；?11具有-一上表面113、 一 下表面114及一開(kāi)口 115，而散熱片112貼附至基板111的下表面114， 使得基板111的開(kāi)口 115形成可容置芯片的凹穴?；?11的上表面113 設(shè)置有多個(gè)第一接墊116與多個(gè)第二接墊117。第一芯片120以多條第一 導(dǎo)線150與第一接墊116電性連接，而第二芯片130貼附于第一芯片120 上，并由多條第二導(dǎo)線160與第二接墊117電性連接。封膠體140覆蓋于 第一芯片120與第二芯片130上，并密封所述多個(gè)第一導(dǎo)線150與第二導(dǎo) 線160。值得注意的是，第一接墊116與第二接墊117均配置于基板111的同 一表面，因此第一導(dǎo)線150與第二導(dǎo)線160的打線高度必須精密控制，以 避免第一導(dǎo)線150與第二導(dǎo)線160因打線位置相近或密封封膠體時(shí)模流沖線而造成短路。因外，第二芯片130的高度高于基板111的上表面且第二導(dǎo)線160的打線高度過(guò)于突出，使得芯片封裝結(jié)構(gòu)100的厚度相對(duì)增加。本發(fā)明的目的在于提供一種內(nèi)埋半導(dǎo)體組件的封裝工藝及封裝結(jié)構(gòu)， 其由線路板與多個(gè)絕緣層相堆棧，并壓合一第三金屬層于絕緣層上，以使 半導(dǎo)體組件可內(nèi)埋于凹穴。且適用于內(nèi)埋及承載多個(gè)半導(dǎo)體組件于絕緣層 的凹穴中及絕緣層上方的線路層上，并可應(yīng)用在多芯片封裝的堆棧結(jié)構(gòu)為實(shí)現(xiàn)上述目的，本發(fā)明提供的內(nèi)埋半導(dǎo)體組件的封裝工藝，包括 提供一基板，該基板具有一基層、 一第一金屬層、 一第二金屬層以及 貫通該基層并電性連接該第一金屬層以及該第二金屬層的至少一第一導(dǎo) 通結(jié)構(gòu)，該第一金屬層位于該基層的一第一表面，而該第二金屬層位于該 基層的一第二表面；圖案化該第一金屬層，以形成具有多個(gè)第一接墊的一第一線路層；對(duì)該第一線路層、第二金屬層以及該第一導(dǎo)通結(jié)構(gòu)進(jìn)行粗化處理，以形成一配置一半導(dǎo)體組件于該第一線路層上，并與所述多個(gè)第一接墊電性連覆蓋至少一絕緣層于該基層的該第一表面，并壓合一第三金屬層于該絕緣層上，以使該半導(dǎo)體組件內(nèi)埋于該絕緣層中；形成多個(gè)貫通該絕緣層以及該第一線路層并電性連接該第二金屬層發(fā)明內(nèi)容粗化層;以及該第三金屬層的至少一第二導(dǎo)通結(jié)構(gòu)；圖案化該第二金屬層，以形成具有多個(gè)第二接墊的一第二線路層；以及圖案化該第三金屬層，以形成具有多個(gè)第三接墊的一第三線路層。 所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，進(jìn)行粗化處理之前，還包括形成一抗氧化層于所述多個(gè)第一接墊上。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，該抗氧化層的材質(zhì)包括有機(jī)保焊劑或鎳金。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，還包括形成一第一焊罩層 于該第二線路層上，并顯露所述多個(gè)第二接墊。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，還包括形成一第一保護(hù)層 于所述多個(gè)第二接墊上。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，還包括形成多個(gè)焊球于所 述多個(gè)第二接墊上。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，還包括形成一第二焊罩層 于該第三線路層上，并顯露所述多個(gè)第三接墊。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，還包括形成一第二保護(hù)層 于所述多個(gè)第三接墊上。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，該半導(dǎo)體組件為芯片，該 芯片具有多個(gè)與所述多個(gè)第一接墊電性連接的凸塊。所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，所述多個(gè)絕緣層為半固化本發(fā)明提供的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，包括一線路板，具有一基層、 一第一線路層、 一第二線路層以及貫通該基 層并電性連接該第一線路層以及該第二線路層的至少一第一導(dǎo)通結(jié)構(gòu)，該 第一線路層位于該基層的一第一表面，而該第二線路層位于該基層的一第 二表面，其中該第一線路層的部分線路具有一粗化層；一半導(dǎo)體組件，配置于該線路板上，并與該第一線路層電性連接；至少一絕緣層，覆蓋于該線路板以及該半導(dǎo)體組件上；以及一第三線路層，配置于該絕緣層上。所述的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其中，該第一線路層具有多個(gè)第 一接墊，而該粗化層形成于相鄰的第一接墊間的線路上。所述的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其中，該半導(dǎo)體組件為芯片，該 芯片具有多個(gè)與所述多個(gè)第一接墊電性連接的凸塊。所述的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其中，該粗化層包括黑氧化層或 棕化層。換言之，本發(fā)明的內(nèi)埋半導(dǎo)體組件的封裝工藝，包括提供一基板， 該基板具有一基層、 一第一金屬層、 一第二金屬層以及貫通該基層并電性 連接該第一金屬層以及該第二金屬層的至少一第一導(dǎo)通結(jié)構(gòu)，該第一金屬 層位于該基層的一第一表面，而該第二金屬層位于該基層的一第二表面； 圖案化該第一金屬層，以形成具有多個(gè)第一接墊的一第一線路層；對(duì)該第 --線路層、第二金屬層以及該第一導(dǎo)通結(jié)構(gòu)進(jìn)行粗化處理，以形成一粗化 層；配置一半導(dǎo)體組件于該第一線路層上，并與所述多個(gè)第一接墊電性連 接；覆蓋至少一絕緣層于該基層的該第一表面，并壓合一第三金屬層于該絕緣層上，以使該半導(dǎo)體組件內(nèi)埋于該絕緣層中；形成多個(gè)貫通該絕緣層 以及該線路層并電性連接該第二金屬層以及該第三金屬層的至少一第二 導(dǎo)通結(jié)構(gòu)；圖案化該第二金屬層，以形成具有多個(gè)第二接墊的一第二線路 層；圖案化該第三金屬層，以形成具有多個(gè)第三接墊的一第三線路層；形 成一第一焊罩層于該第二線路層上，并顯露所述多個(gè)第二接墊；以及形成一第二焊罩層于該第三線路層上，并顯露所述多個(gè)第三接墊。本發(fā)明的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其包括 一線路板、 一半導(dǎo)體組件、至少一絕緣層以及一第三線路層。線路板具有一基層、 一第一線路 層、 一第二線路層以及貫通該基層并電性連接該第一線路層以及該第二線 路層的至少一第一導(dǎo)通結(jié)構(gòu)，該第一線路層位于該基層的一第一表面，而 該第二線路層位于該基層的一第二表面，其中該第一線路層的部分線路具 有一粗化層。半導(dǎo)體組件配置于該線路板上，并與該第一線路層電性連接。 絕緣層覆蓋于該線路板以及該半導(dǎo)體組件上。第三線路層配置于絕緣層 上。在本發(fā)明的一實(shí)施例中，半導(dǎo)體組件為芯片，其具有多個(gè)與所述多個(gè) 第一接墊電性連接的凸塊。在本發(fā)明的一實(shí)施例中，后段工藝還包括形成一第-一焊罩層于第二線 路層上，并顯露這些第二接墊以及形成一第二焊罩層于第三線路層上，并 顯露這些第三接墊。接著，再形成一第一保護(hù)層于這些第二接墊上以及形 成一第二保護(hù)層于這些第三接墊上。在本發(fā)明的一實(shí)施例中，后段工藝還包括形成多個(gè)焊球于所述多個(gè)第 二接墊上。在本發(fā)明的一實(shí)施例中，絕緣層為半固化的樹(shù)脂片。在本發(fā)明的一實(shí)施例中，進(jìn)行粗化處理之前，先形成一抗氧化層于這 些第一接墊上?？寡趸瘜拥牟馁|(zhì)包括有機(jī)保焊劑或鎳金。本發(fā)明的半導(dǎo)體組件封裝工藝是由多個(gè)絕緣層與線路板相堆棧，并將 半導(dǎo)體組件內(nèi)埋于具有凹穴的這些絕緣層，不需后續(xù)的封膠工藝，因而簡(jiǎn) 化工藝。為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例， 并配合附圖作詳細(xì)說(shuō)明。


圖1是公知一種具有凹穴的芯片封裝結(jié)構(gòu)的示意圖。圖2A 圖2G是本發(fā)明一實(shí)施例的內(nèi)埋半導(dǎo)體組件的封裝工藝的前段 流程示意圖。圖2H 圖2K是本發(fā)明一實(shí)施例的內(nèi)埋半導(dǎo)體組件的封裝工藝之后段 流程示意圖。圖3A及圖3B分別是本發(fā)明一實(shí)施例的多芯片封裝結(jié)構(gòu)的示意圖。 圖4是本發(fā)明一實(shí)施例的多芯片封裝的堆棧結(jié)構(gòu)的示意圖。 附圖中主要組件符號(hào)說(shuō)明 100:芯片封裝結(jié)構(gòu)110:承載器 111:基板 112:散熱片113:上表面114:下表面115:開(kāi)口116:第一接墊117:第二接墊120:第一芯片130:第二芯片140:封膠體150:第一導(dǎo)線第二導(dǎo)線200:基板200a:線路板202:基層204:第一金屬層206:第二金屬層208:第一導(dǎo)通結(jié)構(gòu)SI:第一表面S2:第二表面210:第一線路層212:第一接墊Hl、H2:貫孔214:抗氧化層216:光阻 218:粗化層 220:防鍍層 230:半導(dǎo)體組件 232:凸塊233、 234:芯片 236:導(dǎo)線 237:凸塊 238:封膠體 240:絕緣層242、 244:樹(shù)脂片250:第三金屬層 C:凹穴252:第二導(dǎo)通結(jié)構(gòu) 260:第二線路層262:第二接墊270:第三線路層272:第三接墊280:第一焊罩層282:第二焊罩層290:焊球400:多芯片封裝的堆棧結(jié)構(gòu) 410:芯片封裝結(jié)構(gòu)具體實(shí)施方式
圖2A 圖2G是本發(fā)明一實(shí)施例的內(nèi)埋半導(dǎo)體組件的封裝工藝的前段 流程示意圖，而圖2H 圖2K是本發(fā)明一實(shí)施例的內(nèi)埋半導(dǎo)體組件的封裝 工藝之后段流程示意圖。請(qǐng)先參考圖2A及圖2B的實(shí)施例.，第一步驟是 提供一基板200?；?00具有一基層202、 一第一金屬層204、 一第二金 屬層206以及貫通基層202并電性連接第一金屬層204以及第二金屬層 206的第一導(dǎo)通結(jié)構(gòu)208，第一金屬層204位于基層202的一第一表面Sl ， 而第二金屬層206位于基層202的一第二表面S2。第二步驟是圖案化第一 金屬層204，以形成具有多個(gè)第一接墊212的一第一線路層210?；?00是多層基板，例如是銅箔基板。第一金屬層204與第二金屬 層206例如是以電鍍銅或以銅箔壓合于基層202而形成?；鶎?02可為核 心的絕緣材，亦可為與絕緣材料相互壓合的線路結(jié)構(gòu)或積層的線路結(jié)構(gòu)。 第一導(dǎo)通結(jié)構(gòu)208通常以激光或機(jī)械鉆孔之后，再以電鍍或填充導(dǎo)電膠的 方式形成導(dǎo)電層于貫孔H1的孔壁上，并與第一金屬層204、第二金屬層 206電性連接，以達(dá)到電性傳輸?shù)哪康?。在圖2B中，第一金屬層204例如以光阻216涂布于其上，再經(jīng)過(guò)曝 光、顯影以及蝕刻等圖案化步驟，以形成具有多個(gè)第一接墊212的第一線 路層210。光阻216可以是干膜或液態(tài)光阻劑等感光材料。圖案化步驟之 后，光阻216可經(jīng)由掀離或以溶劑去除。接著，請(qǐng)參考圖2C及圖2D的實(shí)施例，第三步驟是形成一抗氧化層 214于這些第一接墊212上。第四步驟是對(duì)第一線路層210、第二金屬層 206以及第一導(dǎo)通結(jié)構(gòu)208進(jìn)行粗化處理，以形成一粗化層218。在圖2C 中，線路板200a形成抗氧化層214之前，第一線路層210、第二金屬層 206先覆蓋一防鍍層220 (或屏蔽)，僅顯露出第一接墊212，接著以電鍍、 無(wú)電電鍍或其它方式形成抗氧化層214于第一接墊212上。待掀離防鍍層 220 (或屏蔽)之后，再進(jìn)行粗化處理，而粗化層218即形成在第一線路 層210、第二金屬層206上以及第一導(dǎo)通結(jié)構(gòu)208中?？寡趸瘜?14例如 是有機(jī)保焊層或鎳金層，而粗化層218例如是經(jīng)過(guò)黑氧化反應(yīng)而形成于銅 表面的氧化銅或氧化亞銅(黑氧化層)，或是經(jīng)過(guò)棕化反應(yīng)而形成于銅表 面的有機(jī)錯(cuò)合物(棕化層)。接著，請(qǐng)參考圖2E 圖2G的實(shí)施例，第五步驟是配置一半導(dǎo)體組件 230于第--線路層210上。半導(dǎo)體組件230可與第一接墊212電性連接。 第六步驟是覆蓋至少一絕緣層240于基層202的第一表面Sl ，并壓合一第 三金屬層250于絕緣層240上。在圖2F中，這些絕緣層240例如由多個(gè) 半固化樹(shù)脂片壓合所組成，最上方的樹(shù)脂片242未經(jīng)加工，其覆蓋于下方 經(jīng)開(kāi)口處理的樹(shù)脂片244上方，以形成一凹穴C。之后，具有凹穴C的這 些絕緣層240以及第三金屬層250壓合于基層202的第一表面Sl上，以 將半導(dǎo)體組件230內(nèi)埋于圖2G的這些絕緣層240的凹穴C中，其中，該 第三金屬層250例如為一銅層。由于絕緣層240為半固化態(tài)，其經(jīng)壓合而 包覆半導(dǎo)體組件230，并可填充于第一導(dǎo)通結(jié)構(gòu)208之中。之后，絕緣層 240可經(jīng)由加熱而為固化態(tài)。半導(dǎo)體組件230可為芯片倒裝封裝的芯片，其具有多個(gè)與這些第一接墊212電性連接的凸塊232，例如是金凸塊、銅凸塊或焊料凸塊等。由于 相鄰第一接墊212之間的線路上具有一粗化層218，因此，當(dāng)芯片以凸塊 232接合于這些第一接墊212時(shí)，可避免相鄰的兩凸塊232因回焊而橋接 在一起，特別是芯片上的凸塊232為高密度(即微間距)的時(shí)候。在另一實(shí) 施例中，半導(dǎo)體組件230可為具有多個(gè)電極的被動(dòng)組件，例如是電容、電 感或電阻。由于半導(dǎo)體組件230預(yù)先內(nèi)埋于絕緣層240中，因此后續(xù)的封 膠作業(yè)可省略，以簡(jiǎn)化工藝。有關(guān)封裝半導(dǎo)體組件之后段工藝，請(qǐng)參考圖2H及圖2I的實(shí)施例，但 不因此限制本發(fā)明。第七步驟是形成貫穿這些絕緣層240與基層202并電 性連接第二金屬層206以及第三金屬層250的一第二導(dǎo)通結(jié)構(gòu)252。第八 歩驟是圖案化第二金屬層206，以形成具有多個(gè)第二接墊262的一第二線 路層260。圖案化第三金屬層250，以形成具有多個(gè)第三接墊272的一第 三線路層270。在圖2H中，第二導(dǎo)通結(jié)構(gòu)252通常以激光或機(jī)械鉆孔之 后，再以電鍍或填充導(dǎo)電膠的方式形成導(dǎo)電層于貫孔H1的孔壁上，并與 第二金屬層206、第三金屬層250電性連接，以達(dá)到電性傳輸?shù)哪康?。?著，第二金屬層206、第三金屬層250經(jīng)過(guò)光阻涂布、曝光、顯影以及蝕 刻等圖案化步驟，以形成圖21中所需的第二線路層260以及第三線路層 270。接著，請(qǐng)參考圖2J 圖2K的實(shí)施例，第九步驟是形成一第一焊罩層 280于第二線路層260上，并顯露這些第二接墊262。形成一第二焊罩層 282于第三線路層270上，并顯露這些第三接墊272。第十步驟是形成一第一保護(hù)層264于這些第二接墊262上。形成一第二保護(hù)層274于這些第 三接墊272上。第一、第二焊罩層280、 282例如以網(wǎng)版印刷或旋轉(zhuǎn)涂布 等方式形成，并可填入于第二導(dǎo)通結(jié)構(gòu)252中，具有防焊及避免線路氧化 的功效。第一、第二保護(hù)層264 274的材質(zhì)例如是鎳金、錫等抗氧化物， 以避免銅氧化，且增加這些接墊與焊球、凸塊或?qū)Ь€的接合強(qiáng)度。以下介紹以前述的芯片封裝結(jié)構(gòu)進(jìn)行多芯片封裝的結(jié)構(gòu)示意圖。請(qǐng)參 考圖3A的多芯片封裝結(jié)構(gòu)300a，其具有內(nèi)埋于絕緣層240中的第一芯片 233與配置于第三線路層270上與第三接墊272電性連接的第二芯片234。 第二芯片234以多條導(dǎo)線236與第三接墊272電性連接。封膠體238覆蓋 于第二芯片234，并密封導(dǎo)線236予以保護(hù)。多個(gè)焊球290配置于第二接 墊262上，以傳輸?shù)谝?、第二芯?33、 234的訊號(hào)至外部電子裝置。接著，請(qǐng)參考圖3B的多芯片封裝結(jié)構(gòu)300b，其具有內(nèi)埋于絕緣層240 中的第一芯片233與配置于第三線路層270上與第三接墊272電性連接的 第二芯片234。第二芯片234以多個(gè)凸塊237與第三接墊272電性連接。 封膠體238填入于于第二芯片234的底部，并密封凸塊237予以保護(hù)。多 個(gè)焊球290配置于第二接墊262上，以傳輸?shù)谝弧⒌诙酒?33、 234的 訊號(hào)至外部電子裝置。接著，請(qǐng)參考圖4的多芯片封裝的堆棧結(jié)構(gòu)400，其具有相互堆棧的 二芯片封裝結(jié)構(gòu)410。每一芯片封裝結(jié)構(gòu)410具有內(nèi)埋于絕緣層240中的 -芯片233或其它半導(dǎo)體組件，其與第一線路層210的第一接墊212電性 連接。多個(gè)焊球290配置于第二接墊262，并可通過(guò)第二接墊262、第三 接墊272電性連接于二芯片封裝結(jié)構(gòu)410之間，以分別傳輸二芯片233的訊號(hào)至外部電子裝置。綜上所述，本發(fā)明的半導(dǎo)體組件封裝工藝是由多個(gè)絕緣層與線路板相 堆棧，并壓合一第三金屬層于絕緣層上。半導(dǎo)體組件可內(nèi)埋于具有凹穴的 這些絕緣層，不需后續(xù)的封膠工藝，以簡(jiǎn)化工藝。此外，本發(fā)明適用于內(nèi) 埋及承載多個(gè)半導(dǎo)體組件于絕緣層的凹穴中及絕緣層上方的線路層上，以 構(gòu)成多芯片封裝結(jié)構(gòu)，并可應(yīng)用在多芯片封裝的堆棧結(jié)構(gòu)(POP)中。此 外，相鄰的第一接墊之間具有粗化層，能提高可靠度，以避免凸塊因回焊 而橋接在一起。雖然本發(fā)明己以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，本 領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn) 飾，因此本發(fā)明的保護(hù)范圍當(dāng)視申請(qǐng)的權(quán)利要求范圍所界定的內(nèi)容為準(zhǔn)。
權(quán)利要求
1、一種內(nèi)埋半導(dǎo)體組件的封裝工藝，包括提供一基板，該基板具有一基層、一第一金屬層、一第二金屬層以及貫通該基層并電性連接該第一金屬層以及該第二金屬層的至少一第一導(dǎo)通結(jié)構(gòu)，該第一金屬層位于該基層的一第一表面，而該第二金屬層位于該基層的一第二表面；圖案化該第一金屬層，以形成具有多個(gè)第一接墊的一第一線路層；對(duì)該第一線路層、第二金屬層以及該第一導(dǎo)通結(jié)構(gòu)進(jìn)行粗化處理，以形成一粗化層；配置一半導(dǎo)體組件于該第一線路層上，并與所述多個(gè)第一接墊電性連接；覆蓋至少一絕緣層于該基層的該第一表面，并壓合一第三金屬層于該絕緣層上，以使該半導(dǎo)體組件內(nèi)埋于該絕緣層中；形成多個(gè)貫通該絕緣層以及該第一線路層并電性連接該第二金屬層以及該第三金屬層的至少一第二導(dǎo)通結(jié)構(gòu)；圖案化該第二金屬層，以形成具有多個(gè)第二接墊的一第二線路層；以及圖案化該第三金屬層，以形成具有多個(gè)第三接墊的一第三線路層。
2、 如權(quán)利要求1所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，進(jìn)行粗 化處理之前，包括形成一抗氧化層于所述多個(gè)第一接墊上。
3、 如權(quán)利要求1所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，包括形成一第一焊罩層于該第二線路層上，并顯露所述多個(gè)第二接墊。
4、 如權(quán)利要求3所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，包括形 成一第一保護(hù)層于所述多個(gè)第二接墊上。
5、 如權(quán)利要求3所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，包括形成多個(gè)焊球于所述多個(gè)第二接墊上。
6、 如權(quán)利要求1所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，包括形 成一第二焊罩層于該第三線路層上，并顯露所述多個(gè)第三接墊。
7、 如權(quán)利要求6所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，包括形成一第二保護(hù)層于所述多個(gè)第三接墊上。
8、 如權(quán)利要求1所述的內(nèi)埋半導(dǎo)體組件的封裝工藝，其中，該半導(dǎo) 體組件為芯片，該芯片具有多個(gè)與所述多個(gè)第一接墊電性連接的凸塊。
9、 一種內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，包括一線路板，具有一基層、 一第一線路層、 一第二線路層以及貫通該基 層并電性連接該第一線路層以及該第二線路層的至少一第一導(dǎo)通結(jié)構(gòu)，該 第- -線路層位于該基層的一第一表面，而該第二線路層位于該基層的一第 二表面，其中該第一線路層的部分線路具有一粗化層；一半導(dǎo)體組件，配置于該線路板上，并與該第一線路層電性連接；至少一絕緣層，覆蓋于該線路板以及該半導(dǎo)體組件上；以及一第三線路層，配置于該絕緣層上。
10、 如權(quán)利要求9所述的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其中，該第一 線路層具有多個(gè)第一接墊，而該粗化層形成于相鄰的第一接墊間的線路上。
11、 如權(quán)利要求10所述的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其中，該半 導(dǎo)體組件為芯片，該芯片具有多個(gè)與所述多個(gè)第一接墊電性連接的凸塊。
12、 如權(quán)利要求9所述的內(nèi)埋半導(dǎo)體組件的封裝結(jié)構(gòu)，其中，該粗化層包括黑氧化層或棕化層。
全文摘要
一種內(nèi)埋半導(dǎo)體組件的封裝工藝及封裝結(jié)構(gòu)，由至少一絕緣層與基板相堆棧，并壓合一第三金屬層于絕緣層之上，以使半導(dǎo)體組件可內(nèi)埋于絕緣層中?；寰哂幸换鶎?、一第一線路層、一第二線路層以及貫通基層并電性連接第一線路層以及第二線路層的至少一第一導(dǎo)通結(jié)構(gòu)。此外，第三金屬層可經(jīng)由圖案化而形成具有多個(gè)第三接墊的第三線路層。
文檔編號(hào)H01L23/52GK101241868SQ200810086150
公開(kāi)日2008年8月13日 申請(qǐng)日期2008年3月17日 優(yōu)先權(quán)日2008年3月17日
發(fā)明者王建皓 申請(qǐng)人:日月光半導(dǎo)體制造股份有限公司