專利名稱：半導(dǎo)體器件和制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。
技術(shù)背景有各種類型的半導(dǎo)體器件，例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和靜態(tài)隨 機(jī)存取存儲(chǔ)器(SRAM)。在各種類型的半導(dǎo)體器件中，將用于存儲(chǔ)信息的溝 槽電容器形成在元件隔離絕緣膜中的半導(dǎo)體器件具有DRAM(容易實(shí)現(xiàn)高度 集成、具有大容量)和SRAM(能夠高速、低功耗運(yùn)行)兩者的優(yōu)點(diǎn)。因此，為了將低功耗的優(yōu)點(diǎn)最大化，要求這種半導(dǎo)體器件具有這樣的結(jié) 構(gòu)其中能夠降低溝槽電容器中的漏電流。國(guó)際公布小冊(cè)子No. WO92/02044公開(kāi)了與本發(fā)明有關(guān)的技術(shù)。在該文 獻(xiàn)中，為了防止在蝕刻時(shí)縮短真正的有源區(qū)的寬度，在單元區(qū)(cellregkm) 的外周設(shè)置虛置(dummy)有源區(qū)。發(fā)明內(nèi)容這里所討論的各實(shí)施例的一個(gè)方案提供一種半導(dǎo)體器件，包括半導(dǎo)體 襯底，在單元區(qū)中設(shè)置有多個(gè)單元有源區(qū)；元件隔離槽，形成在所述單元有 源區(qū)之間的所述半導(dǎo)體襯底中；電容器電介質(zhì)膜，形成在所述元件隔離槽中； 以及電容器上電極，形成在所述電容器電介質(zhì)膜上，與所述半導(dǎo)體襯底以及 所述電容器電介質(zhì)膜一起構(gòu)成電容器，其中，在所述單元區(qū)旁邊的所述半導(dǎo) 體襯底中設(shè)置有虛置有源區(qū)。


圖1為根據(jù)本發(fā)明的預(yù)備說(shuō)明的半導(dǎo)體器件的放大平面圖。圖2為沿著圖1中的線X1-X1的橫截面圖。圖3為根據(jù)本發(fā)明的預(yù)備說(shuō)明的半導(dǎo)體器件的等效電路圖。圖4示出沿著圖1中的線Y1-Y1和線Y2-Y2的橫截面圖。 圖5為實(shí)際產(chǎn)品的平面布局圖。圖6A至圖6Y為示出制造根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的工藝 的橫截面圖。圖7A和圖7B為示出制造根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的工藝的平面圖。圖8為示出本發(fā)明第一實(shí)施例中包括虛置有源區(qū)的寬區(qū)域的平面圖。 圖9為研究通過(guò)設(shè)置虛置有源區(qū)將半導(dǎo)體器件的廢品率(percentdefective)降低到什么程度所得到的圖表。圖10為研究通過(guò)在本發(fā)明第一實(shí)施例中設(shè)置虛置有源區(qū)是否真的降低了漏電流所得到的圖表。圖11為示出在本發(fā)明第一實(shí)施例中根據(jù)虛置有源區(qū)的第一實(shí)例的配置實(shí)例的平面圖。圖12為圖11所示虛置有源區(qū)及其周圍的放大平面圖。圖13為示出在本發(fā)明第一實(shí)施例中根據(jù)虛置有源區(qū)的第二實(shí)例的配置實(shí)例的平面圖。圖14為圖13所示虛置有源區(qū)及其周圍的放大平面圖。圖15A至圖15K為示出制造根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件的工藝的橫截面圖。圖16為通過(guò)研究本發(fā)明第二實(shí)施例中半導(dǎo)體器件的廢品率所得到的圖表。圖17A至圖17D為示出制造根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的工 藝的橫截面圖。圖18為通過(guò)研究本發(fā)明第三實(shí)施例中半導(dǎo)體器件的廢品率所得到的圖表。圖19為通過(guò)研究圖18的缺陷是否可歸因于漏電流所得到的圖表。 圖20為通過(guò)將元件隔離絕緣膜的剩余膜厚度減少到小于圖18的研究中 使用的剩余膜厚度來(lái)研究半導(dǎo)體器件的廢品率所得到的圖表。
具體實(shí)施方式
在描述優(yōu)選實(shí)施例之前，先給出對(duì)本發(fā)明實(shí)施例的預(yù)備說(shuō)明。 圖1為根據(jù)本發(fā)明實(shí)施例的預(yù)備說(shuō)明的半導(dǎo)體器件的放大平面圖。圖2 為沿著圖1中的線X1-X1的橫截面圖。該半導(dǎo)體器件用形成在元件隔離槽中的電容器作為單元電容器。圖1示出單元區(qū)C的端部C1，即被放大的、在附圖左側(cè)缺少(absent)單元的部分 的附近。如圖2所示，該半導(dǎo)體器件的n阱16形成在p型硅襯底(半導(dǎo)體襯底)l 中。此外，元件隔離槽la形成在硅襯底1的上表面，由二氧化硅膜制成的 電容器電介質(zhì)膜21形成在元件隔離槽la中。此外，由多晶硅制成的上電極(板電極)23b形成在電容器電介質(zhì)膜21上。 電容器Q由上電極23b、電容器電介質(zhì)膜21和硅襯底1構(gòu)成。此外，MOS型選擇晶體管TRsEL形成為相鄰于電容器Q，在TR犯L中電 容器電介質(zhì)膜21充當(dāng)柵極絕緣膜。除了由多晶硅制成的柵電極(字線)23c之 外，選擇晶體管TRsEL還包括源/漏延伸區(qū)36和源/漏區(qū)47。其中，源/漏延伸區(qū)36用于電連接電容器Q與選擇晶體管TRsEL。另一 方面，源/漏區(qū)47構(gòu)成位線(BL)的一部分。然后，金屬硅化物層49形成在電極23b、 23c上表面的沒(méi)有覆蓋硅化物 阻擋層40b的區(qū)域。此外，層間絕緣膜51形成在硅襯底1的整個(gè)上表面上。 層間絕緣膜51在源/漏區(qū)47上有孔洞51b，位線接觸插塞55形成在孔洞51b 中。注意在形成位線接觸插塞55的工藝中，還同時(shí)在柵電極23c上形成 字線接觸插塞80，如圖l所示。圖1所示的多個(gè)單元有源區(qū)102限定為在硅襯底1中未形成元件隔離槽 la(參見(jiàn)圖2)的區(qū)域。單元有源區(qū)102包括源/漏延伸區(qū)36、源/漏區(qū)47以及 柵電極23c下面的溝道區(qū)。圖3為該半導(dǎo)體器件的等效電路圖。如圖3所示，在該半導(dǎo)體器件中，單晶體管-單電容器類型的一個(gè)存儲(chǔ)器 單元由電容器Q和選擇晶體管TRsEL構(gòu)成。在該存儲(chǔ)器單元中，提供給n阱 16和上電極(板電極)23b的電壓是固定的。工作期間，向n阱16—直提供接 地電勢(shì)，向上電極23b—直提供".55V的電壓。例如，在寫入"1"時(shí)，向位線(源/漏區(qū))47提供高電平電壓(OV)，向字 線(柵電極)23c提供低電平電壓(-1.55V)。由此，選擇晶體管TRsEL導(dǎo)通，從 而將位線47的電壓提供給電容器Q。結(jié)果，電容器Q的兩個(gè)電極之間的電 勢(shì)差變?yōu)?.55V，電荷積累在電容器Q中。通過(guò)這種方式，將信息"1"寫 入電容器Q。與此不同，在寫入"O"時(shí)，當(dāng)像寫入"l"的情況一樣，選擇晶體管TRsEL處于導(dǎo)通狀態(tài)時(shí)，向位線47提供低電平電壓(-1.2V)。由此，電容器Q的兩 個(gè)電極之間的電勢(shì)差變小到0.35V ( = |-1.55K-(-1.2「)|)，使得電荷很難積累在 電容器Q中。通過(guò)這種方式，電容器Q中存儲(chǔ)的信息變?yōu)?0"。這里，為了不選擇該單元，需要將0.35V的電壓提供給字線23c，以關(guān) 閉(turn off)選擇晶體管TRsEL。圖4示出沿著圖1中的線Y1-Y1和線Y2-Y2的橫截面圖。如圖4所示，雖然將元件隔離槽la的形狀設(shè)計(jì)為對(duì)于每個(gè)槽la都相同， 但是各個(gè)元件隔離槽la的實(shí)際橫截面形狀會(huì)變得不相同。這是因?yàn)檫@樣一 個(gè)事實(shí)，即在圖1的左側(cè)缺少單元區(qū)102，因此與其它區(qū)域C2相比，在單 元區(qū)C的端部Cl單元有源區(qū)102配置稀少。因此在端部Cl，當(dāng)通過(guò)蝕刻形 成元件隔離槽la時(shí)，由于光學(xué)鄰近效應(yīng)而縮窄了元件隔離槽la的寬度。此外，在單元有源區(qū)102以這種方式分布稀少的情況下，當(dāng)通過(guò)蝕刻形 成元件隔離槽la時(shí)，元件隔離槽la側(cè)表面的傾斜角^趨于變大。這也會(huì)造 成元件隔離槽la的橫截面形狀的差異。當(dāng)由于光學(xué)鄰近效應(yīng)而縮短了元件隔離槽la的寬度時(shí)，在相鄰的單元 有源區(qū)102之間，沿著圖4中的路徑P的漏電流增加。這是因?yàn)槿缟纤觯?由于工作時(shí)一直向上電極23b提供固定電壓(-1.55V)，所以當(dāng)像改變位線電 壓的情況一樣在相鄰單元有源區(qū)102之間產(chǎn)生電勢(shì)差時(shí)，元件隔離槽la的 底表面的導(dǎo)電性從n阱16的n型反轉(zhuǎn)為p型，從而無(wú)意地形成了溝道lb， 因此，漏電流變得更可能沿著溝道lb流動(dòng)。當(dāng)在相鄰單元存儲(chǔ)的信息不同(例如"1"和"0")的情況下產(chǎn)生這樣的 漏電流時(shí)，電荷從一個(gè)單元流向另一個(gè)單元。這樣造成各個(gè)單元中存儲(chǔ)的信 息被破壞的問(wèn)題。雖然如上所述，在單元區(qū)C的端部C1可能產(chǎn)生漏電流，本申請(qǐng)的發(fā)明人還是對(duì)實(shí)際產(chǎn)品進(jìn)行了研究來(lái)確定可能產(chǎn)生漏電流的位置。 圖5為實(shí)際產(chǎn)品的平面布局圖。圖5中，單元區(qū)C具有24wlX 32排的存儲(chǔ)體結(jié)構(gòu)(bank structure),配置 成4行、4歹l」。此外，在相鄰的單元區(qū)C之間配置有外圍電路區(qū)，例如放大 器電路amp、字線解碼器Wdec、直流電路DC、冗余電路ECC、輸入輸出電 路IO等等。研究結(jié)果表明，在該布局中，在單元區(qū)C與圖5的(i)至(iii)所示的外圍 電路區(qū)之間的邊界中明顯地產(chǎn)生了上述漏電流?？紤]到以上各點(diǎn)，本申請(qǐng)的發(fā)明人設(shè)計(jì)了下述實(shí)施例。圖6A至圖6Y為示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的橫截 面圖，圖7A和圖7B為其平面圖。在圖6A至圖6Y的各個(gè)橫截面圖中，除了外圍電路區(qū)A和單元區(qū)C之 外，還示出單元區(qū)C端部旁邊的自由區(qū)B的橫截面。在這些附圖中，在上側(cè) 示出的橫截面圖對(duì)應(yīng)于沿著平面圖(圖7A和圖7B)中的X1-X1線的橫截面 圖。此外，對(duì)于單元區(qū)C，還示出沿著平面圖(圖7A和圖7B)中的Y1-Y1線 和Y2-Y2線的橫截面圖。在單元區(qū)C的這些橫截面圖中，沿著Y1-Y1線的 橫截面圖是單元區(qū)C的端部Cl的橫截面圖，而沿著Y2-Y2線的橫截面圖是 其它部分C2的橫截面圖。此外，在圖6A至圖6Y以及圖7A和圖7B中，給出與圖1至圖5中相 同的附圖標(biāo)記來(lái)表示與預(yù)備說(shuō)明中描述的同樣的部件。為了制造該半導(dǎo)體器件，如圖6A所示，首先通過(guò)將p型硅襯底1的上 表面熱氧化，形成厚約10nm的第一熱氧化膜2。隨后，通過(guò)等離子體CVD 方法在第一熱氧化膜2上形成厚約112 nm的氮化硅膜。將這樣形成的氮化 硅膜用作拋光阻擋膜3。由氮化硅制成的拋光阻擋膜3具有高應(yīng)力，但是通過(guò)以這種方式在第一 熱氧化膜2上形成拋光阻擋膜3，能夠防止在硅襯底1中產(chǎn)生由于拋光阻擋 膜3的應(yīng)力而造成的缺陷。接著如圖6B所示，在拋光阻擋膜3上涂上光致抗蝕劑，然后曝光、顯 影形成第一抗蝕劑圖案5。之后，通過(guò)第一抗蝕劑圖案5的窗口 5a對(duì)拋光阻 擋膜3、第一熱氧化膜2和硅襯底1進(jìn)行干蝕刻。例如用Cl2作為蝕刻氣體，在感應(yīng)耦合等離子體(ICP)型等離子體蝕刻設(shè) 備中進(jìn)行干蝕刻。由此，在硅襯底1中形成多個(gè)元件隔離槽la，其限定出多個(gè)單元有源區(qū)102。此外，在單元區(qū)C旁邊的自由區(qū)B中，由元件隔離槽la限定出虛置有 源區(qū)103。此外，在外圍電路區(qū)A中，在硅襯底1中形成元件隔離槽la，其限定出 外圍有源區(qū)101，例如外圍MOS晶體管的源/漏區(qū)和溝道區(qū)。在上述干蝕刻中采用這樣的蝕刻條件，其使得在蝕刻期間窗口 5a的側(cè) 表面后退(recede)。因此，隔離器件槽la的側(cè)表面從硅襯底1的法線方向 傾斜，如圖所示。之后，將上述第一抗蝕劑圖案5去除。圖7A為完成該工藝后的平面圖。如圖7A所示，虛置有源區(qū)103形成為獨(dú)立于單元有源區(qū)102。此外，對(duì)單元有源區(qū)102和虛置有源區(qū)103的平面尺寸沒(méi)有特別限制。 在本實(shí)施例中，將虛置有源區(qū)103的寬度W3設(shè)定為0.24^m。此外，將單元 有源區(qū)102與虛置有源區(qū)103之間的間隔W4設(shè)定為0.49/^。相鄰的單元有 源區(qū)的分開(kāi)寬度為W5(-0.19^m)。如上所述，在本實(shí)施例中，將虛置有源區(qū)103設(shè)置在自由區(qū)B中。因此， 在單元區(qū)C的端部C1，單元有源區(qū)102假設(shè)為密集配置。因此，在端部C1 和在另一部分C2中，單元有源區(qū)102以基本上相同的密度配置。因此，在 Cl部分和C2部分中，在將光致抗蝕劑曝光時(shí)的光學(xué)鄰近效應(yīng)基本上相等。 由此，能使第一抗蝕劑圖案5在Cl部分和C2部分中的寬度Dl和D2(參見(jiàn) 圖6B)基本上相等。這樣，如圖6B的橫截面圖所示，元件隔離槽la在Y1-Y1 橫截面和Y2-Y2橫截面中的寬度Wl和W2變?yōu)榛旧舷嗟?。此外，由于設(shè)置了虛置有源區(qū)103以減少單元有源區(qū)102在單元區(qū)C的 端部Cl中配置密度的差別，所以在形成元件隔離槽la時(shí)，在端部Cl和其 它部分C2以基本上相同的方式進(jìn)行干蝕刻。這樣，能夠?qū)⒃綦x槽la的 側(cè)表面在這些部分的傾斜角例和W制成基本上相等。接著如圖6C所示，為了恢復(fù)元件隔離槽la的內(nèi)表面因?yàn)楦晌g刻而受到的損害，將元件隔離槽la的內(nèi)表面進(jìn)行熱氧化，以形成第二熱氧化膜7。對(duì) 第二熱氧化膜7的厚度沒(méi)有特別限制。在本實(shí)施例中，將第二熱氧化膜7的 厚度設(shè)定為大約10nm。接著描述獲得圖6D所示橫截面結(jié)構(gòu)的工藝。首先，通過(guò)高密度等離子體CVD(HDPCVD)方法分別在第二熱氧化膜7 和拋光阻擋膜3上形成二氧化硅膜作為元件隔離絕緣膜9。用元件隔離絕緣 膜9將元件隔離槽la完全包埋。之后，通過(guò)CMP方法將拋光阻擋膜3上形成的多余的元件隔離絕緣膜9 拋光、去除。這樣，元件隔離絕緣膜9只留在元件隔離槽la中。注意，拋 光在拋光阻擋膜3處自動(dòng)停止。此外，由于預(yù)先在元件隔離槽la中形成第二熱氧化膜7，所以會(huì)增加硅 襯底1與元件隔離絕緣膜9的附著度，從而能夠防止元件隔離絕緣膜9脫落。接著如圖6E所示，在拋光阻擋膜3和元件隔離絕緣膜9上涂上光致抗 蝕劑。然后將光致抗蝕劑曝光、顯影以形成第二抗蝕劑圖案11。如圖6E所 示，第二抗蝕劑圖案ll在稍后將要形成電容器的區(qū)域中具有窗口 lla。隨后如圖6F所示，通過(guò)窗口 lla對(duì)元件隔離絕緣膜9進(jìn)行干蝕刻。由 此，將要形成電容器的區(qū)域中的元件隔離絕緣膜9被變薄，因此元件隔離絕 緣膜9的上表面低于硅襯底1的上表面。例如用C4F8作為蝕刻氣體，在磁控管反應(yīng)離子蝕刻(RIE)等離子體蝕刻 設(shè)備中進(jìn)行該干蝕刻。對(duì)于這種蝕刻氣體，對(duì)二氧化硅的蝕刻速度快于對(duì)氮 化硅的蝕刻速度。因此，只有由二氧化硅制成的元件隔離絕緣膜9被選擇性 地蝕刻。蝕刻元件隔離絕緣膜9的蝕刻時(shí)間沒(méi)有特別限制。在本實(shí)施例中將蝕刻 時(shí)間設(shè)定為25秒。接著如圖6G所示，對(duì)第二抗蝕劑圖案11進(jìn)行灰化工藝并將其去除。之 后將硅襯底1的整個(gè)上表面暴露在氫氟酸溶液中。通過(guò)這種濕蝕刻，將圖6F 的蝕刻工藝中產(chǎn)生的蝕刻產(chǎn)物去除，并清潔了硅襯底1的表面。接著如圖6H所示，用磷酸作為蝕刻溶液，通過(guò)濕蝕刻將由氮化硅制成 的拋光阻擋膜3去除。接著如圖6I所示，為了清潔硅襯底l的表面，將該表面再次熱氧化，以在元件隔離槽la的內(nèi)表面上形成厚約10 nm的第三熱氧化膜14。接著如圖6J所示，將磷作為n型雜質(zhì)，離子注入到區(qū)域A至C中的硅襯底1中，條件是加速能量為600 KeV，劑量為lX1013cm_2。由此，在這些區(qū)域中形成比元件隔離槽la深的n阱16。這里，如果在元件隔離絕緣膜9下面的部分中n型雜質(zhì)濃度低，則這些部分的導(dǎo)電性有時(shí)候反轉(zhuǎn)為p型，從而在元件隔離絕緣膜9下面形成引起漏電流的溝道。為了處理這個(gè)問(wèn)題，在隨后的工藝中，如圖6K所示，通過(guò)離子注入形 成多個(gè)n型溝道阻擋區(qū)17，并使得溝道阻擋區(qū)17的雜質(zhì)濃度在元件隔離槽 la的底表面上具有峰值。通過(guò)這樣的溝道阻擋區(qū)17，防止了在元件隔離槽 la下面形成溝道。注意，在以后將形成電容器的部分，在圖6F的工藝中對(duì)元件隔離絕緣 膜9進(jìn)行蝕刻將其減薄，因此與其它部分相比，離子更深地注入硅襯底1中。 因此，在以后將形成電容器的部分，在比元件隔離槽la的底表面更深的位 置，雜質(zhì)濃度具有峰值，如圖所示。對(duì)于該離子注入的條件沒(méi)有特別限制。在本實(shí)施例中，注入磷作為n型 雜質(zhì)，條件是加速能量為240KeV，劑量為lX1012cm—2。接著如圖6L所示，為了調(diào)節(jié)以后將在外圍電路區(qū)A和單元區(qū)C中形成 的pMOS晶體管的閾值電壓，將砷作為n型雜質(zhì)，離子注入到外圍電路區(qū)A 中的硅襯底1中，從而形成用于調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò)散區(qū)18。進(jìn)行離子注 入的方式是，雜質(zhì)擴(kuò)散區(qū)18的雜質(zhì)濃度的峰值位置比溝道阻擋區(qū)17淺。在自由區(qū)B和單元區(qū)C中也形成雜質(zhì)擴(kuò)散區(qū)18用于調(diào)節(jié)閾值電壓。但 是，在單元區(qū)C中形成電容器的部分，通過(guò)蝕刻將元件隔離槽la中的元件 隔離絕緣膜9減薄。這樣，在比元件隔離槽la的底表面更深的位置，用于 調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò)散區(qū)18的雜質(zhì)濃度具有峰值。之后如圖6M所示，使用氫氟酸溶液，通過(guò)濕蝕刻將進(jìn)行離子注入時(shí)用 作貫通膜(through film)的第三熱氧化膜14去除，從而暴露出硅襯底1的 被清潔的表面。接著如圖6N所示，將硅襯底1的上表面和元件隔離槽la的側(cè)表面進(jìn)行 熱氧化，以形成厚約3.0nm的第四熱氧化膜20。第四熱氧化膜20與單元區(qū)C中的元件隔離槽la中的元件隔離絕緣膜9 一起構(gòu)成電容器電介質(zhì)膜21。如上所述，通過(guò)蝕刻將元件隔離槽la中的元 件隔離絕緣膜9減薄。這樣，在電容器電介質(zhì)膜21的上表面形成表現(xiàn)出 (reflecting)元件隔離槽la的凹部。不同的是，在硅襯底1上表面形成的第四熱氧化膜20充當(dāng)稍后要在外 圍電路區(qū)A和單元區(qū)C中形成的MOS晶體管的柵極絕緣膜。接著如圖60所示，通過(guò)CVD方法在元件隔離絕緣膜9和第四熱氧化膜 20上分別形成厚約180 nm的多晶硅膜作為導(dǎo)電膜23。隨后如圖6P所示，在導(dǎo)電膜23上涂上光致抗蝕劑。然后將光致抗蝕劑 曝光、顯影以形成第三抗蝕劑圖案25。接著如圖6Q所示，用第三抗蝕劑圖案25作為掩模對(duì)導(dǎo)電膜23進(jìn)行干 蝕刻。例如用HBr作為蝕刻氣體，在感應(yīng)耦合等離子體(ICP)型等離子體蝕 刻設(shè)備中進(jìn)行干蝕刻。由此，在外圍電路區(qū)A中形成外圍MOS晶體管的柵電極23a。另一方面，在單元區(qū)C中形成上電極23b以及構(gòu)成字線的一部分的柵電 極23c。其中，上電極23b與電容器電介質(zhì)膜21以及硅襯底l一起構(gòu)成電容 器Q。如上所述，在電容器電介質(zhì)膜21的上表面形成表現(xiàn)出元件隔離槽la 的凹部。由此，硅襯底l(也充當(dāng)電容器的下電極)與上電極23b的相對(duì)面積 增加，因此電容器Q的電容增加。之后將第三抗蝕劑圖案25去除。接著用柵電極23a作為掩模，將硼作為p型雜質(zhì)，離子注入到硅襯底1 中，從而在柵電極23a旁邊形成外圍電路的源/漏延伸區(qū)29。此外如圖6R所示，在硅襯底1上形成第四抗蝕劑圖案27覆蓋單元區(qū)C。 之后，將砷作為n型雜質(zhì)，離子注入到外圍電路區(qū)A中沒(méi)有被第四抗蝕劑圖 案27覆蓋的硅襯底1中，從而以與柵電極23a自對(duì)準(zhǔn)的方式形成用于防止 擊穿現(xiàn)象的口袋區(qū)(pocketregion) 28。之后將第四抗蝕劑圖案27去除。接著描述獲得圖6S所示橫截面結(jié)構(gòu)的工藝。首先在硅襯底1的整個(gè)上表面涂覆光致抗蝕劑。然后將光致抗蝕劑曝光、 顯影以形成覆蓋外圍電路區(qū)A的第五抗蝕劑圖案31。注意，單元區(qū)C和自由區(qū)B暴露，沒(méi)有被第五抗蝕劑圖案31覆蓋。隨后將硼作為p型雜質(zhì)，離子注入到柵電極23c旁邊的硅襯底1中，從 而形成單元區(qū)C的源/漏延伸區(qū)36。此外，為了防止稍后要在單元區(qū)C中形成的MOS晶體管的擊穿現(xiàn)象， 用柵電極23c作為掩模，將磷作為n型雜質(zhì)，離子注入柵電極23c旁邊的硅 襯底1中。由此形成單元區(qū)C的口袋區(qū)35。注意，在自由區(qū)B的虛置有源區(qū)103中也形成這樣的口袋區(qū)35和源/漏 延伸區(qū)36。完成該離子注入后，將第五抗蝕劑圖案31去除。接著如圖6T所示，通過(guò)CVD方法在硅襯底1的整個(gè)上表面形成二氧化 硅膜，將該二氧化硅膜用作側(cè)壁絕緣膜40。之后如圖所示，在側(cè)壁絕緣膜 40上形成第六抗蝕劑圖案43。接著如圖6U所示，用第六抗蝕劑圖案43作為掩模，對(duì)側(cè)壁絕緣膜40 進(jìn)行回蝕刻，從而在電極23a至23c旁邊形成絕緣側(cè)壁40a，在上電極23b 與柵電極23c之間的區(qū)域中形成硅化物阻擋層40b。之后將第六抗蝕劑圖案43去除。接著如圖6V所示，將硼作為p型雜質(zhì)，離子注入到區(qū)域A至區(qū)域C中。 由此，在單元區(qū)A和C的柵電極23a和23c旁邊的硅襯底1中形成源/漏區(qū) 45和47。注意，在形成硅化物阻擋層40b的部分，n型雜質(zhì)沒(méi)有被引入襯底，因 為硅化物阻擋層40b防止了離子的注入。此外，在該離子注入工藝中，在自由區(qū)B的虛置有源區(qū)103中也形成n 型雜質(zhì)區(qū)，從而形成虛置雜質(zhì)擴(kuò)散區(qū)46。通過(guò)至此所述的工藝，在外圍電路區(qū)A中形成由柵電極23a、源/漏區(qū) 45等部分構(gòu)成的MOS型外圍晶體管TRpEw。另一方面，在單元區(qū)C中形成 由柵電極23c、源/漏區(qū)47、源/漏延伸區(qū)36等部分構(gòu)成的MOS型選擇晶體管TRsel。如參照?qǐng)D6B所述，元件隔離槽la的側(cè)表面形成為從硅襯底1的法線方 向傾斜。這樣，通過(guò)元件隔離槽la的側(cè)表面減少了元件隔離絕緣膜9產(chǎn)生的應(yīng)力，從而能夠防止應(yīng)力強(qiáng)烈地作用于晶體管TRper!和TRsEL的溝道區(qū)。接著描述獲得圖6W所示橫截面結(jié)構(gòu)的工藝。首先，通過(guò)濺射方法在硅襯底1的整個(gè)上表面形成鈷膜作為耐火金屬膜。隨后，將鈷膜退火，使其與硅反應(yīng)，從而在硅襯底l、柵電極23a至23c的 上表面形成由硅化鈷制成的金屬硅化物層49。之后通過(guò)濕蝕刻工藝將留在元 件隔離絕緣膜9等部分上的未反應(yīng)的耐火金屬膜去除。注意，在形成硅化物阻擋層40b的部分，硅化物阻擋層40b防止了硅與 耐火金屬膜之間的反應(yīng)，因此沒(méi)有形成金屬硅化物層49。接著如圖6X所示，通過(guò)CVD方法在硅襯底1的整個(gè)上表面形成二氧化 硅膜作為層間絕緣膜51。之后，通過(guò)CMP方法將層間絕緣膜51的上表面拋 光、平坦化。接著描述獲得圖6Y所示橫截面結(jié)構(gòu)的工藝。首先，通過(guò)光刻和蝕刻工藝將層間絕緣膜51圖案化，從而在外圍電路 區(qū)A和單元區(qū)B中的源/漏區(qū)45和47上的層間絕緣膜51中形成第一孔洞 51a和第二孔洞51b。之后，在第一孔洞51a和第二孔洞51b的內(nèi)表面以及在層間絕緣膜51 的上表面依次形成鈦膜和氮化鈦膜作為膠膜。此外，通過(guò)CVD方法在膠膜 上形成鎢膜，從而用鎢膜將孔洞51a、 51b完全包埋。之后，通過(guò)CMP方法 將層間絕緣膜51上多余的膠膜和鎢膜拋光、去除。這樣，膠膜和鎢膜留在 孔洞51a、 51b中分別作為外圍接觸插塞53和位線接觸插塞55。通過(guò)至此所述的工藝，完成根據(jù)本實(shí)施例的半導(dǎo)體器件的基本結(jié)構(gòu)。該半導(dǎo)體器件的放大平面圖在圖7B中示出，圖7B示出單晶體管-單電 容器類型的一個(gè)存儲(chǔ)器單元MC由選擇晶體管TRsEL和單元區(qū)C中的電容器 Q構(gòu)成。該半導(dǎo)體器件的等效電路及其運(yùn)行與圖3所示的相似，因此省略其描述。圖8為示出包括虛置有源區(qū)103的寬區(qū)域的平面圖。如圖8所示，在虛置有源區(qū)103的左側(cè)展開(kāi)的區(qū)域中沒(méi)有有源區(qū)。在與 相鄰有源區(qū)分開(kāi)相當(dāng)一段距離(例如5^m或更大)的部分中的單元區(qū)C稱作 "宏端(macroend)"。在圖8的實(shí)例中，虛置有源區(qū)103設(shè)置在宏端中。配置在宏端中的虛置有源區(qū)103沿著單元有源區(qū)102的重復(fù)方向(圖8 中的縱向)延伸為條形。此外，宏端中的虛置有源區(qū)103的長(zhǎng)度為36.68/^，這個(gè)長(zhǎng)度與單元區(qū)C的最小單位(768位)的一條邊的長(zhǎng)度對(duì)應(yīng)。注意，對(duì)虛置有源區(qū)103的電勢(shì)沒(méi)有特別限制，可以是浮動(dòng)電勢(shì)，也可以是固定電勢(shì)。如參照?qǐng)D6B和圖7A所示，在上述實(shí)施例中，將虛置有源區(qū)103設(shè)置在 單元區(qū)C旁邊的自由區(qū)B中。由此，使得在單元區(qū)C的端部C1中單元有源 區(qū)102的配置密度接近在其它部分C2中單元有源區(qū)102的配置密度。由此，使得當(dāng)通過(guò)曝光光致抗蝕劑形成第一抗蝕劑圖案5時(shí)，在端部Cl 和在其它部分C2中的光學(xué)鄰近效應(yīng)基本上相同。因此，使得歸因于光學(xué)鄰 近效應(yīng)的第一抗蝕劑圖案5的尺寸變化在部分C1、 C2中基本上相同。結(jié)果，使得用第一抗蝕劑圖案5作為掩模進(jìn)行蝕刻而形成的端部Cl中 元件隔離槽la的寬度拓寬達(dá)到其它部分C2中元件隔離槽la的寬度的程度。 這樣，端部C1中相鄰的單元有源區(qū)102可更好地通過(guò)元件隔離槽la而電性 分離。由此，在端部C1中可降低相鄰單元之間的漏電流。圖9為研究通過(guò)設(shè)置虛置有源區(qū)103將半導(dǎo)體器件的廢品率降低到什么 程度所得到的圖表。注意，該研究中對(duì)單晶體管-單電容器的單元進(jìn)行功能測(cè) 試。然后，根據(jù)單元工作與否確定半導(dǎo)體器件有缺陷或者沒(méi)有缺陷。該功能 測(cè)試中發(fā)現(xiàn)的缺陷稱作行進(jìn)缺陷(march defect, MC)。如圖9所示，當(dāng)與不設(shè)置虛置有源區(qū)103的情形(a)相比較時(shí)，顯然在設(shè) 置虛置有源區(qū)103的情形(b)中大幅度減少了行進(jìn)缺陷。但是，行進(jìn)缺陷也包括由于除了漏電流之外的原因，例如布線缺陷等原 因而造成的缺陷。因此，不能根據(jù)圖9的結(jié)果簡(jiǎn)單地得出結(jié)論說(shuō)襯底中的漏 電流減少。為了研究漏電流是否真的減少，本申請(qǐng)的發(fā)明人在加熱硅襯底1的同時(shí) 進(jìn)行了與圖9類似的測(cè)試。 結(jié)果在圖IO中示出。當(dāng)測(cè)試時(shí)襯底溫度較高時(shí)，由于漏電流而產(chǎn)生缺陷的頻率增加。但是，圖10的結(jié)果表明，在設(shè)置虛置有源區(qū)103(參見(jiàn)圖7B)的情形下，即使將硅襯底1加熱到85。C來(lái)進(jìn)行測(cè)試，廢品率也與將硅襯底1加熱到25'C時(shí)的廢品率程度相同。根據(jù)這個(gè)結(jié)果可確定，當(dāng)設(shè)置虛置有源區(qū)103時(shí)產(chǎn)生的圖9中的缺陷幾缺陷，因此通過(guò)設(shè)置虛置有源區(qū)103，確實(shí)減少了襯 底中的漏電流。順便提及，如果僅僅注意于使得端部Cl中單元有源區(qū)102的配置密度 (參見(jiàn)圖7B)假設(shè)為接近其它區(qū)域C2中的配置密度，那么也可以在自由區(qū)B 中以與單元區(qū)C中相同的方式配置單元有源區(qū)102。但是在這種情況下，需要將自由區(qū)B形成為寬于存儲(chǔ)器單元MC的寬度 (參見(jiàn)圖7B)，以保證在自由區(qū)B中有足夠的空間來(lái)配置單元有源區(qū)102。因 此，芯片尺寸變得更大，這是所不希望的。因此，如圖7B所示，優(yōu)選地在形成元件隔離槽la的工藝(圖6B)中，在 單元區(qū)C端部Cl中將單元有源區(qū)102與虛置有源區(qū)103之間的間隔W6設(shè) 定為比存儲(chǔ)器單元MC的寬度W7窄。在本實(shí)施例中，例如將間隔W6設(shè)定 為0.73/zw，將寬度W7設(shè)定為0.96//w。通過(guò)這種結(jié)構(gòu)，就不必像如上所述，在自由區(qū)B中形成單元有源區(qū)102 作為虛置有源區(qū)的情況那樣，要在自由區(qū)B中保證寬空間。這樣，不需要增 加芯片尺寸就能夠減少漏電流。(3)虛置有源區(qū)的配置實(shí)例接著，描述根據(jù)上述第一實(shí)施例的虛置有源區(qū)103的各種配置實(shí)例。 圖11為示出根據(jù)第一實(shí)例的配置實(shí)例的平面圖。在本實(shí)例中，在外圍電路區(qū)A與單元區(qū)C之間的自由區(qū)B中將虛置有 源區(qū)103配置為條形。注意，在單元區(qū)C附近形成傳感放大器(sense amplifier)單元D，因此 在單元區(qū)C靠近傳感放大器單元D的部分中幾乎不出現(xiàn)漏電流。因此，在該 部分不配置虛置有源區(qū)103。圖12為圖11所示虛置有源區(qū)及其周圍的放大平面圖。如果虛置有源區(qū)103的寬度過(guò)窄，則第一抗蝕劑圖案5(參見(jiàn)圖6B)覆蓋 虛置有源區(qū)103的部分的寬度也變窄，因此在該部分第一抗蝕劑圖案5可能 被剝離。此外，如果虛置有源區(qū)103與單元有源區(qū)102之間的間隔變寬，則容易出現(xiàn)漏電流。作為同時(shí)滿足這些約束條件的寬度，虛置有源區(qū)103的寬度在本實(shí)例中被設(shè)定為0.24//m。此外，虛置有源區(qū)103與外圍有源區(qū)101之間的間隔被 設(shè)定為0.48//m，從而使虛置有源區(qū)103盡可能地靠近單元有源區(qū)102。由此， 使得單元有源區(qū)102在端部C1中的配置密度接近在其它部分C2中的配置密 度，從而使C1、 C2部分中的光學(xué)鄰近效應(yīng)的差別變小。 圖13為示出根據(jù)第二實(shí)例的配置實(shí)例的平面圖。在本實(shí)例中同樣地，在外圍電路區(qū)A與單元區(qū)C之間的自由區(qū)B中將 虛置有源區(qū)103配置為條形。圖14為虛置有源區(qū)103及其周圍的放大平面圖。在本實(shí)例中，將虛置 有源區(qū)103配置為具有圖14所示的間隔和寬度。在本實(shí)施例中對(duì)這樣的半導(dǎo)體器件進(jìn)行描述，其中不需要設(shè)置第一實(shí)施 例的虛置有源區(qū)103，就能夠減少單元區(qū)C端部Cl中元件隔離槽la下面的 漏電流。圖15A至圖15K為示出制造根據(jù)本實(shí)施例的半導(dǎo)體器件的工藝的橫截面圖。注意，在這些附圖中，與第一實(shí)施例中相同的附圖標(biāo)記給予第一實(shí)施例 所述的部件，并且省略其描述。此外在各個(gè)橫截面圖中，類似于第一實(shí)施例， 同樣示出沿著圖7A和圖7B的區(qū)域Cl、 C2中的線Y1-Y1和線Y2-Y2的橫截面。為了制造該半導(dǎo)體器件，首先進(jìn)行第一實(shí)施例所述的圖6A至圖6D的 工藝，以獲得圖15A所示的橫截面結(jié)構(gòu)。在本實(shí)施例中，不需要形成第一實(shí)施例的虛置有源區(qū)103。下文中，對(duì) 于不形成虛置有源區(qū)103的情形進(jìn)行描述。因此在圖15A至圖15K的橫截 面圖中，省略形成虛置有源區(qū)103的自由區(qū)B。當(dāng)在此方式下不形成虛置有源區(qū)103時(shí)，如第一實(shí)施例所述，單元區(qū)C 的端部C1以及其它部分C2中光學(xué)鄰近效應(yīng)的程度不同。因此，端部C1中 元件隔離槽la的寬度Wl變得比在其它部分C2中的寬度W2窄。接著如圖15B所示，在硅襯底1的整個(gè)上表面涂上光致抗蝕劑。然后將 光致抗蝕劑曝光、顯影形成第七抗蝕劑圖案60。如圖所示，第七抗蝕劑圖案60覆蓋單元區(qū)C的端部C1，并且在其它部 分C2中形成電容器的區(qū)域上具有窗口 60a。接著如圖15C所示，通過(guò)上述窗口 60a對(duì)其它部分C2中的元件隔離絕 緣膜9進(jìn)行干蝕刻，使得元件隔離槽la底表面上留下的元件隔離絕緣膜9 具有第一厚度T1。例如用C4F8作為蝕刻氣體，在磁控管RIE型等離子體蝕刻設(shè)備中進(jìn)行該干蝕刻。之后將第七抗蝕劑圖案60去除。接著如圖15D所示，在硅襯底1上方形成第八抗蝕劑圖案61。第八抗 蝕劑圖案61在單元區(qū)C端部C1中要形成電容器的區(qū)域上具有窗口 61a。注 意，存在于除了單元區(qū)端部Cl之外的區(qū)域中的部分C2被第八抗蝕劑圖案 61覆蓋。接著如圖15E所示，通過(guò)第八抗蝕劑圖案61的窗口 61a對(duì)端部Cl中的 元件隔離絕緣膜9進(jìn)行干蝕刻。結(jié)果，元件隔離槽la底表面上留下的元件 隔離絕緣膜9具有比第一厚度Tl厚的第二厚度T2。可利用與圖15C的先行蝕刻工藝中使用的相同的蝕刻氣體和蝕刻設(shè)備， 并將蝕刻時(shí)間設(shè)定為比圖15C的蝕刻工藝中的蝕刻時(shí)間短來(lái)進(jìn)行該蝕刻。完成干蝕刻之后，將第八抗蝕劑圖案61去除。之后如圖15F所示，用磷酸作為蝕刻溶液，通過(guò)濕蝕刻將由氮化硅制成 的拋光阻擋膜3去除。接著如圖15G所示，將硅襯底1的表面熱氧化，從而在元件隔離槽la 的內(nèi)表面上形成厚約10 nm的第三熱氧化膜14，以清潔硅襯底1的表面。接著如圖15H所示，將磷作為n型雜質(zhì)，離子注入?yún)^(qū)域A、 C的硅襯底 l中，以形成n阱16，在這些區(qū)域中n阱16比元件隔離槽la深。注意，該 離子注入的條件與第一實(shí)施例中相同，因此省略其描述。接著如圖151所示，為了防止元件隔離絕緣膜9下面的導(dǎo)電性反轉(zhuǎn)為p 型，進(jìn)而防止引起漏電流的溝道的形成，通過(guò)將磷作為n型雜質(zhì)、離子注入 到區(qū)域A、 C的硅襯底1中，在這些區(qū)域中在硅襯底中形成溝道阻擋區(qū)17。注意，可采用與第一實(shí)施例中所述的相同的條件作為該離子注入的條件。這里，如第一實(shí)施例中所述，通過(guò)蝕刻將單元區(qū)C中的元件隔離絕緣膜 9減薄。這樣，在單元區(qū)C中的元件隔離絕緣膜9下面，離子注入襯底l的深度比其它部分更深，使得在比元件隔離槽la的底表面更深的位置，雜質(zhì)濃度具有峰值。但是，這使得在單元區(qū)C中元件隔離槽la的底表面處溝道阻擋區(qū)17的 雜質(zhì)濃度不足，因此在元件隔離槽la底表面的附近可能會(huì)形成不希望的溝 道。特別地，由于單元區(qū)C端部Cl中元件隔離槽la的寬度比在其它部分 C2中窄，所以可能由于上述溝道而增加漏電流，并且因此，在端部C1中存 儲(chǔ)器單元可能出現(xiàn)缺陷。因此，在端部C1中需要這樣的結(jié)構(gòu)相比于其它部分C2，難以形成溝道?？稍趫D15J的后續(xù)工藝中形成這種結(jié)構(gòu)。在圖15J的工藝中，將n型雜質(zhì)注入?yún)^(qū)域A、 C，以在外圍電路區(qū)A和 單元區(qū)C中形成用于調(diào)節(jié)pMOS晶體管的閾值電壓的雜質(zhì)擴(kuò)散區(qū)18?？刹捎门c第一實(shí)施例所述的相同條件作為該離子注入的條件。這里，在圖15E的蝕刻工藝中，將留在端部C1的元件隔離槽la中的元 件隔離絕緣膜9的厚度T2設(shè)定為大于留在其它部分C2中的元件隔離絕緣膜 9的厚度T1。因此，在該離子注入工藝中，留在端部C1中的元件隔離絕緣膜9對(duì)離 子的阻擋能力增加，因此雜質(zhì)濃度的峰(peak)接近端部Cl的元件隔離槽 la的底表面。因此，用于調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò)散區(qū)18也可以充當(dāng)端部C1 的元件隔離槽la下的溝道阻擋區(qū)。這樣，就能夠防止在元件隔離槽la的底 表面附近形成上述溝道。這里，可采用這樣的能量作為該離子注入的加速能量該能量使得端部 Cl中用于調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò)散區(qū)18的雜質(zhì)濃度在元件隔離槽la的底表 面具有峰值。通過(guò)采用這樣的能量，能夠?qū)⑼ㄟ^(guò)用于調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò) 散區(qū)18來(lái)阻擋溝道的效應(yīng)最大化。注意，雖然在其它部分C2中元件隔離絕緣膜9的厚度Tl比在端部Cl 中的薄，但是在該部分C2中元件隔離槽la的寬度足夠?qū)挕Ｒ虼?，與端部 Cl相比，不太可能在部分C2的元件隔離槽la的底表面附近形成溝道。之后進(jìn)行第一實(shí)施例中所述的圖6M至圖6Y的工藝，從而完成圖15K 所示的根據(jù)本實(shí)施例的半導(dǎo)體器件的基本結(jié)構(gòu)。根據(jù)如上所述的本實(shí)施例，留在單元區(qū)C端部C1中的元件隔離絕緣膜9較厚。因此，用于調(diào)節(jié)外圍電路的閾值電壓的雜質(zhì)擴(kuò)散區(qū)18可充當(dāng)端部 Cl中的溝道阻擋區(qū)。由此，不需要設(shè)置第一實(shí)施例的虛置有源區(qū)103，就能 夠防止端部C1中的元件隔離槽la下面的漏電流，并且因此，端部C1中的 存儲(chǔ)器單元將不太可能出現(xiàn)缺陷。接著，描述對(duì)根據(jù)本實(shí)施例可獲得的效應(yīng)進(jìn)行的研究，該研究由本申請(qǐng) 的發(fā)明人進(jìn)行。圖16為通過(guò)研究半導(dǎo)體器件的廢品率所得到的圖表，條件是將元件隔 離絕緣膜9的蝕刻時(shí)間設(shè)定為27秒，使得留下的元件隔離絕緣膜9比第一 實(shí)施例厚。對(duì)于下列三種情形進(jìn)行了該研究(a)不設(shè)置虛置有源區(qū)103; (b) 設(shè)置虛置有源區(qū)103; (c)設(shè)置虛置有源區(qū)103，并且使留下的元件隔離絕緣 膜9比情形(a)和(b)中的厚。注意，通過(guò)將襯底加熱到85。C來(lái)進(jìn)行該研究。如圖16所示，情形(a)和(b)中的廢品率比情形(c)的高。這是因?yàn)樵谇樾?(a)和(b)中元件隔離絕緣膜9的剩余膜厚減小了。此外，在這三個(gè)圖中，情形(c)的廢品率變?yōu)樽钚。谇樾?c)中如同本發(fā) 明，留下的元件隔離絕緣膜9較厚。根據(jù)這個(gè)結(jié)果，顯然，使元件隔離槽la中留下的元件隔離絕緣膜9較 厚，能夠減少歸因于漏電流的缺陷。接著，描述根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件。如下所述，與第二實(shí) 施例類似，在本實(shí)施例中制造的結(jié)構(gòu)不需要設(shè)置虛置有源區(qū)103就減少了漏 電流。圖17A至圖17D為示出制造根據(jù)本實(shí)施例的半導(dǎo)體器件的工藝的橫截面圖。注意，在這些附圖中，與第一實(shí)施例中相同的附圖標(biāo)記用于表示第一實(shí) 施例所述的部件，并且省略其描述。此外在各個(gè)橫截面圖中，同樣示出沿著 圖7A和圖7B的區(qū)域C1、 C2中的線Y1-Y1和線Y2-Y2的橫截面。為了制造該半導(dǎo)體器件，首先進(jìn)行第一實(shí)施例所述的圖6A至圖61的工 藝，以獲得圖17A所示的橫截面結(jié)構(gòu)。注意，與第二實(shí)施例類似，在本實(shí)施例中不需要形成第一實(shí)施例中所述的虛置有源區(qū)103，因此下面將描述不形成虛置有源區(qū)103的情形。因此，在圖17A至圖17D中省略形成虛置有源區(qū)103的自由區(qū)B。由于在此方式下不形成虛置有源區(qū)103，在單元區(qū)C的端部Cl與其它 部分C2中光學(xué)鄰近效應(yīng)的程度不同。因此，端部C1中元件隔離槽la的寬 度Wl變得比在其它部分C2中的寬度W2窄。此外，在第二實(shí)施例中，在端部C1和其它部分C2中元件隔離絕緣膜9 在元件隔離槽la底部的剩余膜厚改變。但是，在本實(shí)施例中，元件隔離絕 緣膜9在元件隔離槽la底部的剩余膜厚在部分Cl、 C2中變?yōu)橄嗤?，因?yàn)楸?實(shí)施例中采用第一實(shí)施例中所述的工藝。隨后，進(jìn)行第一實(shí)施例中所述的圖6J至圖6L的工藝，在硅襯底1中形 成n阱16、溝道阻擋區(qū)17以及用于調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò)散區(qū)18。接著如圖17C所示，分別在第三熱氧化膜14和元件隔離絕緣膜9上涂 上光致抗蝕劑。然后將光致抗蝕劑曝光、顯影形成第九抗蝕劑圖案70。如圖 17C所示，第九抗蝕劑圖案70具有窗口 70a，在窗口 70a中暴露出單元區(qū)C 的端部Cl。單元區(qū)C的其它部分C2以及外圍電路區(qū)A被第九抗蝕劑圖案 70覆蓋。之后，用第九抗蝕劑圖案70作為掩模，將磷作為n型雜質(zhì)，選擇性地 離子注入端部Cl的硅襯底1中，使得元件隔離槽la下面的溝道阻擋區(qū)17 的雜質(zhì)濃度選擇性地增加。注意，對(duì)于該離子注入的條件沒(méi)有特別限制。在本實(shí)施例中，將加速能 量設(shè)定為50 KeV，劑量設(shè)定為1 X 1012cm'2。之后將第九抗蝕劑圖案70去除。之后，進(jìn)行第一實(shí)施例中所述的圖6M至圖6Y的工藝，從而完成圖17D 所示的根據(jù)本實(shí)施例的半導(dǎo)體器件的基本結(jié)構(gòu)。根據(jù)上述本實(shí)施例，如圖17C所示，在單元區(qū)C的端部C1進(jìn)行附加的 離子注入，使得端部Cl中元件隔離槽la下面的溝道阻擋區(qū)17的n型雜質(zhì) 濃度增加。因此，即使當(dāng)溝道阻擋區(qū)17的n型雜質(zhì)濃度由于元件隔離絕緣膜9(因 為被減薄而削弱了對(duì)離子的阻擋能力)而在比元件隔離槽la的底表面低的位 置具有峰值時(shí)，元件隔離槽la的底表面附近的n型雜質(zhì)濃度也會(huì)通過(guò)附加的離子注入而變高。這樣，在槽la的底表面硅襯底1的導(dǎo)電性不太可能反 轉(zhuǎn)為p型，因此能夠防止在元件隔離槽la的底表面上形成引起漏電流的溝道。特別地，在元件隔離槽la的寬度窄并且因此在槽la的底表面容易引起 漏電流的端部C1進(jìn)行附加離子注入。因此，能夠防止端部C1的存儲(chǔ)器單元 出現(xiàn)缺陷，因此能夠提高半導(dǎo)體器件的產(chǎn)量。此外，通過(guò)對(duì)離子注入采用以下加速能量，該加速能量使得端部C1中 的溝道阻擋區(qū)的雜質(zhì)濃度的峰值與端部Cl中元件隔離槽la的底表面一致， 就能夠在最大程度上防止在槽la的底表面中形成不必要的溝道。接著，描述對(duì)根據(jù)本實(shí)施例可獲得的效應(yīng)進(jìn)行的研究，該研究由本申請(qǐng) 的發(fā)明人進(jìn)行。圖18為在下列三種情形中研究廢品率所得到的圖表(a)不設(shè)置虛置有 源區(qū)103; (b)設(shè)置虛置有源區(qū)103但是不進(jìn)行附加離子注入(圖17C); (c)設(shè) 置虛置有源區(qū)103并且進(jìn)行附加離子注入(圖17C)。注意，在本研究中將元件隔離絕緣膜9的蝕刻時(shí)間設(shè)定為25秒，與第 一實(shí)施例中相同，以留下較厚的元件隔離絕緣膜9。此外，通過(guò)將襯底加熱 到85"C來(lái)進(jìn)行該測(cè)試。如圖18所示，在元件隔離絕緣膜9的厚度較厚的情形下，在進(jìn)行了附 加離子注入的情形(c)與沒(méi)有進(jìn)行附加離子注入的情形(b)之間沒(méi)有大的差別， 因此通過(guò)設(shè)置虛置有源區(qū)103簡(jiǎn)單地改善了廢品率。這是因?yàn)楫?dāng)元件隔離絕 緣膜9的厚度較厚時(shí)，元件隔離絕緣膜9對(duì)離子的阻擋能力增加。因此，溝 道阻擋區(qū)17的雜質(zhì)濃度在元件隔離槽la的底表面附近具有峰值。這樣，通 過(guò)溝道阻擋區(qū)17防止了在底表面中形成溝道。此外，圖19為通過(guò)研究在設(shè)置虛置有源區(qū)103并且進(jìn)行附加離子注入 的情形下，以25。C和85"C的襯底溫度進(jìn)行測(cè)試時(shí)廢品率如何變化所獲得的 圖表。如圖19所示，不管襯底溫度為多少，廢品率都相同。根據(jù)這個(gè)結(jié)果， 可理解在圖18的研究中所造成的缺陷不能歸因于漏電流。圖20為通過(guò)進(jìn)行與圖18同樣的研究所得到的圖表，條件是通過(guò)將圖6G 中對(duì)于元件隔離絕緣膜9的蝕刻時(shí)間設(shè)定為較長(zhǎng)的時(shí)間(例如27秒)，將留在元件隔離槽la中的元件隔離絕緣膜9減薄。如圖20所示，當(dāng)以這種方式將元件隔離絕緣膜9減薄后，進(jìn)行附加離 子注入的情形(c)中的廢品率變得比不進(jìn)行附加離子注入的情形(b)中的廢品率更低。這可能是因?yàn)楫?dāng)元件隔離絕緣膜9較薄時(shí)，溝道阻擋區(qū)17的雜質(zhì)濃度 的峰值位置比元件隔離槽la的底表面低，所以溝道阻擋區(qū)17不能防止在底 表面中形成溝道，因此不進(jìn)行附加離子注入的情形(b)中的廢品率增加。根據(jù)圖20的結(jié)果，顯然，對(duì)于元件隔離槽la中元件隔離絕緣膜9較薄 的情形，附加離子注入(圖17C)特別有效。雖然在上文中詳細(xì)描述了各種實(shí)施例，但是本發(fā)明并不限于上述實(shí)施 例。例如，如果需要的話，將第一實(shí)施例與第三實(shí)施例結(jié)合，比單獨(dú)進(jìn)行這 些實(shí)施例可更有效地減少端部C1中的漏電流。此外，應(yīng)認(rèn)為以上所述僅僅是對(duì)本發(fā)明原理的說(shuō)明。此外，因?yàn)閷?duì)于本 領(lǐng)域技術(shù)人員來(lái)說(shuō)易于想到各種變型和改型，所以不希望將本發(fā)明限制于所 示和所述的具體結(jié)構(gòu)和應(yīng)用，因此，所有適當(dāng)?shù)淖冃秃偷韧锒伎梢曌髀淙?所附權(quán)利要求書(shū)及其等同物中的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1、一種半導(dǎo)體器件，包括半導(dǎo)體襯底，在單元區(qū)中設(shè)置有多個(gè)單元有源區(qū)；元件隔離槽，形成在所述單元有源區(qū)之間的所述半導(dǎo)體襯底中；電容器電介質(zhì)膜，形成在所述元件隔離槽中；以及電容器上電極，形成在所述電容器電介質(zhì)膜上，與所述半導(dǎo)體襯底以及所述電容器電介質(zhì)膜一起構(gòu)成電容器；其中，在所述單元區(qū)旁邊的所述半導(dǎo)體襯底中設(shè)置有虛置有源區(qū)。
2、 如權(quán)利要求1所述的半導(dǎo)體器件，還包括MOS晶體管的柵電極，所 述柵電極形成在所述單元有源區(qū)之上，且在所述柵電極與所述單元有源區(qū)之 間插入有柵極絕緣膜，其中由所述電容器和所述MOS晶體管構(gòu)成單晶體管-單電容器存儲(chǔ)器單元。
3、 如權(quán)利要求2所述的半導(dǎo)體器件，其中，在所述單元區(qū)的端部的所 述虛置有源區(qū)與所述單元有源區(qū)之間的間隔比所述存儲(chǔ)器單元的寬度窄。
4、 如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述虛置有源區(qū)在所述存 儲(chǔ)器單元的重復(fù)方向上延伸為條形。
5、 如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述虛置有源區(qū)形成為獨(dú) 立于所述單元有源區(qū)。
6、 一種半導(dǎo)體器件，包括 半導(dǎo)體襯底，在單元區(qū)中設(shè)置有多個(gè)有源區(qū)； 阱，形成在所述單元區(qū)的所述半導(dǎo)體襯底中； 元件隔離槽，形成在所述有源區(qū)之間的所述半導(dǎo)體襯底中； 雜質(zhì)擴(kuò)散區(qū)，形成在所述元件隔離槽下面的所述半導(dǎo)體襯底中，所述雜質(zhì)擴(kuò)散區(qū)的導(dǎo)電性類型與所述阱的導(dǎo)電性類型相同；電容器電介質(zhì)膜，形成在所述元件隔離槽中；以及電容器上電極，形成在所述電容器電介質(zhì)膜上，與所述半導(dǎo)體襯底以及 所述電容器電介質(zhì)膜一起構(gòu)成電容器；其中，在所述元件隔離槽的底表面上，所述電容器電介質(zhì)膜的膜厚度在 所述單元區(qū)的端部比在除了所述單元區(qū)的端部之外的部分中更厚。
7、 如權(quán)利要求6所述的半導(dǎo)體器件，其中在所述元件隔離槽中，在所述電容器電介質(zhì)膜的上表面形成有凹部，以及在所述單元區(qū)的端部，所述雜質(zhì)擴(kuò)散區(qū)的雜質(zhì)濃度的峰值位于所述元件 隔離槽的底表面，所述底表面在所述凹部之下。
8、 如權(quán)利要求6所述的半導(dǎo)體器件，其中 在所述半導(dǎo)體襯底的外圍電路區(qū)形成有外圍MOS晶體管，以及 所述雜質(zhì)擴(kuò)散區(qū)形成為在所述半導(dǎo)體襯底的所述外圍電路區(qū)中用于調(diào)節(jié)閾值電壓的雜質(zhì)擴(kuò)散區(qū)。
9、 一種半導(dǎo)體器件，包括 半導(dǎo)體襯底，在單元區(qū)中設(shè)置有多個(gè)有源區(qū)； 阱，形成在所述單元區(qū)的所述半導(dǎo)體襯底中； 元件隔離槽，形成在所述有源區(qū)之間的所述半導(dǎo)體襯底中； 溝道阻擋區(qū)，形成在所述元件隔離槽下面的所述半導(dǎo)體襯底中，所述溝道阻擋區(qū)的導(dǎo)電性類型與所述阱的導(dǎo)電性類型相同；電容器電介質(zhì)膜，形成在所述元件隔離槽中；以及電容器上電極，形成在所述電容器電介質(zhì)膜上，與所述半導(dǎo)體襯底以及 所述電容器電介質(zhì)膜一起構(gòu)成電容器；其中，所述溝道阻擋區(qū)的雜質(zhì)濃度在所述單元區(qū)的端部比在除了所述單 元區(qū)的端部之外的所述溝道阻擋區(qū)的部分中更高。
10、 如權(quán)利要求9所述的半導(dǎo)體器件，其中在所述元件隔離槽中，在所 述電容器電介質(zhì)膜的上表面形成有凹部，以及在所述單元區(qū)的端部，所述溝道阻擋區(qū)的雜質(zhì)濃度的峰值位于所述元件 隔離槽的底表面，所述底表面在所述凹部之下。
11、 一種制造半導(dǎo)體器件的方法，包括步驟 在半導(dǎo)體襯底上形成抗蝕劑圖案；用所述抗蝕劑圖案作為掩模，通過(guò)蝕刻所述半導(dǎo)體襯底，在所述半導(dǎo)體 襯底中形成元件隔離槽，從而通過(guò)所述元件隔離槽在所述半導(dǎo)體襯底的單元 區(qū)中限定多個(gè)單元有源區(qū)，并在所述單元區(qū)旁邊的所述半導(dǎo)體襯底中限定虛 置有源區(qū)；去除所述抗蝕劑圖案；在所述元件隔離槽中形成元件隔離絕緣膜；蝕刻所述元件隔離絕緣膜，使所述元件隔離絕緣膜的上表面低于所述半導(dǎo)體襯底的上表面；在蝕刻所述元件隔離絕緣膜之后，在所述元件隔離槽的側(cè)表面形成熱氧 化膜，將所述熱氧化膜與所述元件隔離絕緣膜制成電容器電介質(zhì)膜；以及在所述電容器電介質(zhì)膜上形成上電極，所述上電極與所述電容器電介質(zhì) 膜以及所述半導(dǎo)體襯底一起構(gòu)成電容器。
12、 如權(quán)利要求ll所述的制造半導(dǎo)體器件的方法，還包括步驟 在所述單元有源區(qū)上形成MOS晶體管的柵電極，在所述單元有源區(qū)與所述柵電極之間插入柵極絕緣膜；其中，所述電容器和所述MOS晶體管起到單晶體管-單電容器型存儲(chǔ)器 單元的作用。
13、 如權(quán)利要求12所述的制造半導(dǎo)體器件的方法，其中，當(dāng)形成所述 元件隔離槽時(shí)，將所述單元區(qū)的端部的所述單元有源區(qū)與所述虛置有源區(qū)之 間的間隔設(shè)定為比所述存儲(chǔ)器單元的寬度窄。
14、 如權(quán)利要求12所述的制造半導(dǎo)體器件的方法，其中，當(dāng)形成所述 元件隔離槽時(shí)，所述虛置有源區(qū)形成為在所述存儲(chǔ)器單元的重復(fù)方向上延伸 的條形。
15、 如權(quán)利要求11所述的制造半導(dǎo)體器件的方法，其中，當(dāng)形成所述 元件隔離槽時(shí)，將所述虛置有源區(qū)形成為獨(dú)立于所述單元有源區(qū)。
16、 一種制造半導(dǎo)體器件的方法，包括步驟在半導(dǎo)體襯底中形成元件隔離槽，以在所述半導(dǎo)體襯底的單元區(qū)中限定多個(gè)有源區(qū)；在所述元件隔離槽中形成元件隔離絕緣膜；在除了所述單元區(qū)的端部之外的部分蝕刻所述元件隔離絕緣膜，以在所 述元件隔離槽的底表面上留下具有第一厚度的所述元件隔離絕緣膜；在所述單元區(qū)的端部蝕刻所述元件隔離絕緣膜，以在所述元件隔離槽的 底表面上留下具有第二厚度的所述元件隔離絕緣膜，所述第二厚度大于所述 第一厚度；在所述單元區(qū)的所述半導(dǎo)體襯底中形成阱；在留下具有所述第一厚度和所述第二厚度的所述元件隔離絕緣膜之后， 在所述元件隔離槽的側(cè)表面上形成熱氧化膜，將所述熱氧化膜與所述元件隔離絕緣膜制成電容器電介質(zhì)膜；在留下具有所述第一厚度和所述第二厚度的所述元件隔離絕緣膜之后， 通過(guò)在所述元件隔離槽下面的所述半導(dǎo)體襯底中注入與所述阱具有同樣的 導(dǎo)電性類型的雜質(zhì)離子，形成雜質(zhì)擴(kuò)散區(qū)；以及在所述電容器電介質(zhì)膜上形成上電極，所述上電極與所述電容器電介質(zhì) 膜以及所述半導(dǎo)體襯底一起構(gòu)成電容器。
17、 如權(quán)利要求16所述的制造半導(dǎo)體器件的方法，其中，當(dāng)形成所述 雜質(zhì)擴(kuò)散區(qū)時(shí)，采用以下能量作為離子注入的加速能量該能量使得所述雜 質(zhì)擴(kuò)散區(qū)的雜質(zhì)濃度的峰值位于所述單元區(qū)的端部中的所述元件隔離槽的 底表面。
18、 如權(quán)利要求16所述的制造半導(dǎo)體器件的方法，還包括步驟 在所述半導(dǎo)體襯底的外圍電路區(qū)形成MOS晶體管；其中，當(dāng)形成所述雜質(zhì)擴(kuò)散區(qū)時(shí)，在所述半導(dǎo)體襯底的所述外圍電路區(qū)中形成用于調(diào)節(jié)所述MOS晶體管的閾值電壓的雜質(zhì)擴(kuò)散區(qū)。
19、 一種制造半導(dǎo)體器件的方法，包括步驟在半導(dǎo)體襯底中形成元件隔離槽，以在所述半導(dǎo)體襯底的單元區(qū)中限定多個(gè)有源區(qū)；在所述元件隔離槽中形成元件隔離絕緣膜；蝕刻所述元件隔離絕緣膜，使所述元件隔離絕緣膜的上表面低于所述半 導(dǎo)體襯底的上表面；在所述單元區(qū)的所述半導(dǎo)體襯底中形成阱；在蝕刻所述元件隔離絕緣膜之后，在所述元件隔離槽的側(cè)表面上形成熱 氧化膜，將所述熱氧化膜與所述元件隔離絕緣膜制成電容器電介質(zhì)膜；在蝕刻所述元件隔離絕緣膜之后，通過(guò)在所述元件隔離槽下面的所述半 導(dǎo)體襯底中注入與所述阱具有同樣的導(dǎo)電性類型的雜質(zhì)離子，來(lái)形成溝道阻 擋區(qū)；在所述單元區(qū)的端部，在所述元件隔離槽下面的所述半導(dǎo)體襯底中選擇 性地注入與所述溝道阻擋區(qū)具有同樣的導(dǎo)電性類型的雜質(zhì)離子，以增加所述端部中所述溝道阻擋區(qū)的雜質(zhì)濃度；以及在所述電容器電介質(zhì)膜上形成上電極，所述上電極與所述電容器電介質(zhì) 膜以及所述半導(dǎo)體襯底一起構(gòu)成電容器。
20、如權(quán)利要求19所述的制造半導(dǎo)體器件的方法，其中，當(dāng)增加所述 溝道阻擋區(qū)的雜質(zhì)濃度時(shí)，采用以下能量作為離子注入的加速能量該能量使得在所述單元區(qū)的端部的所述溝道阻擋區(qū)的雜質(zhì)濃度的峰與所述端部中 所述元件隔離槽的底表面一致。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法，該半導(dǎo)體器件包括硅襯底，在單元區(qū)中設(shè)置有多個(gè)單元有源區(qū)；元件隔離槽，形成在所述硅襯底中多個(gè)單元有源區(qū)的任何兩個(gè)單元有源區(qū)之間的部分中；電容器電介質(zhì)膜，形成在所述元件隔離槽中；電容器上電極，形成在所述電容器電介質(zhì)膜上，與所述硅襯底以及所述電容器電介質(zhì)膜一起構(gòu)成電容器。所述半導(dǎo)體器件的特征在于，在所述硅襯底中所述單元區(qū)旁邊設(shè)置有虛置有源區(qū)。
文檔編號(hào)H01L21/822GK101266975SQ200810086170
公開(kāi)日2008年9月17日 申請(qǐng)日期2008年3月17日 優(yōu)先權(quán)日2007年3月16日
發(fā)明者伊藤哲也 申請(qǐng)人:富士通株式會(huì)社