專利名稱：存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器及其制造方法，且特別涉及一種具有可實現(xiàn)多層 堆疊存儲器的結(jié)構(gòu)的存儲器及其制造方法。
背景技術(shù)：
可攜式電子產(chǎn)品的普及化，刺激了快閃存儲器在市場上的快速成長。不 論是主機板上的存儲器或小型的記憶卡，快閃存儲器的非易失性存儲突破過 去光學(xué)與^t性數(shù)據(jù)存儲的限制，不僅穩(wěn)固，而低耗電，且不用移動裝置零件。 因此，對于在可攜式電子產(chǎn)品上程序與數(shù)據(jù)的非易失性存儲，快閃存儲器是 最適合且理想的解決方案。
目前市場上快閃存儲器主要分為兩個邏輯架構(gòu)，NOR型(基于"Not-OR" 邏輯架構(gòu))以及NAND型(基于"Not-AND"邏輯架構(gòu))。NOR型架構(gòu)，比起 NAND型架構(gòu)而言，其平行架構(gòu)能加速數(shù)據(jù)讀取與位重寫的時間。但NAND 型架構(gòu)相對NOR型架構(gòu)，其存儲單元(Memory Cell)與個別區(qū)塊明顯較小， 在程序化/抹除速度上較快，程序編程時耗電率較低，而且存儲單元陣列密度 較高，能提升存儲器每平方毫米的記憶容量。
然而，在目前快閃存儲器中，其存儲單元直接形成于硅基板上，使得存 儲器的存儲密度及容量受到限制。因此，對于目前日益追求運算快速且存儲 容量大的可攜式電子裝置而言，上述的快閃存儲器將會不敷實用。

發(fā)明內(nèi)容
本發(fā)明涉及一種存儲器及其制造方法。其存儲器中介電層上的多晶硅層 作為基板并電性連接至少一電壓，并將存儲單元形成于多晶硅層上。如此一 來，本發(fā)明的存儲器不僅可以采用溝道熱電子(Channd Hot Electron, CHE) 注入法或溝道熱電子引發(fā)二次熱電子(Channel Hot electron Induced Secondary ELectron, C.HISEL)注入法進行多晶硅層上的存儲單元的程序化動 作，還可采用空穴隧穿抹除(Hole Tunneling Erase )法、負富爾諾罕(negative
Fowler-Nordheim， -FN)隧穿法或帶對帶熱空穴(Band to Band Hot Hole, BBHH)注入法進行存儲單元的抹除動作。因此，本發(fā)明的存儲器可以依照多 組介電層、多晶硅層及多晶硅層電性連接于至少一電壓的搭配設(shè)計，而依序 往上堆疊多層存儲單元，而形成多層堆疊的三維存儲器結(jié)構(gòu)。所以，本發(fā)明 的存儲器可以增加存儲密度及容量，大大地提升存儲器的實用性。
根據(jù)本發(fā)明的第一方面，提出一種存儲器，包括介電層、導(dǎo)體層、第一 埋設(shè)擴散區(qū)、第二埋設(shè)擴散區(qū)以及電荷存儲結(jié)構(gòu)。導(dǎo)體層設(shè)置于介電層上， 并可電性連接于至少 一 電壓。第 一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)相互隔開地 設(shè)置于導(dǎo)體層的表面。電荷存儲結(jié)構(gòu)設(shè)置于導(dǎo)體層上，并位于第一埋設(shè)擴散 區(qū)及第二埋設(shè)擴散區(qū)之間。
根據(jù)本發(fā)明的第二方面，提出一種存儲器的制造方法。首先，提供一介 電層。接著，形成導(dǎo)體層于介電層上。然后，形成柵極及電荷存儲結(jié)構(gòu)。接 著，定義導(dǎo)體層，以形成第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)。然后，形成第 一絕緣材料層于第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)上。接著，形成第二絕緣 材料層于第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)上。然后，形成字線(WordLine) 于第二絕緣材料層及柵極上，以電性連接于柵極。接著，形成阱于導(dǎo)體層的 表面。然后，形成導(dǎo)電栓塞(Plug)，以電性連接于阱，使導(dǎo)體層可電性連接 于至少一電壓。
為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉一優(yōu)選實施例，并配合 所附圖示，作詳細i兌明如下。


圖1繪示依照本發(fā)明一優(yōu)選實施例的存儲器的結(jié)構(gòu)剖面圖。
圖2A ~ 2E繪示依照本發(fā)明一優(yōu)選實施例的存儲器的工藝剖面圖。
圖3繪示依照本發(fā)明一優(yōu)選實施例的存儲器的堆疊結(jié)構(gòu)剖面圖。
附圖標(biāo)記i兌明
10、 20:存儲器
12、 42:多晶硅層
13、 43:隧穿介電層 13b:第二氮化物層
11、 30、 50:介電層 12a、 42a:阱 13a:第二氧化物層 13c:第三氧化物層
14、 44:電荷存4諸層 16、 17a、 36:導(dǎo)電栓塞 18:控制元件 23:介電材料層 23b:第二氮化物材料層 24:存儲材料層 26:圖案化絕緣層 27a:第二絕緣材料層 42:第二多晶硅層 59:第二電荷存儲結(jié)構(gòu) BD2:第二埋設(shè)擴散區(qū) BD4:第四埋設(shè)擴散區(qū) Gl:柵極材料層 M:存4諸單元
15、 45:阻擋層 17:硅基板
19、 59:電荷存J諸結(jié)構(gòu)
23a:第二氧化物材料層
23c:第三氧化物材料層
25:阻擋材料層
27:第一絕緣材料層
28、 38:字線
57:第三絕緣材料層
BD第一埋設(shè)擴散區(qū)
BD3:第三埋設(shè)擴散區(qū)
G:柵極
G2:第二柵極
具體實施例方式
請參照圖1,其繪示依照本發(fā)明一優(yōu)選實施例的存儲器的結(jié)構(gòu)剖面圖。 如圖l所示，存儲器IO至少包括介電層11、多晶硅(Polysilicon)層12、第一 埋設(shè)擴散區(qū)(buried diffiision)BDl 、第二埋設(shè)擴散區(qū)BD2、隧穿介電(Tunnelirtg Dielectric)層13、電荷存儲結(jié)構(gòu)(Charge Storage Structure) 19 、柵極(Gate)G以 及字線28。多晶硅層12為導(dǎo)體層并設(shè)置于介電層11上，并可電性連接于至 少一電壓。第一埋設(shè)擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2相互隔開地設(shè)置于 多晶硅層12的表面。電荷存儲結(jié)構(gòu)19設(shè)置于多晶硅層12上，并位于第一 埋設(shè)擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2之間。柵極G設(shè)置于電荷存儲結(jié)構(gòu) 19上，字線28設(shè)置于柵極G上并與柵極G耦接。其中，埋設(shè)擴散區(qū)BD1、 埋設(shè)擴散區(qū)BD2、電荷存儲結(jié)構(gòu)19及柵極G形成一存儲單元(Memory Cell)M，并以介電層30覆蓋。
在本實施例中，存儲器10還包括導(dǎo)電栓塞(Plug)16及導(dǎo)電栓塞17a,分 別電性連接于多晶硅層12及硅基板17,用以供多晶硅層12及硅基板17電 性連接于至少一電壓。此外，存儲器10還包括阱(Well) 12a,設(shè)置于多晶 硅層12的表面，用以供多晶硅層12電性連接于導(dǎo)電栓塞16。另外，介電層
11及介電層30包括層間介電(InterLayer Dielectric, ILD)層或金屬間介電 (InterMetallic Dielectric, IMD)層。此外，本實施例中電荷存儲結(jié)構(gòu)19包括 隧穿介電層13、電荷存儲層14及阻擋層15。隧穿介電層13設(shè)置于多晶硅 層12上，電荷存儲層14設(shè)置于隧穿介電層13上，阻擋層15設(shè)置于電荷存 儲層14上。
再者，電荷存儲層14包括第一氮化物層，具有高補陷效率(High Trapping Rate),或者可以用氧化鋁層或其他高介電系數(shù)的材料取代。又，阻擋層15 包括第一氧化物層，或為氧化鋁層。需要注意的是，隧穿介電層13可只包 括第二氧化層，則隧穿介電層13、電荷存儲層14及阻擋層15形成具有 SONOS結(jié)構(gòu)的存儲器。SONOS結(jié)構(gòu)的存儲器可以熱載流子電子(Hot Carrier Electron , HCE)注入法進行程序化，并以負富爾諾罕(negative Fowler-Nordheim， -FN)隧穿法或帶對帶熱空穴(Band to Band Hot Hole, BBHH)注入法進行抹除；或是以BBHH進行程序化，而以正富爾諾罕 (positive Fowler-Nordheim， +FN)隧穿法進行抹除?；蛘呤?，隧穿介電層 13可包括第一介電層、第二介電層及第三介電層，例如分別為圖1的第三氧 化物層13c、第二氮化物層13b及第二氧化物層13a。第一介電層的厚度可 以小于20埃(angstroms,A)、位于5A-20A之間或是小于15A;第二介電層的 厚度可以小于20A或位于10A-20A之間；第三介電層的厚度可以小于35A 或位于15A-35A之間或是小于25A。其中，第三氧化物層13c設(shè)置于多晶硅 層12上，第二氮化物層13b設(shè)置于第三氧化物層13c上，第二氧化物層13a 設(shè)置于第二氮化物層13b上。其中，第二氧化物層13a、第二氮化物層13b 及第三氧化物層13c提供調(diào)制隧穿阻擋(Modulated Tunneling Barrier)。因此， 隧穿介電層13、電荷存儲層14及阻擋層15形成ONONO堆疊結(jié)構(gòu)，而成 為具有BE-SONOS結(jié)構(gòu)的存儲器。BE-SONOS結(jié)構(gòu)的存儲器可以HCE進行 程序化，而以BBHH或-FN進行抹除；或是以BBHH進行程序化，而以+FN 進行抹除。或者是，第二氮化物層13b可以用硅層取代，因此柵極G、阻擋 層15、電荷存儲層14、 OSO層的隧穿介電層及多晶硅層12形成具有 SONOSOS的結(jié)構(gòu)的存儲器。SONOSOS結(jié)構(gòu)的存儲器可以HCE進行程序化， 并以BBHH或-FN進行抹除；或是以BBHH進行程序化，并以+FN進行抹 除。
此外，本發(fā)明的技術(shù)不限于此。電荷存儲結(jié)構(gòu)也可以將阻擋層設(shè)置于多
8 晶硅層上，并將電荷存儲層設(shè)置于阻擋層上，而形成從4冊極注入電子或空穴 至電荷存儲層的存儲器結(jié)構(gòu)。其中，當(dāng)柵極為多晶硅，電荷存儲層為氮化物， 且柵極與電荷存儲層之間不包括隧穿介電層，則形成具有
SNOS(silicon-nitride-oxide-silicon)結(jié)構(gòu)的存儲器。SNOS結(jié)構(gòu)的存儲器可以 HCE從柵極注入載流子以進行程序化，并以+FN進行抹除；或者是以BBHH 進行程序化，并以-FN進行抹除?；蛘呤?，當(dāng)柵極為氮化鉭，電荷存儲層為 氮化物，且柵極與電荷存儲層之間包括氧化鋁層作為隧穿介電層，則形成具 有TANOS結(jié)構(gòu)的存儲器。TANOS結(jié)構(gòu)的存儲器可以HCE進行程序化，并 以BBHH或-FN進行抹除；或是以BBHH進行程序化，并以+FN進行抹除。 或者是，當(dāng)柵極為多晶硅，電荷存儲層為氮化物，且柵極與電荷存儲層之間 包括一 ONO層作為隧穿介電層，則形成頂BE-SONOS(TopBE-SONOS)的堆 疊結(jié)構(gòu)。Top BE-SONOS結(jié)構(gòu)的存儲器可以HCE進行程序化，并以+FN進 行抹除；或是以BBHH進行程序化，并以-FN進行抹除。或者是，當(dāng)柵極為 多晶硅，電荷存儲層為氮化物，且柵極與電荷存儲層之間包括OSO層作為 隧穿介電層，則形成具有SOSONOS結(jié)構(gòu)的存儲器。SOSONOS結(jié)構(gòu)的存儲 器可以HCE進行程序化，并以+FN進行抹除；或是以BBHH進行程序化， 并以-FN進行抹除?；蛘呤牵?dāng)柵極為多晶硅，電荷存儲層為氮化物，且柵 極與電荷存儲層之間包括較薄的氧化物層作為隧穿介電層，則形成從柵極注 入電子或空穴的SONOS結(jié)構(gòu)的存儲器，其程序化與抹除方法與從溝道注入 電子或空穴的SONOS結(jié)構(gòu)的存儲器相同。同樣地，上述所有實施例的阻擋 層可以為氧化鋁層或氧化硅層，電荷存儲層可以為氮化硅層或氧化鋁層。同 樣的，柵極與電荷存儲層之間的隧穿介電層也可以包括第一介電層、第二介 電層及第三介電層。第三介電層設(shè)置于電荷存儲層上，第二介電層設(shè)置于第 三介電層上，而第一介電層設(shè)置于第二介電層上。第一介電層、第二介電層 及第三介電層的堆疊結(jié)構(gòu)可以采用0N0層或OSO層。第一介電層的厚度可 以小于20A、位于5A-20A之間或小于15A;第二介電層的厚度可以小于20A 或位于10A-20A之間；第三介電層的厚度可以小于35A或位于15A-35A之 間。
上述的多晶硅層14及阱12a為第一摻雜型，第一埋設(shè)擴散區(qū)BD1及第 二埋設(shè)擴散區(qū)BD2為第二摻雜型。例如，多晶硅層可以為P型，第一埋設(shè) 擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2為N+型，阱12a可以是P型阱(P-Wdl)。
或者是，多晶硅層可以為N型，第一埋設(shè)擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2 可以為P+型，阱12a可以是N型阱(N-Wdl)。此外，存儲器10還包括一控 制元件18及一硅基板17,控制元件18設(shè)置于硅基板17及介電層11之間。 其中，硅基板17為外延硅(Epi)，而控制元件18包括互補式金屬氧化物半導(dǎo) 體(Complementary Metal Oxide Semiconductor, CMOS)元4?；騒/Y編石馬器 (Decoder)。所以，本實施例的存儲單元M形成于硅基板17的上方，并非直 接形成于硅基板17上。
基于本實施例的多晶硅層12可通過導(dǎo)電栓塞16電性連接于至少一電 壓，因此可將多余的電荷載流子通過導(dǎo)電栓塞16排出，使多晶硅層12可以 維持穩(wěn)定的電位，在多晶硅層12及柵極G之間維持足夠的電壓差以進行存 儲器的程序化或抹除。本實施例的存儲器10可以采用熱載流子電子(Hot Carrier Electron, HCE)注入法或溝道熱電子引發(fā)二次熱電子(Channel Hot electron Induced Secondary ELectron, CHISEL)注入法等具有區(qū)域性存儲特性 (Localized trapping)的程序化方法進行存儲單元M的程序化動作，因此可以 實現(xiàn)存儲雙位(dualbit)的存儲單元。此外，本實施例的存儲器IO可以采用空 穴隧穿抹除(Hole Tunneling Erase )法、負富爾諾罕(negative Fowler-Nordheim, -FN)隧穿法或帶對帶熱空穴(Band to Band Hot Hole, BBHH)注入法進行存儲單元M的抹除動作。其中，柵極G被施加-15伏特 的電壓(Vg)。另外，當(dāng)本實施例的存儲器10存儲雙位時，可以采用反向讀 出(Reverse Read)法進行存儲單元M的讀取動作。再者，本實施例的存儲器 10可以采用虛接地陣列(Virtual Ground Array)的設(shè)計，且形成非易失性氮化 物存儲器(Nonvolatile Nitride Memory)。又，本實施例的存4諸器10可以為NOR 型快閃存儲器，且存儲單元M可以為SONOS型存儲單元。
至于本實施例的存儲器的制造方法將

如后，但本實施例的技術(shù) 并不局限在此。
請參照圖2A 2E，其繪示依照本發(fā)明一優(yōu)選實施例的存儲器的工藝剖 面圖。首先，如圖2A所示，提供介電層11。接著，形成多晶硅層12于介 電層ll上，多晶硅層12的厚度約為600A 3000A。然后，形成電荷存儲材 料層39于多晶硅層12上，本實施例中依序形成介電材料層23、存儲材料層 24及阻擋材料層25。接著，依序形成柵極材料層G1及圖案化絕緣層26于 電荷存儲材料層39上，也就是形成于阻擋材料層25上。其中，介電層11包括層間介電層或金屬間介電層。此外，阻擋材料層25及存儲材料層24依 序為第一氧化物材料層及第一氮化物材料層。另外，介電材料層23可以為 第二氧化物材料層?；蛘呤?，介電材料層23可以包括第二氧化物材料層23a、 第二氮化物材料層23b及第三氧化物材料層23c，第二氮化物材料層23b形 成于第二氧化物材料層23a及第三氧化物材料層23c之間，而形成 BE-SONOS結(jié)構(gòu)。再者，柵極材料層G1可以是另一多晶^^層。在本實施例 中，本方法在提供介電層11的步驟中還包括以下子步驟首先，提供硅基 板17。接著，形成控制元件18于硅基板17上。然后，形成介電層11于硅 基板17上，以覆蓋控制元件18。其中，硅基板17為外延硅，而控制元件 18包括互補式金屬氧化物半導(dǎo)體元件或X/Y編碼器。
接著，如圖2B所示，依序去除部分的柵極材料層G1、阻擋材料層25、 存儲材料層24及介電材料層23,以分別形成柵極G、阻擋層15、電荷存儲 層14及隧穿介電層13以形成電荷存儲結(jié)構(gòu)19。然后，定義多晶硅層12, 以形成第一埋設(shè)擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2，即形成兩條位線(Bit Lines)。其中，上述的隧穿介電層13可只包括第二氧化層；或者是包括第二 氧化層13a、第二氮化物層13b及第三氧化物層13c,第二氮化物層13b形 成于第二氧化物層13a及第三氧化物層13c之間。此外，第一埋設(shè)擴散區(qū) BD1、第二埋設(shè)擴散區(qū)BD2、隧穿介電層13、電荷存儲層14、阻擋層15及 柵極G形成存儲單元M。另外，定義埋設(shè)擴散區(qū)于多晶硅層12內(nèi)的步驟以 離子注入法完成。
然后，如圖2C所示，形成第一絕緣材料層27于部分的圖案化絕緣層 26、第一埋設(shè)擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2上。其中，先以高密度等 離子體(High Density Plasma, HDP)沉積法形成一整層的絕緣材料層，再以回 蝕(EtchBack)法，例如使用氫氟酸(HF)削薄上述的整層的絕緣材料層，因此 形成第一絕緣材料層27。此外，第一絕緣材料層27在部分的圖案化絕緣層 26上形成三角形剖面結(jié)構(gòu)。
接著，如圖2D所示，去除圖案化絕緣層26,以形成第二絕緣材料層27a 于第一埋設(shè)擴散區(qū)BD1及第二埋設(shè)擴散區(qū)BD2上。然后，形成字線28于第 二絕緣材料層27a及柵極G上，以電性連接于柵極G。其中，圖案化絕緣層 26包括氮化硅層。此外，去除圖案化絕緣層26的步驟以磷酸(Phosphoric Acid, H3P04)浸泡法完成。
之后，如圖2E所示，形成阱12a于多晶硅層12的表面。最后，形成介 電層30以覆蓋存儲單元M,并形成導(dǎo)電栓塞16，以電性連接于阱12a,使 多晶硅層12可電性連接于至少一電壓。同樣的，介電層30可以是層間介電 層或金屬間介電層。另外，亦可形成導(dǎo)電栓塞17a，以電性連接于硅基板17。 因此，存儲器IO終告完成。
但本發(fā)明的實施例不限于此，如圖3所示，其繪示本發(fā)明一優(yōu)選實施例 的存儲器的堆疊結(jié)構(gòu)剖面圖。介電層30覆蓋字線28、電荷存儲結(jié)構(gòu)19及多 晶硅層12后，介電層30上可以再形成第二多晶硅層42作為第二導(dǎo)體層， 并依上述步驟形成第二電荷存儲結(jié)構(gòu)59于第二多晶硅層42上，并形成第三 埋設(shè)擴散區(qū)BD3及第四埋設(shè)擴散區(qū)BD4相互隔開地設(shè)置于第二多晶硅層42 的表面，并位于第二電荷存儲結(jié)構(gòu)59的兩側(cè)，第三絕緣材料層57設(shè)置于埋 設(shè)擴散區(qū)上。第二柵極G2設(shè)置于第二電荷存儲結(jié)構(gòu)59上，并以字線38電 性連接第二柵極G2，上面再覆蓋介電層50,并形成導(dǎo)電栓塞36連接第二多 晶硅層42的阱42a以施加外接電壓，形成具有堆疊的存儲單元的存儲器20。 同樣的，本實施例中電荷存儲結(jié)構(gòu)59中亦包括隧穿介電層43、電荷存儲層 44及阻擋層45。依此方式反復(fù)進行，即可形成多層堆疊的三維存儲器結(jié)構(gòu)， 同時每一存儲單元可以存儲雙位，大大增強存儲器的存儲密度。
此外，上述實施例的存儲器形成步驟中隧穿介電層13亦可為氧化物層 而成為具有SONOS結(jié)構(gòu)的存儲器；或是隧穿介電層13為OSO層而為具有 SONOSOS結(jié)構(gòu)的存儲器。而若是柵極為氮化鉭，阻擋層為氧化鋁且電荷存 儲層為氮化物，則可形成TANOS結(jié)構(gòu)的存儲器。
或者是，上述實施例的存儲器形成步驟中依序形成阻擋材料層及存儲材 料層，因此所形成的電荷存儲結(jié)構(gòu)從柵極端注入電子或空穴。此時若存儲材 料層為氮化物而柵極為多晶硅，則形成具有SNOS結(jié)構(gòu)的存儲器。若是存儲 材料層上還包括介電材料層，則所形成的電荷存儲結(jié)構(gòu)還包括介于柵極與電 荷存儲層之間的隧穿介電層。若隧穿介電層為氧化物層，則形成柵極注入電 子或空穴的SONOS結(jié)構(gòu)存儲器；若是隧穿介電層為ONO層，則形成Top BE-SONOS結(jié)構(gòu)的存儲器；若是隧穿介電層為OSO層，則形成具有 SOSONOS結(jié)構(gòu)的存儲器。 ，
本發(fā)明上述實施例所披露的存儲器及其制造方法，其介電層上多晶硅層 電性連接至少一電壓的設(shè)計，可以使存儲單元形成于多晶硅層上。如此一來，
本實施例的存儲器不僅可以采用溝道熱電子注入法或溝道熱電子引發(fā)二次 熱電子注入法進行多晶硅層上的存儲單元的程序化動作，更可采用空穴隧穿 抹除法、負富爾諾罕隧穿法或帶對帶熱空穴進行存儲單元的抹除動作。因此， 本實施例的存儲器可以依照多組介電層、多晶硅層及多晶硅層電性連接于至 少一電壓的搭配設(shè)計，而依序往上堆疊多層存儲單元。所以，本實施例的存 儲器可以增加存儲密度及容量，大大地提升存儲器的實用性。
綜上所述，雖然本發(fā)明已以一優(yōu)選實施例披露如上，然其并非用以限定 本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范 圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當(dāng)視所附的權(quán)利 要求所界定者為準(zhǔn)。
權(quán)利要求
1. 一種存儲器，包括:介電層；導(dǎo)體層，設(shè)置于該介電層上，該導(dǎo)體層可電性連接于一電壓；第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)，相互隔開地設(shè)置于該導(dǎo)體層的表面；以及電荷存儲結(jié)構(gòu)，設(shè)置于該導(dǎo)體層上，并位于該第一埋設(shè)擴散區(qū)及該第二埋設(shè)擴散區(qū)之間。
2. 如權(quán)利要求1所述的存儲器，還包括導(dǎo)電栓塞，電性連接于該導(dǎo)體層， 用以供該導(dǎo)體層電性連接于該電壓。
3. 如權(quán)利要求2所述的存儲器，還包括阱，設(shè)置于該導(dǎo)體層的表面，用 以供該導(dǎo)體層電性連接于該導(dǎo)電栓塞。
4. 如權(quán)利要求1所述的存儲器，其中該電荷存儲結(jié)構(gòu)包括電荷存儲層， 設(shè)置于該導(dǎo)體層與柵極之間。
5. 如權(quán)利要求4所述的存儲器，其中該電荷存儲結(jié)構(gòu)還包括隧穿介電層， 鄰接于該電荷存儲層設(shè)置。
6. 如權(quán)利要求5所述的存儲器，其中該隧穿介電層包括第三介電層、第 二介電層及第一介電層，該第一介電層設(shè)置于該導(dǎo)體層上，該第二介電層設(shè) 置于該第一介電層上，該第三介電層設(shè)置于該第二介電層上。
7. 如權(quán)利要求6所述的存儲器，其中該第一介電層滿足下列條件之一 厚度小于等于20埃；或者厚度范圍位于5埃-20埃之間；或者厚度小于等于 15埃。
8. 如權(quán)利要求6所述的存儲器，其中該第二介電層滿足下列條件之一 厚度小于等于20埃；或者厚度范圍位于10埃-20埃之間。
9. 如權(quán)利要求6所述的存儲器，其中該第三介電層滿足下列條件之一 厚度小于等于35埃；或者厚度范圍位于15埃-35埃之間；或者厚度小于等 于25埃。
10. 如權(quán)利要求5所述的存儲器，其中該隧穿介電層為氧化物-氮化物-氧化物層，或者氧化物-硅-氧化物層，或者氧化物層。
11. 如權(quán)利要求4所述的存儲器，其中該電荷存儲層沐氮化硅層或氧化 4呂層。
12. 如權(quán)利要求4所述的存儲器，其中該電荷存儲結(jié)構(gòu)還包括阻擋層， 設(shè)置于該柵極與該電荷存儲層之間，該阻擋層為氧化鋁層或氧化硅層。
13. 如權(quán)利要求4所述的存儲器，其中該柵極的材料為氮化鉭或多晶硅。
14. 如權(quán)利要求4所述的存儲器，還包括 第二介電層，覆蓋該柵極、該電荷存儲結(jié)構(gòu)及該導(dǎo)體層； 第二導(dǎo)體層，設(shè)置于該第二介電層上，該第二導(dǎo)體層可電性連接于第二電壓；第三埋設(shè)擴散區(qū)及第四埋設(shè)擴散區(qū)，相互隔開地設(shè)置于該第二導(dǎo)體層的表面；第二電荷存儲結(jié)構(gòu)，設(shè)置于該第二導(dǎo)體層上，并位于該第三埋設(shè)擴散區(qū) 及該第四埋設(shè)擴散區(qū)之間。
15. 如權(quán)利要求l所述的存儲器，還包括控制元件及硅基板，該控制元 件設(shè)置于該硅基板及該介電層之間。
16. 如權(quán)利要求15所述的存儲器，其中該控制元件包括互補式金屬氧化 物半導(dǎo)體元件或X/Y編碼器。
17. —種存儲器的制造方法，包括 提供介電層；形成導(dǎo)體層于該介電層上； 形成柵極及電荷存儲結(jié)構(gòu)；定義該導(dǎo)體層，以形成第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)； 形成第 一絕緣材料層于該第 一埋設(shè)擴散區(qū)及該第二埋設(shè)擴散區(qū)上； 形成第二絕緣材料層于該第 一埋設(shè)擴散區(qū)及該第二埋設(shè)擴散區(qū)上； 形成字線于該第二絕緣材料層及該柵極上，以電性連接于該柵極； 形成阱于該導(dǎo)體層的表面；以及形成導(dǎo)電栓塞，以電性連接于該阱，使該導(dǎo)體層可電性連接于至少一電壓。
18. 如權(quán)利要求17所述的存儲器的制造方法，其中在形成該導(dǎo)體層的步 驟后，包括形成電荷存儲材料層于該導(dǎo)體層上；依序形成柵極材料層及圖案化絕緣層于該電荷存儲材料層上；以及 依序去除部分的該4冊極材料層及該電荷存4渚材料層，以分別形成該柵極 及該電荷存儲結(jié)構(gòu)。
19. 如權(quán)利要求17所述的存儲器的制造方法，其中提供該介電層的步驟包括提供硅基板；形成控制元件于該硅基板上；以及 形成該介電層于該硅基板上，以覆蓋該控制元件。
20. 如權(quán)利要求19所述的存儲器的制造方法，其中該控制元件包括一互 補式金屬氧化物半導(dǎo)體元件或X/Y編碼器。21如權(quán)利要求17所述的存儲器的制造方法，其中形成該電荷存儲結(jié)構(gòu) 的步驟包括下列步驟之一 (1 )形成阻擋材料層及存儲材料層；以及去除部分的該阻擋材料層及該存 儲材料層，以形成阻擋層及電荷存儲層；(2) 形成介電材料層；以及去除部分的該介電材料層，以形成隧穿介電層；(3) 形成介電材料層、存儲材料層及阻擋材料層；以及去除部分的該介電 材料層、該存儲材料層及該阻擋材料層，以形成隧穿介電層、電荷存儲層及 阻擋層。
全文摘要
本發(fā)明公開了一種存儲器及其制造方法。該存儲器包括介電層、導(dǎo)體層、第一埋設(shè)擴散區(qū)、第二埋設(shè)擴散區(qū)以及電荷存儲結(jié)構(gòu)。導(dǎo)體層設(shè)置于介電層上，并可電性連接于至少一電壓。第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)相互隔開地設(shè)置于導(dǎo)體層的表面。電荷存儲結(jié)構(gòu)設(shè)置于導(dǎo)體層上，并位于第一埋設(shè)擴散區(qū)及第二埋設(shè)擴散區(qū)之間。本實施例的存儲器可以增加存儲密度及容量，大大地提升存儲器的實用性。
文檔編號H01L27/115GK101378065SQ20081000264
公開日2009年3月4日 申請日期2008年1月14日 優(yōu)先權(quán)日2007年8月29日
發(fā)明者呂函庭, 謝光宇, 賴二琨 申請人:旺宏電子股份有限公司