專(zhuān)利名稱(chēng)：功率ic器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有P溝道型溝槽功率MOS (Metal Oxide Semiconductor: 金屬氧化物半導(dǎo)體)晶體管和表層溝道MOS (Metal Oxide Semiconductor:金 屬氧化物半導(dǎo)體)晶體管的功率IC (Integrated Circuit:集成電路)器件。
詳細(xì)來(lái)說(shuō)，本發(fā)明涉及一種功率IC器件及其制造方法，該功率IC器件是由
在同一芯片內(nèi)形成有P溝道型溝槽功率MOS (Metal Oxide Semiconductor)晶體
管和用于控制該P(yáng)溝道型溝槽功率MOS的表層溝道MOS (Metal Oxide
Semiconductor)晶體管的器件。該P(yáng)溝道型溝槽功率MOS (Metal Oxide
Semiconductor)晶體管主要用于高電壓、大電流的開(kāi)關(guān)以用于電源供給、電源
切換，或用于繼電器的負(fù)載切換等。
在此，"表層溝道MOS晶體管"是指，溝道電流的流動(dòng)方向與芯片表面平
行的MOS晶體管。
背景技術(shù)：
為了控制和管理電源，用于處理大電流和高電壓的功率MOS (Metal Oxide Semiconductor)晶體管及其控制電路被集成化，功率IC (Integrated Circuit:半 導(dǎo)體集成電路)器件也隨之取得了進(jìn)步。
上述功率IC器件在其特性上要求制造成本低、導(dǎo)通電阻低和處理速度快。 功率IC器件在被用于高驅(qū)動(dòng)電路時(shí)，僅容許在導(dǎo)通時(shí)出現(xiàn)極小的壓降，因此， 為實(shí)現(xiàn)極小的壓降，則需要上述導(dǎo)通電阻較低。
對(duì)此，如圖10所述，在專(zhuān)利文獻(xiàn)l中揭示了一種由DMOS (Double Diffused Metal Oxide Semiconductor:雙重?cái)U(kuò)散MOS)晶體管和表層溝道MOS晶體管所 集成得到的功率IC器件的結(jié)構(gòu)，其中，DMOS晶體管為功率MOS晶體管，表層 溝道MOS晶體管被利用為該DMOS晶體管的控制電路。該表層溝道MOS晶體管 通過(guò)MOS晶體管的通用制造技術(shù)形成。S卩，該表層溝道MOS晶體管的結(jié)構(gòu)為在芯片的表層依次沉積阱、源極、漏極、柵極絕緣膜以及柵極。
在此，為滿足上述特性要求之一的低制造成本，需利用P溝道型功率MOS
晶體管來(lái)作為功率IC器件中的功率MOS晶體管。其原因在于，N溝道型功率 MOS晶體管在接通時(shí)需有過(guò)載驅(qū)動(dòng)電路(柵極升壓電路)，該過(guò)載驅(qū)動(dòng)電路用 于提供高于電源電壓的柵極電壓，而P溝道型功率MOS晶體管不需要柵極升壓 電路。
專(zhuān)利文獻(xiàn)l:美國(guó)專(zhuān)利第4795716號(hào)說(shuō)明書(shū)(1989年1月3日專(zhuān)利) 專(zhuān)利文獻(xiàn)2:日本國(guó)專(zhuān)利申請(qǐng)公開(kāi)特開(kāi)2004—356114號(hào)公報(bào)，
公開(kāi)日2004 年12月16日)
專(zhuān)利文獻(xiàn)3:日本國(guó)專(zhuān)利申請(qǐng)公開(kāi)特開(kāi)2004-200672號(hào)公報(bào)，
公開(kāi)日2004 年7月15日)
非專(zhuān)利文獻(xiàn)l:佐藤等(K.Sato et al.)，"氫氧化鉀蝕刻后的單晶硅表面 的粗糙度"("Roughening of single-crystal silicon surface etched by KOH water solution")，"傳感器和驅(qū)動(dòng)器A，物理"(Sensors and Actuators, A PHYSICAL)，英國(guó)、美國(guó)，"愛(ài)思維爾"(ELSEVIER) ， 1999年，第73巻， p.122-130

發(fā)明內(nèi)容
然而，根據(jù)現(xiàn)有技術(shù)的功率IC器件及其制造方法，雖然通過(guò)使用P溝道型 功率MOS晶體管可以實(shí)現(xiàn)低制造成本，但無(wú)法實(shí)現(xiàn)其它所要求的特性即低導(dǎo)通 電阻；且還存在表層溝道MOS晶體管部分處理速度較慢的問(wèn)題。
利用P溝道型功率MOS晶體管無(wú)法得到低導(dǎo)通電阻的原因如下所述。
艮P，市場(chǎng)上現(xiàn)在流通的是具有以硅(100)結(jié)晶面為表面的硅晶圓。使用 該硅晶圓形成P溝道型功率MOS晶體管時(shí)，其溝道電流的方向一般為硅<100> 結(jié)晶方向。在P溝道型功率MOS晶體管中，若溝道電流沿著硅<100>結(jié)晶方向流 動(dòng)時(shí)，則無(wú)法得到較高的遷移率，因此，導(dǎo)通電阻較高。
此現(xiàn)象在作為P溝道型功率MOS晶體管的、P溝道型溝槽功率MOS晶體管中 也同樣存在。
艮卩，在對(duì)具有以硅(100)結(jié)晶面為表面的硅晶圓進(jìn)行垂直穿孔所形成的 溝槽功率MOS晶體管中，溝道電流從硅晶圓上層部分的源極流向硅晶圓下層部分的漏極。與上述同樣，該流動(dòng)方向?yàn)楣璧?lt;100>結(jié)晶方向，因此無(wú)法得到較 高的遷移率，導(dǎo)通電阻也較高。
另一方面，功率IC器件的表層溝道MOS晶體管部分的處理速度低下在于下
述原因。
艮口，由于表層溝道MOS晶體管是通過(guò)制造上述MOS晶體管的通用技術(shù)形成 的，所以，當(dāng)表層溝道MOS晶體管形成于上述硅晶圓的(100)結(jié)晶面上時(shí)，P 型表層溝道MOS晶體管的反型溝道電流一般沿著硅〈100〉結(jié)晶方向流動(dòng)，因此P 溝區(qū)的空穴遷移率會(huì)降低，從而導(dǎo)致處理速度低下。
當(dāng)以處理速度較低的表層溝道MOS晶體管來(lái)構(gòu)成邏輯電路等時(shí)，整個(gè)功率 IC器件的速度會(huì)降低。
對(duì)于該問(wèn)題，在專(zhuān)利文獻(xiàn)2和專(zhuān)利文獻(xiàn)3中，揭示了一種用于提高單體的 MOS晶體管的遷移率的方法。然而，在一個(gè)芯片上集成有不同功能的MOS晶體 管時(shí)，該方法卻無(wú)法同時(shí)提高各MOS晶體管的遷移率。也就是說(shuō)，當(dāng)一芯片上 集成有功率MOS晶體管和表層溝道MOS晶體管時(shí)，無(wú)法同時(shí)提高功率MOS晶體 管和表層溝道MOS晶體管的遷移率。
本發(fā)明是鑒于上述問(wèn)題而開(kāi)發(fā)的，目的在于提供一種其功率MOS晶體管的 導(dǎo)通電阻較低且表層溝道MOS晶體管的處理速度較快的、功率IC器件及其制造 方法。
為解決上述課題，本發(fā)明的功率IC器件的表層溝道MOS晶體管和P溝道型 溝槽功率MOS晶體管形成于同一個(gè)芯片，該功率IC器件的特征在于，上述芯片 表面的面方位為偏離硅(110)結(jié)晶面-8°以上+8°以下的面方位；上述P溝道 型溝槽功率MOS晶體管具有溝槽，通過(guò)在上述芯片的表面進(jìn)行垂直穿孔形成， 使得該溝槽的橫壁的至少一個(gè)面的面方位為偏離硅(110)結(jié)晶面-8°以上+8 °以下的面方位；柵區(qū)，形成于上述溝槽內(nèi)；溝槽功率MOS晶體管反型溝區(qū)， 形成于上述溝槽的橫壁部分；源區(qū)，形成于上述溝槽功率MOS晶體管反型溝區(qū) 之上層的芯片表面層，并借助于柵極絕緣膜實(shí)現(xiàn)與上述柵區(qū)之間的絕緣；以及 漏區(qū)，形成于上述溝槽功率MOS晶體管反型溝區(qū)之下層的芯片背面層，電流從 上述源區(qū)經(jīng)上述溝槽功率MOS晶體管反型溝區(qū)沿著偏離硅〈110〉結(jié)晶方向-8。 以上+8°以下的方向流入上述漏區(qū)；上述表層溝道MOS晶體管形成有表層溝道
9MOS晶體管反型溝區(qū)，其中，反型溝道電流沿著與上述芯片的表面平行的方向 流經(jīng)上述芯片的表面部分。
另外，為解決上述課題，本發(fā)明的功率IC器件制造方法為功率IC器件的制 造方法，其中，在該功率IC器件中表層溝道MOS晶體管和P溝道型溝槽功率MOS 晶體管形成于同一個(gè)芯片，該功率IC器件制造方法的特征在于，使用硅晶圓， 其中，該硅晶圓表面的面方位為偏離硅(110)結(jié)晶面-8°以上+8°以下的面方 位；上述P溝道型溝槽功率MOS晶體管的制造工序包括在上述硅晶圓的表面 進(jìn)行垂直穿孔形成溝槽，使得該溝槽的橫壁的至少一個(gè)面的面方位為偏離硅 (110)結(jié)晶面-8°以上+8°以下的面方位；在上述溝槽內(nèi)形成柵區(qū)；在上述溝 槽的橫壁部分形成溝槽功率MOS晶體管反型溝區(qū)；在上述溝槽功率MOS晶體管
反型溝區(qū)之上層的硅晶圓表面層形成源區(qū)，使得該源區(qū)借助于柵極絕緣膜實(shí)現(xiàn)
與上述柵區(qū)之間的絕緣；以及在上述溝槽功率MOS晶體管反型溝區(qū)之下層的硅 晶圓背面層形成漏區(qū)，使得電流從上述源區(qū)經(jīng)上述溝槽功率MOS晶體管反型溝 區(qū)沿著偏離硅<110>結(jié)晶方向-8°以上+8°以下的方向流入上述漏區(qū)；上述表 層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型溝區(qū)的步
驟，使得反型溝道電流的方向與上述硅晶圓的表面平行。
在此，"硅(110)結(jié)晶面"是指，與z軸平行且與x軸在l相交、與y軸在l 相交的面。其中，在硅(110)結(jié)晶面中，包含與上述面等效的面。另外，在 以后所述的"硅(100)結(jié)晶面"是指，與硅結(jié)晶軸(x軸、y軸、z軸)有關(guān)， 同時(shí)平行于x軸和y軸的面，以及與該面等效的面(同時(shí)平行于y軸和z軸的面、 同時(shí)平行于z軸和x軸的面)。
另外，"硅<110>結(jié)晶方向"是指，上述硅(110)結(jié)晶面以及與該硅(110) 結(jié)晶面等效的面的法線方向。"硅<100>結(jié)晶方向"是指，上述硅(100)結(jié)晶 面以及與該硅(100)結(jié)晶面等效的面的法線方向。圖2 (a)和圖2 (b)表示結(jié) 晶面和結(jié)晶方向之間的關(guān)系。
另外，"偏離硅(110)結(jié)晶面-8°以上+8°以下的面"是指面的法線和 硅(110)結(jié)晶面的法線之間的夾角為小于等于8。的面。
另外，"偏離硅<110>結(jié)晶方向-8°以上+8°以下的方向"是指與硅<110> 結(jié)晶方向之間的夾角為小于等于8。的方向。
10根據(jù)上述發(fā)明，P溝道型溝槽功率M0S晶體管的反型溝區(qū)的電流在硅^10
結(jié)晶方向的士8。范圍內(nèi)流動(dòng)，所以，功率MOS晶體管部分的導(dǎo)通電阻較低。 具體而言，在本發(fā)明的功率IC器件中，P溝道型溝槽功率MOS晶體管的反
型溝區(qū)被設(shè)置于溝槽的橫壁部分(縱型反型溝區(qū))。源區(qū)和漏區(qū)分別形成于硅
晶圓的上層部和下層部，且?jiàn)A持上述溝槽功率MOS晶體管的反型溝區(qū)。因此，
在反型溝區(qū)所誘起的電流是沿硅晶圓的厚度方向流動(dòng)。
在此，本發(fā)明的P溝道型溝槽功率MOS晶體管形成于硅晶圓上，該硅晶圓
的表面為硅(110)結(jié)晶面的土8。范圍內(nèi)的面，因此，硅晶圓的厚度方向?yàn)楣?br> <110>結(jié)晶方向的±8°范圍內(nèi)的方向。
因此，反型溝區(qū)的電流方向在硅<110>結(jié)晶方向的±8°范圍內(nèi)。 如圖3所示，與硅<100>結(jié)晶方向相比，在硅<110〉結(jié)晶方向上的遷移率較高。
因此，能降低P溝道型溝槽功率MOS晶體管的導(dǎo)通電阻。具體而言，能夠 降低30%至40%。
另外，在本發(fā)明中對(duì)于結(jié)晶面和結(jié)晶方向，設(shè)置±8°的范圍的理由如下。
MOS晶體管的遷移率對(duì)反型溝區(qū)的硅表面粗糙度具有很大的依存性，表面 粗糙度越小，其遷移率就越高。
由于MOS晶體管制造工序中的堿性蝕刻，會(huì)造成硅表面粗糙，如非專(zhuān)利文 獻(xiàn)1所示，其粗糙度隨硅結(jié)晶面不同而不同。
具體而言，對(duì)硅(110)結(jié)晶面來(lái)說(shuō)，其粗糙度較小，但隨著面方位偏離 硅(110)結(jié)晶面，粗糙度將變大。
對(duì)此，在本發(fā)明中，為了得到所期望的遷移率，設(shè)定了上述士8。的范圍 作為不發(fā)生較大硅表面粗糙度的范圍。
另一方面，表層溝道MOS晶體管的反型溝道電流流過(guò)上述芯片的表面部 分，且該電流方向與上述芯片的表面平行，所以，能夠設(shè)定反型溝道電流為硅 結(jié)晶方向的任意一方向。即，通過(guò)在上述芯片表面上使表層溝道MOS晶體管的 形成方位進(jìn)行旋轉(zhuǎn)，可使反型溝道電流的流動(dòng)方向設(shè)定在O。至360°中的任意 方位角上。
因此，能夠?qū)崿F(xiàn)適于表層溝道MOS晶體管的、反型溝道電流的方向，從而能得到處理速度較快的表層溝道型MOS晶體管。
由此，能夠?qū)崿F(xiàn)功率MOS晶體管的導(dǎo)通電阻較低且表層溝道MOS晶體管處 理速度較快的、功率IC器件及其制造方法。
另外，為解決上述課題，在本發(fā)明的功率IC器件中，表層溝道MOS晶體管 和P溝道型溝槽功率MOS晶體管形成于同一個(gè)芯片，該功率IC器件的特征在于， 上述芯片的表面為硅(110)結(jié)晶面；上述P溝道型溝槽功率MOS晶體管具有 溝槽，通過(guò)在上述芯片的表面上垂直穿孔形成，使得該溝槽的橫壁的至少一個(gè) 面為硅(110)結(jié)晶面；柵區(qū)，形成于上述溝槽內(nèi)；溝槽功率MOS晶體管反型 溝區(qū)，形成于上述溝槽的橫壁部分；源區(qū)，形成于上述溝槽功率MOS晶體管反 型溝區(qū)之上層的芯片表面層，并借助于柵極絕緣膜實(shí)現(xiàn)與上述柵區(qū)之間的絕 緣；以及漏區(qū)，形成于上述溝槽功率MOS晶體管反型溝區(qū)之下層的芯片背面層， 電流從上述源區(qū)經(jīng)上述溝槽功率M0S晶體管反型溝區(qū)沿著硅〈llO結(jié)晶方向流 入上述漏區(qū)；上述表層溝道MOS晶體管形成有表層溝道MOS晶體管反型溝區(qū)， 其中，反型溝道電流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部 分。
另外，為解決上述課題，本發(fā)明的功率IC器件制造方法為功率IC器件的制 造方法，其中，在該功率IC器件中表層溝道MOS晶體管和P溝道型溝槽功率MOS 晶體管形成于同一個(gè)芯片，該功率IC器件制造方法的特征在于，使用硅晶圓， 其中該硅晶圓的表面為硅(110)結(jié)晶面；上述P溝道型溝槽功率MOS晶體管的 制造工序包括通過(guò)在上述硅晶圓的表面進(jìn)行垂直穿孔來(lái)形成溝槽，使得該溝 槽的橫壁的至少一個(gè)面為硅(110)結(jié)晶面；在上述溝槽內(nèi)形成柵區(qū)；在上述 溝槽的橫壁部分形成溝槽功率MOS晶體管反型溝區(qū)；在上述溝槽功率MOS晶體 管反型溝區(qū)之上層的硅晶圓表面層形成源區(qū)，使得該源區(qū)借助于柵極絕緣膜實(shí) 現(xiàn)與上述柵區(qū)之間的絕緣；以及在上述溝槽功率MOS晶體管反型溝區(qū)之下層的 硅晶圓背面層形成漏區(qū)，使得電流從上述源區(qū)經(jīng)上述溝槽功率MOS晶體管反型 溝區(qū)沿著硅<110>結(jié)晶方向流入上述漏區(qū)；上述表層溝道MOS晶體管的制造工 序包括形成表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向 與上述硅晶圓的表面平行。
根據(jù)上述發(fā)明，用以形成功率IC器件的上述芯片的表面為硅(110)結(jié)晶
12面，所以能進(jìn)一步降低上述功率IC器件的導(dǎo)通電阻。其原因在于，在硅<110> 結(jié)晶方向上的遷移率為最大。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述表層溝道MOS晶體管為P型表
層溝道MOS晶體管；形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電
流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向偏離硅
<110>結(jié)晶方向-8°以上+8°以下。
另外，在本發(fā)明的功率IC器件制造方法中，優(yōu)選上述表層溝道MOS晶體管 為P型表層溝道MOS晶體管；上述表層溝道MOS晶體管的制造工序包括形成 表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓 的表面平行并且偏離硅<110>結(jié)晶方向-8°以上+8°以下。
由此，在P型表層溝道MOS晶體管中，由于反型溝區(qū)的電流在硅<110>結(jié)晶 方向的±8°方向上流動(dòng)，所以P型表層溝道MOS晶體管的遷移率較高，處理速 度較快。
例如，圖5 (a)表示P型表層溝道MOS晶體管(P溝道型MOS晶體管)的漏 極電流(流經(jīng)反型溝區(qū)的電流)強(qiáng)度與硅結(jié)晶方向之間的關(guān)系。如圖5 (a)所 示，較之于硅<100>結(jié)晶方向，漏極電流在硅<110>結(jié)晶方向上較容易流動(dòng)。這 表示，在P型表層溝道MOS晶體管中，通過(guò)使漏極電流在硅<110>結(jié)晶方向上流 動(dòng)，可提高處理速度。
因此，能夠降低P溝道型溝槽功率MOS晶體管的導(dǎo)通電阻，同時(shí)能使表層 溝道MOS晶體管實(shí)現(xiàn)高速化，其中，該表層溝道MOS晶體管對(duì)該P(yáng)溝道型溝槽 功率MOS晶體管的邏輯電路等進(jìn)行控制。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述表層溝道MOS晶體管為P型表 層溝道MOS晶體管；形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電 流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向?yàn)楣?br> <110>結(jié)晶方向。
另外，在本發(fā)明的功率IC器件制造方法中，優(yōu)選上述表層溝道MOS晶體管 為P型表層溝道MOS晶體管；上述表層溝道MOS晶體管的制造工序包括形成 表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓 的表面平行，且該反型溝道電流的方向?yàn)楣?lt;110>結(jié)晶方向。由此，當(dāng)流過(guò)反型溝區(qū)的電流方向?yàn)楣?lt;110>結(jié)晶方向時(shí)，上述P型表層溝
道MOS晶體管的空穴遷移率得到提高，從而可降低導(dǎo)通電阻。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述表層溝道MOS晶體管為N型表
層溝道MOS晶體管；形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電
流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向偏離硅
<100〉結(jié)晶方向-8°以上+8°以下。
另外，在本發(fā)明的功率IC器件制造方法中，優(yōu)選上述表層溝道MOS晶體管
為N型表層溝道MOS晶體管；上述表層溝道MOS晶體管的制造工序包括形成
表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓
的表面平行并且偏離硅<100>結(jié)晶方向-8°以上+8°以下。
由此，在N型表層溝道MOS晶體管中，由于反型溝區(qū)的電流在硅<100>結(jié)
晶方向的土8。方向上流動(dòng)，所以N型表層溝道MOS晶體管的遷移率較高，處理
速度較快。
例如，圖5 (b)表示N型表層溝道MOS晶體管(N溝道型MOS晶體管)的 漏極電流(流過(guò)反型溝區(qū)的電流)強(qiáng)度和硅結(jié)晶方向之間的關(guān)系。如圖5 (b) 所示，較之于硅<110>結(jié)晶方向，漏極電流在硅<100>結(jié)晶方向上較容易流動(dòng)。 這表示，在N型表層溝道MOS晶體管中，通過(guò)使漏極電流在硅<100>結(jié)晶方向上 流動(dòng)，可提高處理速度。
因此，能夠降低P溝道型溝槽功率MOS晶體管的導(dǎo)通電阻，同時(shí)使表層溝 道MOS晶體管實(shí)現(xiàn)高速化，其中，該表層溝道MOS晶體管對(duì)該P(yáng)溝道型溝槽功 率MOS晶體管的邏輯電路等進(jìn)行控制。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述表層溝道MOS晶體管為N型表 層溝道MOS晶體管；形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電 流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向?yàn)楣?<100〉結(jié)晶方向。
另外，在本發(fā)明的功率IC器件的制造方法中，優(yōu)選上述表層溝道MOS晶體 管為N型表層溝道MOS晶體管；上述表層溝道MOS晶體管的制造工序包括形 成表層溝道MOS晶體管反型溝區(qū)，使得反型溝道電流的方向與上述硅晶圓的表 面平行，且該反型溝道電流的方向?yàn)楣?lt;100>結(jié)晶方向。
14由此，當(dāng)流過(guò)反型溝區(qū)的電流方向?yàn)楣?lt;110>結(jié)晶方向時(shí)，上述N型表層溝
道MOS晶體管的電子遷移率較高，可降低導(dǎo)通電阻。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述P溝道型溝槽功率MOS晶體管 具有多個(gè)并排設(shè)置的溝槽，其中，該溝槽的橫壁的面方位與偏離硅(110)結(jié) 晶面-8°以上+8°以下的面方位平行。
另外，在本發(fā)明的功率IC器件中，更為優(yōu)選上述P溝道型溝槽式MOS晶體 管具有多個(gè)并排設(shè)置的溝槽，其中，該溝槽的橫壁與硅(110)結(jié)晶面平行。
由此，既可滿足功率IC器件的高度集成化和高密度化要求，又能確保流過(guò) 漏區(qū)的電流。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述表層溝道MOS晶體管是由P型 表層溝道MOS晶體管和N型表層溝道MOS晶體管成對(duì)地構(gòu)成的表層溝道CMOS (Complementary Metal Oxide Semiconductor) 晶體管。
由此，可實(shí)現(xiàn)表層溝道MOS晶體管的高度集成化和制造工序的簡(jiǎn)略化。 另外，在本發(fā)明的功率IC器件中，優(yōu)選上述P溝道型溝槽功率MOS晶體管 的溝槽內(nèi)壁面形成有柵極絕緣膜，其中，該柵極絕緣膜由第一層和第二層構(gòu)成； 上述第一層是通過(guò)在Ar基氣氛或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處理 所形成的層；上述第二層是在上述第一層上通過(guò)CVD氧化處理所沉積的層。
另外，在本發(fā)明的功率IC器件的制造方法中，優(yōu)選的是，上述P溝道型溝槽 功率MOS晶體管的柵極絕緣膜的制造工序包括第一層形成步驟，在Ar基氣氛 或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處理形成第一層；以及第二層形成步 驟，在上述第一層上通過(guò)CVD氧化處理沉積形成第二層。
由此，本發(fā)明的功率IC器件能夠處理大電流。具體而言，通過(guò)上述兩個(gè)不 同步驟形成P溝道型溝槽功率MOS晶體管的柵極絕緣膜，可較容易地增加?xùn)艠O 絕緣膜的膜厚。這是由于，比起通過(guò)等離子氧化形成第一層的步驟，通過(guò)CVD 氧化形成第二層的步驟能夠較容易地實(shí)現(xiàn)厚膜化。
因此，由于不易發(fā)生絕緣破損，所以能夠處理例如50A左右的大電流。
另外，在溝槽內(nèi)壁的硅(110)結(jié)晶面上形成柵極絕緣膜時(shí)，上述柵極絕 緣膜的形成方法更為有效。
艮卩，由于溝槽的形成，作為溝槽內(nèi)壁的硅(110)結(jié)晶面的表面形狀容易變得粗糙。在此，使用現(xiàn)有的方法對(duì)上述溝槽內(nèi)壁實(shí)施氧化來(lái)形成柵極絕緣膜 時(shí)，其柵極絕緣膜的破損極限會(huì)變得較低。這是由于所形成的柵極絕緣膜的厚 度較薄，無(wú)法充分覆蓋作為柵極絕緣膜襯底的硅(110)結(jié)晶面的凹凸。具體 而言，在所形成的柵極絕緣膜中出現(xiàn)膜厚較薄的部分，該部分成為破損點(diǎn)，導(dǎo) 致柵極絕緣膜的破損極限降低。
對(duì)此，在本發(fā)明的功率IC器件中，由于在等離子氧化后進(jìn)行CVD氧化來(lái)形
成P溝道型溝槽功率MOS晶體管的柵極絕緣膜，所以，能夠充分增大柵極絕緣 膜的膜厚。因此，即使是在溝槽內(nèi)壁的硅(110)結(jié)晶面上，也很難發(fā)生絕緣 破損，其結(jié)果，能夠處理大電流。
另外，在本發(fā)明的功率IC器件中，優(yōu)選上述柵極絕緣膜的第一層的厚度為 5nm至8nm，上述柵極絕緣膜的第二層的厚度為30nm至100nm。
由此，能進(jìn)一步有效地形成可處理大電流的柵極絕緣膜。
另外，在本發(fā)明的功率IC器件中，優(yōu)選形成有用以控制上述P溝道型溝槽 功率MOS晶體管的上述表層溝道MOS晶體管。
因此，由于在同一芯片上形成有P溝道型溝槽功率MOS晶體管和用于控制 該P(yáng)溝道型溝槽功率MOS晶體管的表層溝道MOS晶體管，所以，能夠僅通過(guò)一 個(gè)芯片即可確保P溝道型溝槽功率MOS晶體管的安全動(dòng)作。


圖1是表示本發(fā)明的功率IC器件結(jié)構(gòu)的要部立體圖。
圖2 (a)是表示硅晶圓的結(jié)晶方向的平面圖。
圖2 (b)是表示硅晶圓的結(jié)晶方向的一部分的立體圖。
圖3是表示上述功率IC器件中的硅晶圓的硅(100)結(jié)晶面以及硅(110) 結(jié)晶面上的空穴遷移率的圖表。
圖4是表示上述硅晶圓上的P溝道型溝槽功率M0S晶體管的方向和表層溝 道MOS晶體管的方向的立體圖。
圖5 (a)是表示在P溝道型MOS晶體管中，溝道方向和漏極電流之間關(guān)系 的圖。
圖5 (b)是表示在N溝道型MOS晶體管中，溝道方向和漏極電流之間關(guān)系 的圖。
16圖6是表示上述功率IC器件在制造工序中的要部的剖面圖。 圖7是表示上述功率IC器件在制造工序中的要部的剖面圖。
圖8是表示上述功率IC器件在制造工序中的要部的剖面圖。
圖9 (a)是表示功率MOS晶體管為P溝道型時(shí)的各功率IC器件的電路的框圖。
圖9 (b)是表示功率MOS晶體管為N溝道型時(shí)的各功率IC器件的電路的框圖。
圖10是表示現(xiàn)有技術(shù)的IC器件的要部的剖面圖。 標(biāo)號(hào)說(shuō)明
1 功率IC器件
2 硅晶圓 2a 芯片
2b 基底層 2c 頂層
3 溝槽
3a 溝槽的橫壁 3b 溝槽的橫壁
10 P溝道型溝槽功率MOS晶體管
11 柵區(qū)
12 反型溝區(qū)(溝槽功率MOS晶體管反型溝區(qū))
13 漏區(qū) 13a 漏極
14 源區(qū) 14a 源極
15 N阱
16 柵極絕緣膜
17 焊墊氧化膜
20 表層溝道MOS晶體管
21a 柵極
1722 反型溝區(qū)(表層溝道MOS晶體管反型溝區(qū))
23 漏區(qū) 23a 漏極
24 源區(qū) 24a源極
25 高電壓N阱
26 P阱
27 柵極絕緣膜 30 TA區(qū)域
32 選擇氧化膜
34 CVD氧化層
37 多晶硅
38 多晶硅選擇氧化膜
39 掩模
40 多晶硅層 44 掩模
46 金屬電極
50 P溝道型功率MOS晶體管
51 N溝道型功率MOS晶體管
52 柵極升壓電路
具體實(shí)施例方式
下面，參照附圖1至9說(shuō)明本發(fā)明的一實(shí)施方式。
如圖1所示，在本實(shí)施方式的功率IC (Integrated Circuit:半導(dǎo)體集成電路) 器件1中，在同一芯片2a上形成有P溝道型溝槽功率M0S (Metal Oxide Semiconductor)晶體管IO和作為表層溝道MOS (Metal Oxide Semiconductor)
晶體管20的CMOS晶體管。
上述P溝道型溝槽功率MOS晶體管10在芯片2a的一部分表面層形成有長(zhǎng)方 體狀的溝槽3。具體而言，該溝槽3的橫壁中的2個(gè)面為硅晶圓2的(110)結(jié)晶 面。另外， 一個(gè)P溝道型溝槽功率MOS晶體管10中形成有4個(gè)溝槽3。該4個(gè)溝槽3以大致平行且鄰接的形式形成在硅晶圓2的<100>結(jié)晶方向上。
此外，柵區(qū)11以填埋的形式形成在該溝槽3的內(nèi)部。另外，反型溝區(qū)12形 成于上述溝槽3的橫壁部分。
此外，漏極13a形成在上述芯片2a的背面層，同時(shí)，在上述芯片2a的表面層 中的上述柵區(qū)11和反型溝區(qū)12的上層的表面層形成有源區(qū)14。
另外，N阱(NW) 15成為上述反型溝區(qū)12，在N阱(NW) 15的下層區(qū)域 和漏極13a之間形成有漏區(qū)13。
根據(jù)上述結(jié)構(gòu)，P溝道型溝槽功率MOS晶體管10的溝道電流沿著芯硅晶圓2 的厚度方向流經(jīng)在上述反型溝區(qū)12。
另一方面，作為上述表層溝道MOS晶體管20的CMOS晶體管形成在上述芯 片2a的表面層中的、不存在溝槽3的表面層。該表層溝道MOS晶體管20 (CMOS 晶體管)具有現(xiàn)有的結(jié)構(gòu)。具體而言，在上述芯片2a的表面層，形成有與表面 層大致平行的反型溝區(qū)22。在上述反型溝區(qū)22的兩端部形成有漏區(qū)23和源區(qū) 24。另外，在上述反型溝區(qū)22的上層，形成有柵極21a。
接著，基于圖6的(a)至(c)、圖7的(a)至(c)、圖8的(a)至(d) 對(duì)上述結(jié)構(gòu)的功率IC器件1的制造方法進(jìn)行說(shuō)明。
另外，可適宜利用現(xiàn)有技術(shù)中的IC制造工序來(lái)形成本實(shí)施方式中的P溝道 型溝槽功率MOS晶體管10和作為表層溝道MOS晶體管20的CMOS晶體管。
本實(shí)施方式中的功率IC器件1是以硅晶圓2為基材所形成的，硅晶圓2以 (110)結(jié)晶面為表面。
首先，如圖6 (a)所示，在硅晶圓2中摻雜硼，使其具有P型的導(dǎo)電性。在 進(jìn)行摻雜時(shí)，在上述硅晶圓2內(nèi)的厚度方向上形成有兩個(gè)載流子濃度不同的層， 即基底層2b和基底層2b上方的頂層2c。
具體而言，在摻雜時(shí)，例如使上述基底層2b的電阻率為0.005Q cm至 0.01Q cm。
另外，在摻雜時(shí)使上述頂層2c具有由所要求的、P溝道型溝槽功率MOS晶 體管10的電氣特性所決定的電阻率(Pepi)和厚度(Xepi)。具體而言，例如 所要求的、P溝道型溝槽功率MOS晶體管10的擊穿電壓為80v時(shí)，則在進(jìn)行摻雜 時(shí)使上述頂層2c的電阻率為5Q cm，且摻雜深度為10pm至15iim。另外，本結(jié)構(gòu)中所形成的頂層2c為外延型的導(dǎo)電層。
其次，對(duì)硅晶圓2的外延型頂層2c實(shí)施熱氧化，然后形成表層溝道MOS晶 體管20 (CMOS晶體管)用的高電壓N阱(High Voltage Nwell: HNW) 25。具 體而言，通過(guò)摻雜磷形成該高電壓N阱25，同時(shí)使摻雜深度為5^im至8^im。
其次，形成表層溝道MOS晶體管20 (CMOS晶體管)用的P阱(PW: Pwell) 26。具體而言，在上述高電壓N阱25區(qū)域內(nèi)摻雜硼以形成該P(yáng)阱26，同時(shí)使摻雜 深度為1.5pm至3^im，摻雜濃度大致為lx 1017at/cm3至3x 1017at/cm3 。
其次，形成P溝道型溝槽功率MOS晶體管10用的N阱(NW) 15。具體而言， 在硅晶圓2的表面層上形成掩模31，掩模31僅在TA (Trench Power MOS Transistor Area:溝槽功率MOS晶體管區(qū)域)區(qū)域30有開(kāi)口，其中，該TA區(qū)域 30為P溝道型溝槽功率MOS晶體管10的形成區(qū)域。其后，摻雜磷，使摻雜深度 為1.5inm至3^im，摻雜濃度大致為0.5xl017at/cm3至2x 1017at/cm3。
通過(guò)進(jìn)行摻雜，形成上述高電壓N阱25、 P阱26及N阱15后，以攝氏1050度 的熱處理實(shí)施擴(kuò)散，從而形成最終的摻雜區(qū)域。
其次，形成焊墊氧化膜17，使其厚度大約為30nm以下，然后，形成氮化膜 (未圖示)，使其厚度大約為120nm以下。
除去僅在上述TA區(qū)域30具有開(kāi)口的掩模31，使硅晶圓2的整個(gè)表面露出。 也就是說(shuō)，在硅晶圓2的表面上使有源區(qū)域(active area)的整個(gè)表面露出'該 有源區(qū)域?yàn)镻溝道型溝槽功率MOS晶體管10和表層溝道MOS晶體管20 (CMOS
晶體管)的形成區(qū)域。
接著，形成選擇氧化膜(Local Oxidation of Silicon: LOCOS) 32。具體來(lái) 說(shuō)，形成該選擇氧化膜32使其厚度大約在300nm 600nm之間，并以此來(lái)使表 層溝道MOS晶體管20 (CMOS晶體管)的元件進(jìn)行分離。另外，該選擇氧化膜 32可以按照一般公知的方法來(lái)形成。
在選擇氧化膜32形成后，形成表層溝道MOS晶體管20 (CMOS晶體管)的 柵極絕緣膜27。具體來(lái)說(shuō)，通過(guò)對(duì)硅晶圓2進(jìn)行熱氧化之后形成柵極絕緣膜27， 柵極絕緣膜27的厚度取決于驅(qū)動(dòng)電壓，例如為14 20nm之間的厚度。
其次，如圖6(b)所示，在露出上述TA區(qū)域30后，進(jìn)行CVD(Chemical Vapor Deposition:化學(xué)氣相沉積)氧化，以形成厚度約300nm的CVD氧化層34。然后使用現(xiàn)有光蝕刻技術(shù)在上述CVD氧化層34形成溝槽圖案。"溝槽圖案"是指，
在硅晶圓2的表面上所形成的用以形成溝槽3的輪廓。 然后以該溝槽圖案為掩模實(shí)施蝕刻，以形成溝槽3。 此時(shí)，在一個(gè)P溝道型溝槽功率MOS晶體管10中形成4個(gè)溝槽3。 另外，各溝槽3在形態(tài)上大致為長(zhǎng)方體形，且從硅晶圓2的表面向其厚度方
向呈挖入的狀態(tài)，即在硅晶圓2的表面上垂直穿孔的狀態(tài)。在此，各溝槽的寬
度為0.3pm至l(xm。
所形成的各溝槽3的方向?yàn)?lt;100>結(jié)晶方向。因此，上述4個(gè)溝槽3形成為與 <100>結(jié)晶方向呈平行的平行線狀。
另外，由于溝槽3沿<100>結(jié)晶方向形成，所以，其結(jié)果，溝槽3的橫壁為 硅晶圓2的(110)結(jié)晶面。其中，"溝槽3的橫壁"是指構(gòu)成溝槽3的內(nèi)壁，且 該內(nèi)壁的面的方向與硅晶圓2的厚度方向大致平行。
在通過(guò)蝕刻形成上述溝槽3后，除去表層的CVD氧化層34。然后，為降低 溝槽3橫壁表面的粗糙度，在濕環(huán)境下，以攝氏1050度對(duì)上述溝槽3的內(nèi)表面實(shí) 施熱氧化，熱氧化至200nm的厚度，其后除去熱氧化后的層。
其次，如圖6 (c)所示，對(duì)溝槽3的內(nèi)表面實(shí)施氧化，以形成P溝道型溝槽 功率MOS晶體管10的柵極絕緣膜16。其中，該柵極絕緣膜16的厚度是由P溝道 型溝槽功率MOS晶體管10要求的電壓條件和電氣特性所決定的。例如當(dāng)所要求 的耐電壓為80V時(shí)，則柵極絕緣膜16的厚度設(shè)定為40iim至8(^m。
上述內(nèi)表面的氧化具體分為兩階段，即實(shí)施硅熱氧化和CVD氧化并用。這 是為了彌補(bǔ)溝槽3橫壁表面粗糙度較大的缺陷。具體而言，首先作為第一階段 的氧化，在氬基氣氛或氪基氣氛中對(duì)溝槽內(nèi)部實(shí)施等離子氧化，從而，形成厚 度為5nm至8nm的柵極絕緣膜16的第一層。其次，作為第二階段的氧化，實(shí)施 CVD氧化，從而形成厚度為30nm至100nm的柵極絕緣膜16的第二層。
其次，如圖7 (a)所示，在上述溝槽3的內(nèi)部形成柵區(qū)11。具體而言，在形 成有上述柵極絕緣膜16的溝槽3內(nèi)填充多晶硅37，接著為實(shí)現(xiàn)N型的導(dǎo)電性，實(shí) 施P0C13的摻雜從而形成柵區(qū)11。
接著，通過(guò)去除從溝槽3上面露出的上述多硅晶37，對(duì)溝槽3的上端面實(shí)施 平坦化。該平坦化例如可通過(guò)回蝕、化學(xué)性機(jī)械研磨(Chemical Mechanical
21Polishing: CMP)等周知方法來(lái)實(shí)施。
其次，如圖7 (b)所示，使實(shí)施平坦化后的上述柵區(qū)ll的上層部分絕緣。
具體而言，通過(guò)對(duì)填充在上述柵區(qū)ll內(nèi)的多晶硅上層部進(jìn)行氧化，形成多晶硅
選擇氧化膜38，從而使上述柵區(qū)ll絕緣。
其次，如圖7 (c)所示，形成P溝道型溝槽功率MOS晶體管10的源區(qū)14。 具體而言，形成掩模39，僅使得上述柵區(qū)ll和P溝道型溝槽功率MOS晶體管10 的N阱15上層部分露出，其后，僅對(duì)上述N阱15進(jìn)行選擇性地?fù)诫s硼，從而形成 上述源區(qū)14。此時(shí)將摻雜濃度設(shè)定為2xl015ions/cm2。
接著，如圖8 (a)所示，將上述TA區(qū)域30范圍之外的、覆蓋硅晶圓2表面 層的掩模39去除。
接著，在硅晶圓2的表面上全面地形成多晶硅層40。該多晶硅層40經(jīng)過(guò)以 下圖案化步驟，形成表層溝道MOS晶體管20 (CMOS晶體管)的柵極電極21a。 具體而言，首先，為形成表層溝道MOS晶體管20 (CMOS晶體管)的柵極電極 21a而進(jìn)行前階段的摻雜。即，對(duì)上述多晶硅層40實(shí)施磷摻雜，以形成N型的半
導(dǎo)體層。
然后，如圖8 (b)所示，對(duì)上述多晶硅層40實(shí)施光蝕刻，進(jìn)行圖案化，形 成表層溝道MOS晶體管20 (CMOS晶體管)的柵極電極21a。
其后，到功率IC器件1完全形成為止的工序可使用公知通用的方法來(lái)進(jìn)行。 即，如圖8 (c)所示，根據(jù)需要在形成掩模44后實(shí)施選擇性地?fù)诫s，從而形成 表層溝道MOS晶體管20 (CMOS晶體管)的源區(qū)24和漏區(qū)23。通過(guò)N+和P+的選 擇性摻雜，形成表層溝道MOS晶體管20 (CMOS晶體管)和P溝道型溝槽功率 MOS晶體管IO。
其次，如圖8 (d)所示，使用公知的技術(shù)形成金屬連接線45，從而形成P 溝道型溝槽功率MOS晶體管10的源極14a、表層溝道MOS晶體管20 (CMOS晶 體管)的漏極23a和源極24a等的金屬電極46。并通過(guò)其它工序完全形成功率IC 器件l。
其次，對(duì)上述功率IC器件l中的表層溝道MOS晶體管20 (CMOS晶體管)和 P溝道型溝槽功率MOS晶體管10之間的關(guān)系進(jìn)行說(shuō)明。
在本實(shí)施方式的功率IC器件中，P溝道型溝槽功率MOS晶體管10和表層溝
22道MOS晶體管20 (CMOS晶體管)形成于同一芯片2a。
在此，關(guān)于表層溝道MOS晶體管20 (CMOS晶體管)對(duì)P溝道型溝槽功率 MOS晶體管10所進(jìn)行的控制內(nèi)容，并不作限定。例如可以是電流控制、電壓控 制、溫度控制等。
另外，圖9 (a)是表示使用了本實(shí)施方式中的功率IC器件1的高驅(qū)動(dòng)電路的 框圖。該高驅(qū)動(dòng)電路具有P溝道型功率MOS晶體管50以及與該P(yáng)溝道型功率 MOS晶體管50連接的Vdd和負(fù)載。另外，該P(yáng)溝道型功率MOS晶體管50與用于 控制P溝道型功率MOS晶體管50的控制塊相連接。
在此，本實(shí)施方式的高驅(qū)動(dòng)電路與圖9(b)所示的使用了N溝道型功率MOS 晶體管51的高驅(qū)動(dòng)電路不同的是，P溝道型功率MOS晶體管50和控制塊之間沒(méi) 有設(shè)置柵極升壓電路52。這是由于在本實(shí)施方式的功率IC器件1中，使用了P溝 道型功率MOS晶體管50作為功率MOS晶體管，所以，不需要使用柵極升壓電路 52。
如上所述，在本實(shí)施方式的功率IC器件1中，P溝道型溝槽功率MOS晶體管 10的反型溝區(qū)12中的電流方向?yàn)楣?lt;110>結(jié)晶方向，表層溝道MOS晶體管20 (CMOS晶體管)的反型溝區(qū)22中的電流方向與上述芯片表面平行，且與硅 <110>結(jié)晶方向相同。
因此，能提供具有以下特點(diǎn)的功率IC器件1及其制造方法，S卩，功率MOS 晶體管部分的導(dǎo)通電阻較低、且表層溝道MOS晶體管部分的處理速度較高，特 別是CMOS晶體管中的P型MOS晶體管部分的處理速度較高。
更詳細(xì)而言，在本實(shí)施方式的功率IC器件1中，P溝道型溝槽功率MOS晶體 管10的反型溝區(qū)12形成于溝槽3橫壁的附近(縱型反型溝區(qū))。另外上述反型 溝區(qū)12被夾持于源區(qū)14和漏區(qū)13之間，且源區(qū)14形成于硅晶圓2的上層部，漏 區(qū)13形成于硅晶圓2的下層部。因此，在反型溝區(qū)12中被誘起的電流沿著硅晶 圓2的厚度方向流動(dòng)。另一方面，由于本實(shí)施方式的功率IC器件1形成在具有以 硅(110)結(jié)晶面為表面的硅晶圓2上，所以，硅晶圓2的厚度方向?yàn)楣?lt;110>結(jié) 晶方向。因此，反型溝區(qū)12中的電流方向與硅<110>結(jié)晶方向相同。其結(jié)果， 與溝道電流的方向?yàn)楣?lt;100>結(jié)晶方向的場(chǎng)合相比，遷移率較高，且能抑制30% 至40%的導(dǎo)通電阻。
23另外，本實(shí)施方式的表層溝道MOS晶體管20 (CMOS晶體管)的反型溝區(qū) 22中的電流在硅的<110>結(jié)晶方向上流動(dòng)。因此，如上所述，特別是P型MOS 晶體管部分的空穴遷移率較高，處理速度變快。
根據(jù)以上結(jié)果，在本實(shí)施方式的功率IC器件1中，能夠降低P溝道型溝槽功 率MOS晶體管10的導(dǎo)通電阻，同時(shí)，能夠使得用于控制P溝道型溝槽功率MOS 晶體管10的表層溝道MOS晶體管20實(shí)現(xiàn)高速化。
另外，在本實(shí)施方式的功率IC器件1中，P溝道型溝槽功率MOS晶體管10具 有多個(gè)并排設(shè)置的溝槽3，該溝槽3在<100>結(jié)晶方向上延伸至內(nèi)部，所以，既 能達(dá)到高度集成化，又能確保流過(guò)漏區(qū)23的電流。
另外，在本實(shí)施方式的功率IC器件1中，P溝道型溝槽功率MOS晶體管10的 溝槽3的內(nèi)橫壁上具有由第一層和第二層構(gòu)成的柵極絕緣膜16，上述第一層通 過(guò)在Ar基或Kr基氣氛中對(duì)溝槽內(nèi)部實(shí)施等離子氧化所形成的層，上述第二層通 過(guò)在上述第一層上進(jìn)行CVD氧化而沉積形成的層。因此，即使在溝槽3內(nèi)橫壁 的硅(110)結(jié)晶面上形成柵極絕緣膜16，也很難引起絕緣破損，從而能夠處 理大電流。
另外，在本實(shí)施方式的功率IC器件1中，P溝道型溝槽功率MOS晶體管10的 柵極絕緣膜16的第一層厚度為5nm至8nm，上述柵極絕緣膜的第二層厚度為 30nm至100nm。因此，能更有效地形成可處理大電流的柵極絕緣膜16。
另外，在本實(shí)施方式的功率IC器件1中，所形成的表層溝道MOS晶體管20 (CMOS晶體管)用于控制P溝道型溝槽功率MOS晶體管IO。因此，可僅通過(guò) 一個(gè)芯片2a就能確保P溝道型溝槽功率MOS晶體管10的安全動(dòng)作。
本發(fā)明并不限于上述各實(shí)施方式，可以根據(jù)權(quán)利要求所示的范圍進(jìn)行各種 變化，適當(dāng)?shù)亟M合不同實(shí)施方式記述的技術(shù)手段而得到的實(shí)施方式也包含于本 發(fā)明的技術(shù)范圍之內(nèi)。
例如，在上述實(shí)施方式中，將溝槽3的個(gè)數(shù)設(shè)定為4個(gè)，但并不限定于此， 也可以設(shè)定為1個(gè)或4以外的多個(gè)。若溝槽的個(gè)數(shù)較少，則可對(duì)功率IC器件進(jìn)行 高密度化，若溝槽的個(gè)數(shù)較多，則可增加流過(guò)漏區(qū)13的電流。在此，從既可使 功率IC器件高密度化又可確保流過(guò)漏區(qū)13的電流的觀點(diǎn)上考慮，優(yōu)選溝槽的個(gè) 數(shù)為2至10個(gè)。另外，從降低制造工序難度和減小制造成本的觀點(diǎn)上考慮，更
24優(yōu)選溝槽的個(gè)數(shù)為2個(gè)至5個(gè)。
另外，在上述實(shí)施方式中，通過(guò)等離子氧化和CVD氧化來(lái)形成柵極絕緣膜 16，但并不限定于此，例如也可僅通過(guò)等離子氧化來(lái)形成。
另外，關(guān)于與P溝道型溝槽功率MOS晶體管10在同一芯片2a內(nèi)形成的、表 層溝道MOS晶體管20以外的晶體管(功率晶體管以外的晶體管)，也并不作特 別限定。本發(fā)明的功率IC器件1形成于具有以(110)結(jié)晶面為表面的硅晶圓2 上。因此，與形成在具有以(100)結(jié)晶面為表面的硅晶圓上的N溝道型MOS 晶體管相比，形成在硅晶圓表面上的N溝道型MOS晶體管的遷移率可能會(huì)降低。 對(duì)此，可根據(jù)不同的目的，適宜地設(shè)計(jì)變更N溝道型MOS晶體管和P溝道型MOS 晶體管的數(shù)量的比率。
另外，在上述實(shí)施方式中，在作為表層溝道MOS晶體管20的CMOS晶體管 中，P型部分中的反型溝道電流的方向與N型部分中的反型溝道電流的方向互相 平行。但上述P型部分中的反型溝道電流的方向和上述N型部分中的反型溝道電
流的方向并不僅限于互相平行，例如也可互相垂直。
另外，本發(fā)明的表層溝道MOS晶體管并不限定于上述CMOS晶體管，例如， 也可使用單體的P型表層溝道MOS晶體管，或者單體的N型表層溝道MOS晶體
管，或該兩種晶體管的組合。
如上所述，例如，在使CMOS晶體管的P型部分反型溝道電流的方向和N型 部分反型溝道電流的方向相異時(shí)；或在不將CMOS晶體管作為表層溝道MOS晶 體管，而是將例如單體的P型表層溝道MOS晶體管或單體的N型表層溝道MOS 晶體管作為表層溝道MOS晶體管時(shí)，優(yōu)選將上述各晶體管的反型溝道電流的方 向設(shè)定為下述。
即，優(yōu)選P型的反型溝道電流的方向?yàn)槠x硅〈110結(jié)晶方向-8。以上+8° 以下的方向。另一方面優(yōu)選N型的反型溝道電流的方向?yàn)槠x硅的〈10O結(jié)晶方 向-8°以上+8°以下的方向。
更優(yōu)選上述P型的反型溝道電流的方向?yàn)楣琛?10結(jié)晶方向，另一方面更優(yōu) 選上述N型的反型溝道電流的方向?yàn)楣琛?00〉結(jié)晶方向。
芯片的表面形成于硅(110)結(jié)晶面上，表層溝道MOS晶體管的反型溝區(qū) 中的電流和P溝道型溝槽M0S晶體管的反型溝區(qū)中的電流沿硅〈llO結(jié)晶方向流動(dòng)。
根據(jù)本發(fā)明的功率IC器件及其制造方法，如上所述，上述芯片表面的面方
位為偏離硅的(110)結(jié)晶面-8°以上+8°以下的面方位，上述表層溝道MOS 晶體管的反型溝道電流流過(guò)上述芯片的表面部分，且該反型溝道電流方向與上 述芯片的表面平行。
因此，可提供一種功率MOS晶體管的導(dǎo)通電阻較低且表層溝道MOS晶體管 的處理速度較快的、功率IC器件及其制造方法。
工業(yè)可利用性
本發(fā)明以低成本提供具有高遷移率、高耐壓及高耐壓特性的P溝道型溝槽 功率MOS晶體管10和表層溝道MOS晶體管20。即，能提供處理大電流和高電壓 的功率IC器件1。因此，適用于需要高電壓、大電流開(kāi)關(guān)的電路。
權(quán)利要求
1. 一種功率IC器件，其中，表層溝道MOS晶體管和P溝道型溝槽功率MOS晶體管形成于同一個(gè)芯片，該功率IC器件的特征在于，上述芯片表面的面方位為偏離硅(110)結(jié)晶面-8°以上+8°以下的面方位；上述P溝道型溝槽功率MOS晶體管具有溝槽，通過(guò)在上述芯片的表面進(jìn)行垂直穿孔形成，使得該溝槽的橫壁的至少一個(gè)面的面方位為偏離硅(110)結(jié)晶面-8°以上+8°以下的面方位；柵區(qū)，形成于上述溝槽內(nèi)；溝槽功率MOS晶體管反型溝區(qū)，形成于上述溝槽的橫壁部分；源區(qū)，形成于上述溝槽功率MOS晶體管反型溝區(qū)之上層的芯片表面層，并借助于柵極絕緣膜實(shí)現(xiàn)與上述柵區(qū)之間的絕緣；以及漏區(qū)，形成于上述溝槽功率MOS晶體管反型溝區(qū)之下層的芯片背面層，電流從上述源區(qū)經(jīng)上述溝槽功率MOS晶體管反型溝區(qū)沿著偏離硅<110>結(jié)晶方向-8°以上+8°以下的方向流入上述漏區(qū)；上述表層溝道MOS晶體管形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電流沿著與上述芯片表面平行的方向流經(jīng)上述芯片的表面部分。
2. 根據(jù)權(quán)利要求1所述的功率IC器件，其特征在于 上述表層溝道MOS晶體管為P型表層溝道MOS晶體管； 形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向偏離硅<110>結(jié)晶方向-8 °以上+8°以下。
3. 根據(jù)權(quán)利要求1所述的功率IC器件，其特征在于 上述表層溝道MOS晶體管為N型表層溝道MOS晶體管； 形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向偏離硅<100>結(jié)晶方向-8 °以上+8°以下。
4. 根據(jù)權(quán)利要求1至3中任意一項(xiàng)所述的功率IC器件，其特征在于 上述P溝道型溝槽功率MOS晶體管具有多個(gè)并排設(shè)置的溝槽，其中，該溝槽的橫壁的面方位與偏離硅(110)結(jié)晶面-8°以上+8°以下的面方位平行。
5. —種功率IC器件，其中，表層溝道MOS晶體管和P溝道型溝槽功率MOS 晶體管的形成于同一個(gè)芯片，該功率IC器件的特征在于，上述芯片的表面為硅(110)結(jié)晶面；上述P溝道型溝槽功率MOS晶體管具有溝槽，通過(guò)在上述芯片的表面上 垂直穿孔形成，使得該溝槽的橫壁的至少一個(gè)面為硅(110)結(jié)晶面；柵區(qū)， 形成于上述溝槽內(nèi)；溝槽功率MOS晶體管反型溝區(qū)，形成于上述溝槽的橫壁部 分；源區(qū)，形成于上述溝槽功率MOS晶體管反型溝區(qū)之上層的芯片表面層，并 借助于柵極絕緣膜實(shí)現(xiàn)與上述柵區(qū)之間的絕緣；以及漏區(qū)，形成于上述溝槽功 率MOS晶體管反型溝區(qū)之下層的芯片背面層，電流從上述源區(qū)經(jīng)上述溝槽功率M0S晶體管反型溝區(qū)沿著硅〈llO結(jié)晶方 向流入上述漏區(qū)；上述表層溝道MOS晶體管形成有表層溝道MOS晶體管反型溝區(qū)，其中，反 型溝道電流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分。
6. 根據(jù)權(quán)利要求5所述的功率IC器件，其特征在于 上述表層溝道MOS晶體管為P型表層溝道MOS晶體管； 形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向?yàn)楣?lt;110>結(jié)晶方向。
7. 根據(jù)權(quán)利要求5所述的功率IC器件，其特征在于 上述表層溝道MOS晶體管為N型表層溝道MOS晶體管； 形成有表層溝道MOS晶體管反型溝區(qū)，其中，反型溝道電流沿著與上述芯片的表面平行的方向流經(jīng)上述芯片的表面部分，該方向?yàn)楣?lt;100>結(jié)晶方向。
8. 根據(jù)權(quán)利要求5至7中任意一項(xiàng)所述的功率IC器件，其特征在于 上述P溝道型溝槽功率MOS晶體管具有多個(gè)并排設(shè)置的溝槽，其中，該溝槽的橫壁與硅(110)結(jié)晶面平行。
9. 根據(jù)權(quán)利要求1或5所述的功率IC器件，其特征在于 上述表層溝道MOS晶體管是由P型表層溝道MOS晶體管和N型表層溝道MOS晶體管成對(duì)構(gòu)成的表層溝道CMOS晶體管。
10. 根據(jù)權(quán)利要求1至3和5至7中任意一項(xiàng)所述的功率IC器件，其特征在于 上述P溝道型溝槽功率MOS晶體管的溝槽內(nèi)壁面形成有柵極絕緣膜，其中，該柵極絕緣膜由第一層和第二層構(gòu)成；上述第一層是通過(guò)在Ar基氣氛或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處 理所形成的層；上述第二層是在上述第一層上通過(guò)CVD氧化處理所沉積的層。
11. 根據(jù)權(quán)利要求4所述的功率IC器件，其特征在于上述P溝道型溝槽功率MOS晶體管的溝槽內(nèi)壁面形成有柵極絕緣膜，其中， 該柵極絕緣膜由第一層和第二層構(gòu)成；上述第一層是通過(guò)在Ar基氣氛或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處理所形成的層；上述第二層是在上述第一層上通過(guò)CVD氧化處理所沉積的層。
12. 根據(jù)權(quán)利要求8所述的功率IC器件，其特征在于上述P溝道型溝槽功率MOS晶體管的溝槽內(nèi)壁面形成有柵極絕緣膜，其中，該柵極絕緣膜由第一層和第二層構(gòu)成；上述第一層是通過(guò)在Ar基氣氛或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處理所形成的層；上述第二層是在上述第一層上通過(guò)CVD氧化處理所沉積的層。
13. 根據(jù)權(quán)利要求9所述的功率IC器件，其特征在于上述P溝道型溝槽功率MOS晶體管的溝槽內(nèi)壁面形成有柵極絕緣膜，其中，該柵極絕緣膜由第一層和第二層構(gòu)成；上述第一層是通過(guò)在Ar基氣氛或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處理所形成的層；上述第二層是在上述第一層上通過(guò)CVD氧化處理所沉積的層。
14. 根據(jù)權(quán)利要求10所述的功率IC器件，其特征在于 上述柵極絕緣膜的第一層的厚度為5nm至8nm，上述柵極絕緣膜的第二層的厚度為30nm至100nm。
15. 根據(jù)權(quán)利要求11至13中的任意一項(xiàng)所述的功率IC器件，其特征在于 上述柵極絕緣膜的第一層的厚度為5nm至8nm，上述柵極絕緣膜的第二層的厚度為30nm至100nm。
16. 根據(jù)權(quán)利要求1或5所述的功率IC器件，其特征在于-所形成的上述表層溝道MOS晶體管用于控制上述P溝道型溝槽功率MOS晶體管。
17. —種功率IC器件制造方法，其中，在該功率IC器件中表層溝道MOS晶 體管和P溝道型溝槽功率MOS晶體管形成于同一個(gè)芯片，該功率IC器件制造方 法的特征在于，使用硅晶圓，其中，該硅晶圓表面的面方位為偏離硅(110)結(jié)晶面-8°以 上+8°以下的面方位；上述P溝道型溝槽功率MOS晶體管的制造工序包括在上述硅晶圓的表面 進(jìn)行垂直穿孔形成溝槽，使得該溝槽的橫壁的至少一個(gè)面的面方位為偏離硅 (110)結(jié)晶面-8°以上+8°以下的面方位；在上述溝槽內(nèi)形成柵區(qū)；在上述溝 槽的橫壁部分形成溝槽功率MOS晶體管反型溝區(qū)；在上述溝槽功率MOS晶體管反型溝區(qū)之上層的硅晶圓表面層形成源區(qū)，使得該源區(qū)借助于柵極絕緣膜實(shí)現(xiàn)與上述柵區(qū)之間的絕緣；以及在上述溝槽功率MOS晶體管反型溝區(qū)之下層的硅 晶圓背面層形成漏區(qū)，使得電流從上述源區(qū)經(jīng)上述溝槽功率MOS晶體管反型溝 區(qū)沿著偏離硅<110>結(jié)晶方向-8°以上+8°以下的方向流入上述漏區(qū)；上述表層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型 溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓的表面平行。
18. 根據(jù)權(quán)利要求17所述的功率1C器件制造方法，其特征在于， 上述表層溝道MOS晶體管為P型表層溝道MOS晶體管； 上述表層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓的表面平行并且偏離硅 <110〉結(jié)晶方向-8°以上+8°以下。
19. 根據(jù)權(quán)利要求17所述的功率IC器件制造方法，其特征在于， 上述表層溝道MOS晶體管為N型表層溝道MOS晶體管； 上述表層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓的表面平行并且偏離硅 <100〉結(jié)晶方向-8°以上+8°以下。
20. —種功率IC器件制造方法，其中，在該功率IC器件中表層溝道MOS晶 體管和P溝道型溝槽功率MOS晶體管形成于同一個(gè)芯片，該功率IC器件制造方法的特征在于，使用硅晶圓，其中該硅晶圓表面為硅(110)結(jié)晶面；上述P溝道型溝槽功率MOS晶體管的制造工序包括通過(guò)在上述硅晶圓的 表面進(jìn)行垂直穿孔形成溝槽，使得該溝槽的橫壁的至少一個(gè)面為硅(110)結(jié) 晶面；在上述溝槽內(nèi)形成柵區(qū)；在上述溝槽的橫壁部分形成溝槽功率MOS晶體 管反型溝區(qū)；在上述溝槽功率MOS晶體管反型溝區(qū)之上層的硅晶圓表面層形成 源區(qū)，使得該源區(qū)借助于柵極絕緣膜實(shí)現(xiàn)與上述柵區(qū)之間的絕緣；以及在上述 溝槽功率MOS晶體管反型溝區(qū)之下層的硅晶圓背面層形成漏區(qū)，使得電流從上 述源區(qū)經(jīng)上述溝槽功率M0S晶體管反型溝區(qū)沿著硅〈llO結(jié)晶方向流入上述漏 區(qū)；上述表層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型 溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓的表面平行。
21. 根據(jù)權(quán)利要求20所述的功率IC器件制造方法，其特征在于， 上述表層溝道MOS晶體管為P型表層溝道MOS晶體管； 上述表層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓的表面平行，且該反型溝 道電流的方向?yàn)楣?lt;110>結(jié)晶方向。
22. 根據(jù)權(quán)利要求20所述的功率IC器件制造方法，其特征在于， 上述表層溝道MOS晶體管為N型表層溝道MOS晶體管； 上述表層溝道MOS晶體管的制造工序包括形成表層溝道MOS晶體管反型溝區(qū)的步驟，使得反型溝道電流的方向與上述硅晶圓的表面平行，且該反型溝 道電流的方向?yàn)楣?lt;100>結(jié)晶方向。
23. 根據(jù)權(quán)利要求17或20所述的功率IC器件制造方法，其特征在于，上述P溝道型溝槽功率MOS晶體管的柵極絕緣膜的制造工序包括-第一層形成步驟，在Ar基氣氛或Kr基氣氛中對(duì)溝槽內(nèi)部進(jìn)行等離子氧化處理形成第一層；以及第二層形成步驟，在上述第一層上通過(guò)CVD氧化處理沉積形成第二層。
全文摘要
本發(fā)明提供一種功率MOS晶體管的導(dǎo)通電阻較低且表層溝道MOS晶體管部分的處理速度較快的、功率IC器件及其制造方法。芯片(2a)表面的面方位為偏離硅的(110)結(jié)晶面-8°以上+8°以下的面方位，P溝道型溝槽功率MOS晶體管(10)具有在芯片(2a)的表面上穿孔形成的溝槽(3)、溝槽(3)內(nèi)的柵區(qū)(11)、溝槽(3)的橫壁部分的反型溝區(qū)(12)、形成于芯片(2a)的表面層的源區(qū)(14)、形成于芯片(2a)的背面層的漏區(qū)(13)。表層溝道MOS晶體管(20)具有反型溝區(qū)(22)，其中，反型溝道電流的方向?yàn)槠x上述硅的<110>結(jié)晶方向-8°以上+8°以下的方向。
文檔編號(hào)H01L27/088GK101461062SQ20078002084
公開(kāi)日2009年6月17日 申請(qǐng)日期2007年5月31日 優(yōu)先權(quán)日2006年6月7日
發(fā)明者A·O·阿丹, 大見(jiàn)忠弘, 寺本章伸, 渡邊高訓(xùn), 矢部弘男, 菊田光洋 申請(qǐng)人:夏普株式會(huì)社;國(guó)立大學(xué)法人東北大學(xué);矢崎總業(yè)株式會(huì)社