溝槽功率器件及制作方法
【專利摘要】本發(fā)明揭示了一種溝槽功率器件及制作方法。本發(fā)明提供的一種溝槽功率器件及制作方法，通過在半導體襯底中形成第一溝槽，并將第一阻止層、多晶硅材料層設置于所述第一溝槽中，進而實現(xiàn)了靜電隔離結構設置在半導體襯底中，避免了靜電隔離結構高于第二溝槽、第三溝槽的情況，使得半導體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結構的不平坦使后續(xù)的沉積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題，從而實現(xiàn)器件結構，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【專利說明】
溝槽功率器件及制作方法
技術領域
[0001] 本發(fā)明涉及半導體設備領域，特別是涉及一種溝槽功率器件及制作方法。
【背景技術】
[0002] 半導體技術中，功率分立器件包括功率M0SFET、大功率晶體管和IGBT等器件。早期 功率器件均是基于平面工藝生產(chǎn)，但隨著半導體技術的發(fā)展，小尺寸、大功率、高性能成了 半導體發(fā)展的趨勢。溝槽工藝由于將溝道從水平變成垂直，消除了平面結構寄生JFET電阻 的影響，使元胞尺寸大大縮小，在此基礎上增加原胞密度，提高單位面積芯片內溝道的總寬 度，就可以使得器件在單位硅片上的溝道寬長比增大從而使電流增大、導通電阻下降以及 相關參數(shù)得到優(yōu)化，實現(xiàn)了更小尺寸的管芯擁有更大功率和高性能的目標，因此溝槽工藝 越來越多運用于新型功率器件中。
[0003] 靜電放電（Electro Static Discharge，ESD)是一種在兩個物體之間的快速電荷 轉移現(xiàn)象，在這種現(xiàn)象中伴隨有很大電場強度和電流密度，如果不能有效釋放此能量，將會 導致器件柵氧擊穿，甚至使硅襯底和介質層擊穿、燒壞。目前在電路產(chǎn)品中，絕大多數(shù)集成 電路中的靜電隔離結構都是在硅襯底中通過摻雜硅來實現(xiàn)的，這將占用一定的硅片面積， 但對于器件產(chǎn)品，通常是在多晶硅層(立體空間）實現(xiàn)靜電隔離結構，就能夠節(jié)約一定的面 積，從而節(jié)約成本。但是采用多晶硅實現(xiàn)的靜電隔離結構，也存在種種弊端。如圖1所示為傳 統(tǒng)具有靜電保護功能的溝槽功率器件結構示意圖，整個器件可分為ESD區(qū)域、柵極連線區(qū)域 和原胞區(qū)域。其中，ESD區(qū)域中靜電隔離結構3就是采用多晶硅摻雜多組P/N相間實現(xiàn)ESD保 護功能。由于靜電隔離結構3將會存在很大的電場強度和電流密度，因此需要將靜電隔離結 構3和半導體硅襯底1有效隔離開，因此在靜電隔離結構下方需要較厚的介質層2隔離，厚度 hi通常需要大于4000A。同時，由于多晶娃本身需要厚度h2通常大于6000人，因此會存在 約IwiI甚至大于ιμπι的臺階差，這種不平坦的結構會使得后續(xù)的沉積介質層4的工藝臺階覆 蓋不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋 層，使器件結構無法實現(xiàn)，使產(chǎn)品的參數(shù)和可靠性不能夠滿足要求。
[0004] 如何通過優(yōu)化產(chǎn)品結構、工藝流程降低由于靜電隔離結構產(chǎn)生的臺階差，使整個 半導體襯底表面平坦，有效解決由于傳統(tǒng)靜電隔離結構的不平坦化使后續(xù)的沉積工藝臺階 覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕 阻擋層等問題，從而實現(xiàn)器件結構，使參數(shù)和可靠性滿足產(chǎn)品的要求，是本技術領域人員所 要研究的內容。

【發(fā)明內容】

[0005] 本發(fā)明的目的在于提供一種溝槽功率器件及制作方法，解決由于傳統(tǒng)靜電隔離結 構所致的半導體襯底表面不平坦而影響后續(xù)的沉積工藝臺階覆蓋能力，特別是光刻出現(xiàn)勻 膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題。
[0006] 為解決上述技術問題，本發(fā)明提供一種溝槽功率器件的制作方法，包括：
[0007] 提供半導體襯底；
[0008] 在所述半導體襯底中形成第一溝槽；
[0009] 在所述第一溝槽的底壁和側壁以及所述半導體襯底表面形成第一阻止層；
[0010] 刻蝕所述第一阻止層和半導體襯底形成第二溝槽和第三溝槽，并去除所述第一阻 止層位于半導體表面上所述第二溝槽和第三溝槽所在區(qū)域的部分，所述第一溝槽的深度小 于所述第二溝槽及第三溝槽的深度；
[0011] 在所述第二溝槽和第三溝槽所在區(qū)域的半導體襯底表面及第二溝槽和第三溝槽 的底壁和側壁上生長柵介電層；
[0012] 形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽；
[0013] 進行平坦化，使得所述半導體襯底表面裸露出柵介電層、第一阻止層和填充材料 層，且所述柵介電層、第一阻止層和填充材料層的上表面齊平；
[0014] 在所述半導體襯底中第一溝槽、第二溝槽和第三溝槽兩側形成P阱；
[0015] 在所述半導體襯底中第一溝槽、第二溝槽及第三溝槽兩側所述P阱上形成N型區(qū)， 在所述第一溝槽內的填充材料層中形成第一摻雜區(qū)；
[0016] 在所述第一溝槽內的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜 區(qū)間隔分布，且摻雜類型不同，形成靜電隔離結構；
[0017] 在所述半導體襯底上形成介質層；
[0018] 刻蝕所述介質層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一摻雜區(qū) 中、第二溝槽的填充材料層中及第三溝槽一側的P阱中；以及
[0019] 在所述接觸孔底部形成P型區(qū)。
[0020] 可選的，對于所述的溝槽功率器件的制作方法，所述第一溝槽的深度為 4000人-丨2000A，寬度為Iym-IOwn，所述第二溝槽的深度為1_-3.5μπι，寬度為0.5μπι-2μπι， 所述第三溝槽的深度為lMi-3.5μηι，寬度為0.1μηι-0.6μηι。
[0021] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0022] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的厚度為 1Q_-8000A。
[0023] 可選的，對于所述的溝槽功率器件的制作方法，所述填充材料層的厚度為0.3μπι-1 μηι〇
[0024] 可選的，對于所述的溝槽功率器件的制作方法，在形成第二溝槽和第三溝槽之后， 在生長柵介電層之前，還包括：
[0025]在所述第二溝槽和第三溝槽的側壁和底壁形成第一氧化層；
[0026]去除所述第一氧化層。
[0027] 可選的，對于所述的溝槽功率器件的制作方法，在形成填充材料層并填充滿所述 第一溝槽、第二溝槽及第三溝槽之后，在進行平坦化之前，還包括：
[0028] 形成第二阻止層，所述第二阻止層覆蓋第一溝槽所在區(qū)域的填充材料層，暴露出 第二溝槽及第三溝槽所在區(qū)域；
[0029]對所述第二溝槽和第三溝槽內的填充材料層進行摻雜。
[0030]可選的，對于所述的溝槽功率器件的制作方法，所述第二阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0031] 可選的，對于所述的溝槽功率器件的制作方法，所述第二阻止層的厚度為 3000A-6000A。
[0032] 可選的，對于所述的溝槽功率器件的制作方法，所述進行平坦化包括：
[0033]去除所述第二阻止層；
[0034] 去除半導體襯底表面的填充材料層，暴露出柵介電層，并減薄所述第一阻止層至 與柵介電層齊平。
[0035] 可選的，對于所述的溝槽功率器件的制作方法，采用濕法工藝去除所述第二阻止 層。
[0036] 可選的，對于所述的溝槽功率器件的制作方法，采用化學機械研磨工藝或回刻工 藝去除所述填充材料層。
[0037] 可選的，對于所述的溝槽功率器件的制作方法，所述第一摻雜區(qū)和第二摻雜區(qū)穿 透所述第一溝槽內的填充材料層。
[0038] 可選的，對于所述的溝槽功率器件的制作方法，所述介質層的材質為二氧化硅、氮 化硅、氮氧化硅、多晶硅的一種或多種組合。
[0039] 可選的，對于所述的溝槽功率器件的制作方法，所述接觸孔位于所述半導體襯底 中的深度為〇. Ium-0.8μηι。
[0040] 可選的，對于所述的溝槽功率器件的制作方法，在所述接觸孔底部形成P型區(qū)之 后，還包括：
[0041] 在所述半導體襯底上形成金屬層，所述金屬層填充所述接觸孔;以及 [0042]在所述金屬層上形成鈍化層。
[0043] 本發(fā)明還提供一種溝槽功率器件，包括：
[0044] 半導體襯底；
[0045] 位于所述半導體襯底中的第一溝槽、第二溝槽及第三溝槽，所述第一溝槽的深度 小于所述第二溝槽及第三溝槽的深度；
[0046] 位于所述第一溝槽所在區(qū)域的半導體襯底表面及所述第一溝槽的底壁和側壁的 第一阻止層；
[0047]位于所述第二溝槽和第三溝槽所在區(qū)域的半導體襯底表面及第二溝槽和第三溝 槽的底壁和側壁上的柵介電層；
[0048]位于第一溝槽、第二溝槽及第三溝槽中的填充材料層，且所述柵介電層、第一阻止 層和填充材料層的上表面齊平；
[0049] 位于所述第一溝槽內的填充材料層中的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜 區(qū)和第二摻雜區(qū)間隔分布，且摻雜類型不同，共同作為靜電隔離結構；
[0050] 位于所述半導體襯底中第一溝槽、第二溝槽和第三溝槽兩側的P阱；
[0051] 位于所述半導體襯底中第一溝槽、第二溝槽及第三溝槽兩側所述P阱上的N型區(qū)；
[0052] 位于所述半導體襯底上的介質層；
[0053] 接觸孔，所述接觸孔貫穿所述介質層并分別延伸至第一溝槽的第一摻雜區(qū)中、第 二溝槽的填充材料層中及第三溝槽一側的P阱中；以及
[0054]位于所述接觸孔底部的P型區(qū)。
[0055] 可選的，對于所述的溝槽功率器件，所述第一溝槽的深度為4000.A-12000A，寬度 為ΙμL?-ΙΟμπι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為0 · 5μηι-2μηι，所述第三溝槽的深度為 1μηι-3 · 5μηι，寬度為0 · 1μηι-0 · 6μηι
[0056] 可選的，對于所述的溝槽功率器件，所述第一阻止層的材料為二氧化硅、氮化硅、 氮氧化硅的一種或多種組合。
[0057] 可選的，對于所述的溝槽功率器件，所述第一阻止層的厚度為ι〇〇〇Α-8000/\。
[0058] 可選的，對于所述的溝槽功率器件，所述填充材料層的厚度為0.3μπι-1μπι。
[0059] 可選的，對于所述的溝槽功率器件，所述第一摻雜區(qū)和第二摻雜區(qū)穿透所述第一 溝槽內的填充材料層。
[0060] 可選的，對于所述的溝槽功率器件，所述介質層的材質為二氧化硅、氮化硅、氮氧 化硅、多晶硅的一種或多種組合。
[0061] 可選的，對于所述的溝槽功率器件，所述接觸孔位于所述半導體襯底中的深度為 0· 1μπι-〇·8μπι〇
[0062] 可選的，對于所述的溝槽功率器件，還包括：
[0063] 位于所述半導體襯底上的金屬層，所述金屬層填充所述接觸孔;以及 [0064]位于所述金屬層上的鈍化層。
[0065] 與現(xiàn)有技術相比，本發(fā)明提供的一種溝槽功率器件及制作方法，通過在半導體襯 底中形成第一溝槽，并將第一阻止層、多晶硅材料層設置于所述第一溝槽中，進而實現(xiàn)了靜 電隔離結構設置在半導體襯底中，避免了靜電隔離結構高于第二溝槽、第三溝槽的情況，使 得半導體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結構的不平坦使后續(xù)的沉積工藝臺階 覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕 阻擋層等問題，從而實現(xiàn)器件結構，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【附圖說明】
[0066] 圖1為現(xiàn)有技術中溝槽功率器件的結構示意圖；
[0067] 圖2為本發(fā)明一實施例中的溝槽功率器件制作方法的流程圖；
[0068]圖3-13為本發(fā)明實施例一實施例中的溝槽功率器件的制作過程中的結構示意圖。
【具體實施方式】
[0069] 下面將結合示意圖對本發(fā)明的溝槽功率器件及制作方法進行更詳細的描述，其中 表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍 然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道， 而并不作為對本發(fā)明的限制。
[0070] 在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0071] 本發(fā)明提供一種溝槽功率器件及制作方法，所述溝槽功率器件的制作方法包括：
[0072] 步驟Sll、提供半導體襯底；
[0073] 步驟S12、在所述半導體襯底中形成第一溝槽；
[0074]步驟S13、在所述第一溝槽的底壁和側壁以及所述半導體襯底表面形成第一阻止 層；
[0075]步驟S14、刻蝕所述第一阻止層和半導體襯底形成第二溝槽和第三溝槽，并去除所 述第一阻止層位于半導體襯底上所述第二溝槽和第三溝槽所在區(qū)域的部分，所述第一溝槽 的深度小于所述第二溝槽及第三溝槽的深度；
[0076]步驟S15、在所述第二溝槽和第三溝槽所在區(qū)域的半導體襯底表面及第二溝槽和 第三溝槽的底壁和側壁上生長柵介電層；
[0077]步驟S16、形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽；
[0078]步驟S17、進行平坦化，使得所述半導體襯底表面裸露出柵介電層、第一阻止層和 填充材料層，且所述柵介電層、第一阻止層和填充材料層的上表面齊平；
[0079]步驟S18、在所述半導體襯底中第一溝槽、第二溝槽和第三溝槽兩側形成P阱；
[0080]步驟S19、在所述半導體襯底中第一溝槽、第二溝槽及第三溝槽兩側所述P阱上形 成N型區(qū)，在所述第一溝槽內的填充材料層中形成第一摻雜區(qū)；
[0081] 步驟S20、在所述第一溝槽內的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和 第二摻雜區(qū)間隔分布，且摻雜類型不同，形成靜電隔離結構；
[0082] 步驟S21、在所述半導體襯底上形成介質層；
[0083] 步驟S22、刻蝕所述介質層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一 摻雜區(qū)中、第二溝槽的填充材料層中及第三溝槽一側的P阱中；以及
[0084] 步驟S23、在所述接觸孔底部形成P型區(qū)。
[0085] 下面請結合圖2及圖3-13對本發(fā)明的溝槽功率器件及制作方法進行詳細介紹。其 中圖2為本發(fā)明一實施例中的溝槽功率器件制作方法的流程圖；圖3-13為本發(fā)明實施例一 實施例中的溝槽功率器件的制作過程中的結構示意圖。
[0086] 首先，執(zhí)行步驟Sll，如圖3所示，提供半導體襯底10。所述半導體襯底10可以是硅 襯底、鍺硅襯底、m-v族元素化合物襯底或本領域技術人員公知的其他半導體材料襯底， 本實施例中米用的是娃襯底。更具體地，本實施例中米用的娃襯底可以形成有MOS場效應晶 體管、IGBT絕緣柵場效應晶體管、肖特基等半導體器件。
[0087] 具體的，在本步驟Sll中，所述具有特定摻雜類型的半導體襯底，指的是根據(jù)產(chǎn)品 特性摻雜一定雜質量的N型和P型半導體襯底。
[0088] 接著，執(zhí)行步驟S12,在所述半導體襯底10中形成第一溝槽11a。請繼續(xù)參考圖3,可 以是在所述半導體襯底10上采用干法刻蝕刻蝕硅，形成具有一定深度h3的臺階差，獲得所 述第一溝槽11 a。這一深度h 3可以是4000:人-12:00Q人。在本發(fā)明中，形成的所述第一溝槽 Ila目的是為了將之后的靜電隔離結構制作在該第一溝槽Ila中。所述第一溝槽Ila的寬度 可以為1μπι-10μηι。
[0089] 接著，執(zhí)行步驟S13,在所述第一溝槽Ila的底壁和側壁以及所述半導體襯底10表 面形成第一阻止層11。在本發(fā)明實施例中，所述第一阻止層11的材料為二氧化硅、氮化硅、 氮氧化硅等材料，或為所述氧化硅、氮化硅、氮氧化硅、等材料的一種或多種組合。
[0090] 具體的，在本步驟S13中，本實施例所述第一阻止層21的材料選擇為氧化硅，厚度 為 Ι000Α-8000Α。
[0091]然后，執(zhí)行步驟S14,請繼續(xù)參考圖4,刻蝕所述第一阻止層11和半導體襯底10形成 第二溝槽Ilb和第三溝槽11c，并去除所述第一阻止層11位于半導體襯底上所述第二溝槽 Ilb和第三溝槽Ilc所在區(qū)域的部分，所述第一溝槽Ila的深度小于所述第二溝槽Ilb及第三 溝槽IIc的深度。具體的，本次刻蝕可以采用干法刻蝕進行，在光刻后打開的窗口的基礎上， 依次刻蝕第一阻止層11和半導體襯底10,從而形成第二溝槽Ilb和第三溝槽11c。
[0092] 具體的，所述第二溝槽Ilb和第三溝槽lie的深度為1μπι-3.5μπι，所述第二溝槽Ilb 的寬度為〇. 5μπι-2μπι，所述第三溝槽11c的寬度為0 . Ιμπι-0.6μπι。其中，所述第二溝槽I Ib為柵 極引線區(qū)，所述第三溝槽lie為原胞區(qū)域。
[0093] 具體的，在本實施例中，去除所述第一溝槽Ila所在區(qū)域之外的半導體襯底10表面 的第一阻止層11(即所述第一阻止層11位于半導體襯底上所述第二溝槽Ilb和第三溝槽lie 所在區(qū)域的部分)可以是采用的較稀的BOE腐蝕液來完成。
[0094]然后，執(zhí)行步驟S141，較佳的，在1000°C-1200°C溫度范圍內執(zhí)行高溫犧牲氧化，對 所述第二溝槽I ib和第三溝槽I ic的底壁和側壁進行高溫修復，產(chǎn)生約丨oA-丨〇〇〇〇 A厚度的 第一氧化層，然后采用較稀的BOE腐蝕液漂洗去除所述第一氧化層。
[0095] 然后，執(zhí)行步驟S15，請繼續(xù)參考圖5，在所述第二溝槽I Ib及第三溝槽I Ic所在區(qū)域 的半導體襯底10表面及所述第二溝槽Ilb及第三溝槽lie的側壁和底壁上生長柵介電層12。 所述柵介電層12的生長可以采用摻氯氧化來完成，溫度范圍為1000°C-120(TC，所述柵介電 層12的厚度范圍為5〇/\-5000A,較佳的，當柵介電層12的厚度為200A-600A時，可以作 為后續(xù)注入的掩蔽層使用(柵介電層12的厚度關系到Vth\Qg等多項參數(shù)，其厚度根據(jù)產(chǎn)品 特性來定，因此本領域技術人員可以依據(jù)實際需要設定柵介電層12的厚度）。
[0096] 然后，執(zhí)行步驟S16,請參考圖6,形成填充材料層13并填充滿所述第一溝槽11a、第 二溝槽I Ib及第三溝槽I Ic。較佳的，所述填充材料層13的材料選擇為不摻雜多晶硅，即未摻 雜任何P或N型雜質的的多晶硅。本步驟主要考慮的是因為靜電隔離結構需要通過在隔離材 料層13上進行較精確的區(qū)域性注入，實現(xiàn)ESD隔離功能，如果沉積的過程中存在摻雜，則后 續(xù)調整靜電隔離結構的P型和N型的濃度存在較大的不確定性，會對靜電隔離結構的功能產(chǎn) 生影響。
[0097] 具體的，在步驟S16中，所述沉積的不摻雜多晶，其厚度由于需要具備承受ESD耐壓 釋放能力，通常需要厚于3000A，例如〇·3μπι-1μπι。
[0098] 然后，請參考圖7,執(zhí)行步驟S161，形成第二阻止層14,所述第二阻止層14覆蓋第一 溝槽I Ia所在區(qū)域的填充材料層13，暴露出第二溝槽I Ib及第三溝槽I Ic所在區(qū)域。
[0099] 具體的，可以是先在整個半導體襯底10上形成第二阻止層14,然后進行光刻刻蝕 去除第一溝槽Ila所在區(qū)域之外的第二阻止層。
[0100] 可選的，所述第二阻止層14的材料為二氧化硅、氮化硅、氮氧化硅等材料，或為所 述氧化硅、氮化硅、氮氧化硅、等材料的一種或多種組合。具體的，本實施例所述第二阻止層 14的材料為氧化硅，厚度為3 〇〇〇 A-6000A。
[0101] 之后，執(zhí)行步驟S162,對所述第二溝槽Ilb和第三溝槽lie內的填充材料層13進行 摻雜。具體的，可以是采用磷預沉積的方式進行摻雜。保留的第二阻止層14則起著防止第一 溝槽I Ia中的填充材料層13不被摻雜到。
[0102]之后，執(zhí)行步驟S17,請參考圖8,進行平坦化，使得所述半導體襯底10表面裸露出 柵介電層12、第一阻止層11和填充材料層13,且所述柵介電層12、第一阻止層11和填充材料 層13的上表面齊平。具體的，本步驟包括依次去除所述半導體襯底10表面上的第二阻止層 14、填充材料層13、部分第一阻止層11，使半導體襯底10表面裸露出柵介電層12、第一阻止 層11和填充材料層13,且所述柵介電層12、第一阻止層11和填充材料層13上表面齊平。
[0103] 所述第二阻止層14的去除通?？梢圆捎脻穹üに囘M行。
[0104] 所述填充材料層13的去除通?？梢圆捎没瘜W機械研磨工藝(CMP)，也可以采用回 刻工藝，使溝槽中填充材料層13和半導體襯底10表面上的柵介電層12齊平。
[0105] 并且，可以先采用CMP工藝將第一溝槽Ila所在區(qū)域的填充材料層研磨至與第一阻 止層11齊平，再干法刻蝕裸露出的第一阻止層11至柵介電層12的厚度，接著再用CMP工藝將 第一溝槽Ila中凸起的填充材料層13研磨至柵介電層12和第一阻止層11所在平面，以使得 獲得的整個結構上表面齊平。
[0106] 由圖8可見，經(jīng)過平坦化后，第一溝槽中形成靜電隔離層15a，第二溝槽中形成柵極 材料層15b，第三溝槽中形成柵極材料層15c。
[0107] 之后，執(zhí)行步驟S18,如圖9所示，在所述半導體襯底10中第一溝槽11a、第二溝槽 Ilb和第三溝槽Ilc兩側形成P阱16。具體的，可以進行第一次離子注入和退火，在所述半導 體襯底10中第一溝槽11a、第二溝槽Ilb及第三溝槽Ilc兩側形成P阱16。
[0108] 本步驟S18中，所述第一次離子注入和退火為采用硼離子注入，注入能量為60KeV_ 150Kev，注入劑量 lE13/cm2-lE14/cm2,退火溫度為 1000°C-1200°C。
[0109] 由于所述P阱16的注入濃度相對填充材料層13的摻雜需要的較淡，因此可以整片 直接注入。
[0110] 具體的，需要保留下來的柵介電層12和第一阻止層11在半導體襯底10表面上的厚 度一致，并且如果厚度大于800A將會使注入原子不容易穿透，可以漂盡后重新生長專門用 于注入掩蔽的氧化層。
[0111] 更具體的，如果保留下來的柵介電層12和第一阻止層11在半導體襯底10表面上的 厚度小于200A,作為注入掩蔽的效果將不佳，因此，保留下來的柵介電層12和第一阻止層 11在半導體襯底1 〇表面上的厚度應該在2〇〇/\-600
[0112] 之后，執(zhí)行步驟S19,請參考圖10,在所述半導體襯底10中第一溝槽11a、第二溝槽 Ilb及第三溝槽Ilc兩側所述P阱16上形成N型區(qū)17a，在所述第一溝槽Ila內的填充材料層13 中形成第一摻雜區(qū)17b。具體的，可以進行第二次離子注入，在所述半導體襯底10中第一溝 槽I la、第二溝槽I Ib及第三溝槽I Ic兩側形成N型區(qū)17a，在所述第一溝槽I Ia內的填充材料 層中形成第一摻雜區(qū)17b，所述N型區(qū)17a的結深深度小于所述P阱16的深度，所述第一摻雜 區(qū)17b穿透所述第一溝槽Ila內的填充材料層13。
[0113] 通常實際工藝中，器件的N型區(qū)17a和靜電隔離結構的第一摻雜區(qū)17b的注入劑量 相差不大，可以通過設計調整靜電隔離結構的第一摻雜區(qū)17b的寬度和數(shù)量，使N型區(qū)17a和 靜電隔離結構的第一摻雜區(qū)17b的注入同時加工，減少光刻、注入加工成本。
[0114] 所述第二次離子注入為采用磷離子注入，注入能量為60KeV-150KeV，注入劑量 lE14/cm2-lE16/cm2。
[0115] 由步驟S18和步驟S19的注入劑量可知，形成的N型區(qū)17a的摻雜濃度大于P阱16的 摻雜濃度，因此所述N型區(qū)17a即為N型重摻雜區(qū)。
[0116] 之后，執(zhí)行步驟S20,如圖11所示，在所述第一溝槽內Ila的填充材料層13中形成第 二摻雜區(qū)18,所述第一摻雜區(qū)17b和第二摻雜區(qū)18間隔分布，且摻雜類型不同，形成靜電隔 離結構。具體的，可以進行第三次離子注入，在所述第一溝槽Ila內的填充材料層13中形成 第二摻雜區(qū)18,所述第一摻雜區(qū)17b和第二摻雜區(qū)18間隔分布，所述第二摻雜區(qū)18穿透所述 第一溝槽I Ia內的填充材料層13，形成靜電隔離結構。
[0117] 所述第三次離子注入為采用硼離子注入，注入能量為60KeV-150KeV，注入劑量 lE14/cm2-lE16/cm2。
[0118] 具體的，在本步驟S20中，所述靜電隔離結構的第一摻雜區(qū)17b和第二摻雜區(qū)18,需 要根據(jù)靜電隔離結構的P/N間距和個數(shù)，做N和P注入能量、劑量的匹配，只有靜電隔離結構 的P/N間距和個數(shù)，N和P注入能量、劑量的匹配好且余量充足的情況下，才能實現(xiàn)最佳的ESD 表現(xiàn)能力，充分利用靜電隔離結構的面積，減少芯片面積。
[0119] 更具體的，在相同的ESD設計和工藝條件下，靜電隔離結構面積越大，N/P的對數(shù)越 多，其靜電隔離結構的耐壓越大，通常ESD能力越強；
[0120] 更具體的，ESD測試通常需要大于2000V，在特殊結構里會要求大于4000V甚至 6000V以上，此時ESD的設計、工藝優(yōu)化顯得尤為重要。
[0121] 之后，還可以繼續(xù)執(zhí)行步驟S21，請參考圖12,在所述半導體襯底10上形成介質層 19。具體的，可以采用沉積工藝形成所述介質層19并做回流退火。所述回流退火的過程優(yōu)化 介質層19在形成時的平坦化過程，同時也是對前面第一摻雜區(qū)17b和第二摻雜區(qū)18注入，以 及N型區(qū)17a的注入的退火激活過程。所述回流退火溫度為800°C-1000°C。
[0122] 繼續(xù)執(zhí)行步驟S22,請繼續(xù)參考圖12,刻蝕所述介質層19以形成接觸孔19a，19b和 19c，所述接觸孔19a，19b和19c分別延伸至第一溝槽Ila的第一摻雜區(qū)17b中、第二溝槽Ilb 的填充材料層13中及第三溝槽Ilc一側的P講16中。所述接觸孔19a，19b和19c位于半導體襯 底I 〇中的深度h4等于N型區(qū)17a退火后的深度，其深度0.1μπι-0.8μπι。
[0123] 繼續(xù)執(zhí)行步驟S23,如圖12所示，在所述接觸孔19a，19b和19c底部形成P型區(qū)21d。 具體的，進行第四次離子注入和退火，形成所述P型區(qū)19d。所述第四次離子注入為注入元素 BI 1或BF2，也可以是先注BI 1再注BF2。
[0124] 具體的，在步驟S23中，注入能量為20KeV-100KeV，注入劑量為lE14/cm2-lE16/cm 2， 例如可以采用零度角注入。在注入后，可選擇爐管或快速退火（RTA)，退火溫度為500°C-1000 tCo
[0125] 繼續(xù)執(zhí)行步驟S24，請參考圖13，在所述半導體襯底10上形成金屬層20，所述金屬 層20填充所述接觸孔19a，19b和19c并與所述P型區(qū)19d相接觸。具體的，所述沉積的金屬層 22可以為含鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁(Al)、硅化鋁(AlSi)、銅硅鋁合 金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或化合物材質。具體的，所述金屬層20可以是采用干法 刻蝕后形成的金屬連線。
[0126] 進一步的，當步驟S24完成后，已經(jīng)實現(xiàn)器件的金屬化，可以根據(jù)產(chǎn)品的需要增加 鈍化層保護，完成器件正面結構的加工；
[0127] 更進一步的，當正面結構完成后，經(jīng)過減薄、背金、劃片等一系列后道工藝完成器 件的最終實現(xiàn)。
[0128] 下面請結合圖3-圖13,可見本發(fā)明提供的溝槽功率器件，包括：
[0129] 半導體襯底1〇;
[0130] 位于所述半導體襯底10中第一溝槽11a、第二溝槽Ilb及第三溝槽11c;，所述第一 溝槽I Ia的深度小于所述第二溝槽I Ib及第三溝槽I Ic的深度較佳的，所述第一溝槽I Ia的深 度為4000A-12000A,寬度為1μπι-1〇Μ?，所述第二溝槽I Ib的深度為ΙμL?-3.5μπι，寬度為0.5 μηι-2μηι，所述第三溝槽11 c的深度為ΙμL?-3.5μηι，寬度為0.1μηι-0.6μηι;
[0131] 位于所述第一溝槽Ila所在區(qū)域的半導體襯底10表面及所述第一溝槽Ila的底壁 和側壁的第一阻止層11，較佳的，所述第一阻止層11的材料為二氧化硅、氮化硅、氮氧化硅 的一種或組合，所述第一阻止層11位于所述第一溝槽Iia底壁的厚度為丨000Α-20000入；
[0132] 位于所述第二溝槽Ilb和第三溝槽Ilc所在區(qū)域的半導體襯底10表面及第二溝槽 I Ib和第三溝槽11 c的底壁和側壁上的柵介電層12 ;較佳的，所述柵介電層12的厚度為 50Α-5000Α;
[0133] 位于第一溝槽lla、第二溝槽Ilb及第三溝槽Ilc中的填充材料層13,且所述柵介電 層12、第一阻止層11和填充材料層13的上表面齊平，所述填充材料層13的厚度為0.3μπι-1μ m；
[0134] 位于所述第一溝槽內Ila的填充材料層13中的第一摻雜區(qū)17b和第二摻雜區(qū)18,所 述第一摻雜區(qū)17b和第二摻雜區(qū)18間隔分布，且摻雜類型不同，共同作為靜電隔離結構；
[0135] 位于所述半導體襯底10中第一溝槽11a、第二溝槽Ilb和第三溝槽Ilc兩側的P阱 16；
[0136] 位于所述半導體襯底10中第一溝槽11a、第二溝槽Ilb和第三溝槽Ilc兩側所述P阱 16上的N型區(qū)17a;所述N型區(qū)17a的結深深度小于所述P阱16的深度；
[0137] 位于所述半導體襯底10上的介質層19;
[0138] 接觸孔19a，19b和19c，所述接觸孔19a，19b和19c貫穿所述介質層19并分別延伸至 第一溝槽Ila中的第一摻雜區(qū)17b中、第二溝槽Ilb中的填充材料層13中及第三溝槽Ilc一側 的P講16中，所述接觸孔19a，19b和19c位于所述半導體襯底10中的深度等于N型區(qū)17a退火 后的深度，其深度〇. Iwn-0.8μηι;
[0139] 位于所述接觸孔19a，19b和19c底部的P型區(qū)19d;
[0140] 金屬層20,所述金屬層20填充所述接觸孔19a，19b和19c并與所述P型區(qū)19d相接 觸;較佳的，所述金屬層20的材料為鈦、氮化鈦、硅化鈦、鎢、鋁、硅化鋁、銅硅鋁合金、銅或鎳 等金屬或金屬的化合物；以及 [0141]位于所述金屬層20上的鈍化層。
[0142]由此，本發(fā)明提供的一種溝槽功率器件及制作方法，通過提供半導體襯底;在所述 半導體襯底中形成第一溝槽;在所述第一溝槽的底壁和側壁以及所述半導體襯底表面形成 第一阻止層;刻蝕所述第一阻止層和半導體襯底形成第二溝槽和第三溝槽，并去除所述第 一阻止層位于半導體表面上所述第二溝槽和第三溝槽所在區(qū)域的部分，所述第一溝槽的深 度小于所述第二溝槽及第三溝槽的深度;在所述第二溝槽和第三溝槽所在區(qū)域的半導體襯 底表面及第二溝槽和第三溝槽的底壁和側壁上生長柵介電層;形成填充材料層并填充滿所 述第一溝槽、第二溝槽及第三溝槽;進行平坦化，使得所述半導體襯底表面裸露出柵介電 層、第一阻止層和填充材料層，且所述柵介電層、第一阻止層和填充材料層的上表面齊平； 在所述半導體襯底中第一溝槽、第二溝槽和第三溝槽兩側形成P阱;在所述半導體襯底中第 一溝槽、第二溝槽及第三溝槽兩側所述P阱上形成N型區(qū)，在所述第一溝槽內的填充材料層 中形成第一摻雜區(qū)；在所述第一溝槽內的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū) 和第二摻雜區(qū)間隔分布，且摻雜類型不同，形成靜電隔離結構;在所述半導體襯底上形成介 質層;刻蝕所述介質層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一摻雜區(qū)中、第 二溝槽的填充材料層中及第三溝槽一側的P阱中；以及在所述接觸孔底部形成P型區(qū)。進而 實現(xiàn)了靜電隔離結構設置在半導體襯底中，避免了靜電隔離結構高于第二溝槽、第三溝槽 的情況，使得半導體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結構的不平坦使后續(xù)的沉 積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有 效作為刻蝕阻擋層等問題，從而實現(xiàn)器件結構，使參數(shù)和可靠性滿足產(chǎn)品的要求。
[0143] 進一步的，本發(fā)明的一種溝槽功率器件結構及制作方法，可以運用在包括但不限 于CMOS、BCD、功率MOSFET、大功率晶體管、IGBT和肖特基等產(chǎn)品中。
[0144] 顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍 之內，則本發(fā)明也意圖包含這些改動和變型在內。
【主權項】
1. 一種溝槽功率器件的制作方法，包括： 提供半導體襯底； 在所述半導體襯底中形成第一溝槽； 在所述第一溝槽的底壁和側壁以及所述半導體襯底表面形成第一阻止層； 刻蝕所述第一阻止層和半導體襯底形成第二溝槽和第三溝槽，并去除所述第一阻止層 位于半導體表面上所述第二溝槽和第三溝槽所在區(qū)域的部分，所述第一溝槽的深度小于所 述第二溝槽及第三溝槽的深度； 在所述第二溝槽和第三溝槽所在區(qū)域的半導體襯底表面及第二溝槽和第三溝槽的底 壁和側壁上生長柵介電層； 形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽； 進行平坦化，使得所述半導體襯底表面裸露出柵介電層、第一阻止層和填充材料層，且 所述柵介電層、第一阻止層和填充材料層的上表面齊平； 在所述半導體襯底中第一溝槽、第二溝槽和第三溝槽兩側形成P阱； 在所述半導體襯底中第一溝槽、第二溝槽及第三溝槽兩側所述P阱上形成N型區(qū)，在所 述第一溝槽內的填充材料層中形成第一摻雜區(qū)； 在所述第一溝槽內的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)間 隔分布，且摻雜類型不同，形成靜電隔離結構； 在所述半導體襯底上形成介質層； 刻蝕所述介質層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一摻雜區(qū)中、第 二溝槽的填充材料層中及第三溝槽一側的p阱中；以及 在所述接觸孔底部形成P型區(qū)。2. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一溝槽的深度為 4_QA-120(KLi，寬度為所述第二溝槽的深度為lwn-3.5μηι，寬度為0.5μηι-2μηι， 所述第三溝槽的深度為lwn-3.5μηι，寬度為0.1μηι-0.6μηι。3. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。4. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的厚 度為 1000Α-8000Α。5. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述填充材料層的厚度 為Ο·3ym-lym。6. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在形成第二溝槽和第三 溝槽之后，在生長柵介電層之前，還包括： 在所述第二溝槽和第三溝槽的側壁和底壁形成第一氧化層； 去除所述第一氧化層。7. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在形成填充材料層并填 充滿所述第一溝槽、第二溝槽及第三溝槽之后，在進行平坦化之前，還包括： 形成第二阻止層，所述第二阻止層覆蓋第一溝槽所在區(qū)域的填充材料層，暴露出第二 溝槽及第三溝槽所在區(qū)域； 對所述第二溝槽和第三溝槽內的填充材料層進行摻雜。8. 如權利要求7所述的溝槽功率器件的制作方法，其特征在于，所述第二阻止層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。9. 如權利要求7所述的溝槽功率器件的制作方法，其特征在于，所述第二阻止層的厚度 為3000A-6000A。10. 如權利要求7所述的溝槽功率器件的制作方法，其特征在于，所述進行平坦化包括： 去除所述第二阻止層； 去除半導體襯底表面的填充材料層，暴露出柵介電層，并減薄所述第一阻止層至與柵 介電層齊平。11. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，采用濕法工藝去除所 述第二阻止層。12. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，采用化學機械研磨工 藝或回刻工藝去除所述填充材料層。13. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一摻雜區(qū)和第 二摻雜區(qū)穿透所述第一溝槽內的填充材料層。14. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述介質層的材質為 二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。15. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述接觸孔位于所述 半導體襯底中的深度為〇· 1μηι-〇·8μηι。16. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述接觸孔底部形 成Ρ型區(qū)之后，還包括： 在所述半導體襯底上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。17. -種溝槽功率器件，包括： 半導體襯底； 位于所述半導體襯底中的第一溝槽、第二溝槽及第三溝槽，所述第一溝槽的深度小于 所述第二溝槽及第三溝槽的深度； 位于所述第一溝槽所在區(qū)域的半導體襯底表面及所述第一溝槽的底壁和側壁的第一 阻止層； 位于所述第二溝槽和第三溝槽所在區(qū)域的半導體襯底表面及第二溝槽和第三溝槽的 底壁和側壁上的柵介電層； 位于第一溝槽、第二溝槽及第三溝槽中的填充材料層，且所述柵介電層、第一阻止層和 填充材料層的上表面齊平； 位于所述第一溝槽內的填充材料層中的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜區(qū)和 第二摻雜區(qū)間隔分布，且摻雜類型不同，共同作為靜電隔離結構； 位于所述半導體襯底中第一溝槽、第二溝槽和第三溝槽兩側的Ρ阱； 位于所述半導體襯底中第一溝槽、第二溝槽及第三溝槽兩側所述Ρ阱上的Ν型區(qū)； 位于所述半導體襯底上的介質層； 接觸孔，所述接觸孔貫穿所述介質層并分別延伸至第一溝槽的第一摻雜區(qū)中、第二溝 槽的填充材料層中及第三溝槽一側的P阱中；以及 位于所述接觸孔底部的P型區(qū)。18. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一溝槽的深度為 4000A-丨2000A，寬度為Ιμπι-ΙΟμπι，所述第二溝槽的深度為ΙμL?-3.5μL?，寬度為0.5μηι-2μηι， 所述第三溝槽的深度為lwn-3.5μηι，寬度為0.1μηι-0.6μηι。19. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。20. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一阻止層的厚度為 100()Α-800〇Α〇21. 如權利要求17所述的溝槽功率器件，其特征在于，所述填充材料層的厚度為0.3μπι-Ιμπ?ο22. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一摻雜區(qū)和第二摻雜區(qū)穿 透所述第一溝槽內的填充材料層。23. 如權利要求17所述的溝槽功率器件，其特征在于，所述介質層的材質為二氧化硅、 氮化硅、氮氧化硅、多晶硅的一種或多種組合。24. 如權利要求17所述的溝槽功率器件，其特征在于，所述接觸孔位于所述半導體襯底 中的深度為〇. lMi-0.8μηι。25. 如權利要求17所述的溝槽功率器件，其特征在于，還包括： 位于所述半導體襯底上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號】H01L21/336GK106057681SQ201610555402
【公開日】2016年10月26日
【申請日】2016年7月12日
【發(fā)明人】楊彥濤, 趙金波, 陳琛, 梅良波, 彭博威
【申請人】杭州士蘭集成電路有限公司