專利名稱：模制重配置晶片、使用其的疊置封裝及該封裝的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種疊置封裝，更詳細(xì)而言，涉及一種^^莫制的重配置晶片、 使用該晶片的疊置封裝，以及制造該疊置封裝的方法，該晶片可以簡化工藝 并減少制造成本。
背景技術(shù)：
半導(dǎo)體集成裝置的封裝技術(shù)的持續(xù)發(fā)展導(dǎo)致裝置的小型化與高容量化。 近年來各種能夠滿足小型化，高容量化及高效率安裝的疊置封裝技術(shù)已被開 發(fā)了。術(shù)語、、疊置〃 用在半導(dǎo)體工業(yè)意思為垂直疊置至少兩片半導(dǎo)體芯片或 封裝。利用疊置技術(shù)，在存儲器裝置的情形，可以實現(xiàn)一種具有可經(jīng)半導(dǎo)體 集成工藝獲得的較大存儲容量、以及安裝面積的使用上增加效率的產(chǎn)品。取決于制造技術(shù)，疊置封裝可分為第一型，其中個別的半導(dǎo)體芯片疊 置且疊置后的半導(dǎo)體芯片被一次封裝；第二型，其中個別分開封裝的半導(dǎo)體 芯片被疊置。疊置封裝使用金屬線或貫通硅通孔(through-silicon via)來將 半導(dǎo)體芯片相互電連接。圖1為使用金屬線的傳統(tǒng)疊置封裝的剖面圖。參照圖1,使用金屬線的疊置封裝100中，至少有兩個半導(dǎo)體芯片110 通過粘接劑114疊置于基板120上。各芯片110及基板120通過金屬線116 相互電連4妄。圖1中，未經(jīng)說明的參考標(biāo)號112指接合焊墊，122為連接焊墊，124 為球形焊接點，126為電路導(dǎo)線，170為外部連接端子，及190為密封劑。然而在使用金屬線的傳統(tǒng)疊置封裝中，由于電信號經(jīng)金屬線傳輸，因此 信號交換速率不高，且由于使用許多金屬線，個別芯片的電特性易于劣化。 此外，基板中須有額外的區(qū)域來形成金屬線，因此增加了封裝的尺寸，更因 須有間隙以供將金屬線鍵合于接合焊墊，因此整個封裝高度增加。因此，為了克服使用金屬線的疊置封裝造成的問題，避免疊置封裝電特5性的劣化，并且能夠使得疊置封裝的小型化，在本領(lǐng)域中曾推薦使用貫通硅 通孔的方式。圖2為說明使用貫通硅通孔的傳統(tǒng)疊置封裝的剖面圖。參照圖2，使用貫通硅通孔的疊置封裝200中，其中形成有貫通硅通孔230的半導(dǎo)體芯片210疊置于基板220上，如此則可互連相對應(yīng)的貫通硅通孔230。在圖2中，未經(jīng)說明的參考標(biāo)號212指接合焊墊，222為連接焊墊，224 為球形焊接點，226為電路導(dǎo)線，而270為外部連接端子。在使用貫通硅通孔的疊置封裝中，由于通過貫通硅通孔形成電連接，因 此避免了半導(dǎo)體芯片電特性的降低，而增加了半導(dǎo)體芯片的操作速率，使得 能夠小型化。然而在使用貫通硅通孔的傳統(tǒng)疊置封裝中，必須形成貫通硅通孔以貫穿 半導(dǎo)體芯片，且在形成有貫通硅通孔的半導(dǎo)體芯片部分中不能形成電路。因 此工藝的復(fù)雜性增加了制造成本，且因須要通過設(shè)計顧慮貫通硅通孔的半導(dǎo) 體芯片來制備晶片，不能使用包括廣泛應(yīng)用的半導(dǎo)體芯片的晶片。發(fā)明內(nèi)容本發(fā)明的一實施例涉及模制的重配置晶片，使用其的疊置封裝，及制造 該疊置封裝的方法，該晶片可簡化工藝。本發(fā)明的另一實施例涉及模制的重配置晶片，使用其的疊置封裝，及制 造該疊置封裝的方法，該晶片可降低制造成本。在一方面中，模制的重配置晶片包括模制部，形成以包圍半導(dǎo)體芯片 側(cè)面與下表面，各半導(dǎo)體芯片具有在其上表面上的多個接合焊墊；貫通電極， 形成于各半導(dǎo)體芯片兩側(cè)的模制部中；及重分布線，形成于以互連貫通電極 與鄰近接合焊墊。貫通電極與重分布線形成以相互集成。另一方面中，疊置封裝包括至少兩個疊置封裝單元，每一封裝單元包括: 在其上表面上具有接合焊墊的半導(dǎo)體芯片；包圍半導(dǎo)體芯片側(cè)面的^^莫制部； 形成于模制部中的貫通電極；及形成以相互連接貫通電極與鄰近接合焊墊的 重分布線。各貫通電極的下表面/人封裝單元的下表面突出。 貫通電極與重分布線的形成以相互集成。 各疊置封裝單元具有互不相同尺寸的半導(dǎo)體芯片。具有不同尺寸的半導(dǎo)體芯片的各疊置封裝單元具有相同的整體尺寸。疊置封裝還包括基板，其上裝設(shè)疊置封裝；和外連接端子，裝設(shè)到基 板的下表面。疊置封裝還包括介于疊置封裝單元間及最下層疊置封裝單元與基板之 間的填充材料。疊置封裝還包括形成于最上層封裝單元的上表面上的蓋層。 疊置封裝還包括密封劑，形成于填充于疊置單元間及最下層封裝單元與 基板之間，以覆蓋包括最上層封裝單元的上表面的基板上表面。 疊置封裝單元以面向下方式疊置于基板上。疊置封裝還包括疊置于最上層封裝單元上的半導(dǎo)體芯片，而并未具有貫 通電極與重分布線。未具有貫通電極與重分布線的半導(dǎo)體芯片的接合焊墊再對準(zhǔn)以對應(yīng)于 最上層封裝單元的貫通電極。再另一方面中，制造疊置封裝的方法包括的步驟有在多個模制的重配 置晶片的各個的模制部的一部分中界定溝槽，該部分鄰近于多個半導(dǎo)體芯片 的接合焊墊，各模制的重配置晶片具有其上表面上設(shè)有接合焊墊的多個半導(dǎo) 體芯片，及形成以包圍半導(dǎo)體芯片的側(cè)面和下表面的模制部；形成貫通電極 于溝槽中，并形成互連鄰近的貫通電極與接合焊墊的重分布線；移除模制的 重配置晶片的下表面以暴露貫通電極的下表面，因而構(gòu)成多個封裝單元；疊 置封裝單元使各對應(yīng)的貫通電極相互連接；及在芯片級切割在晶片級疊置的 封裝單元。形成貫通電極及重分布線的步驟包括形成金屬種子層于包括溝槽的模 制的重配置晶片的上表面上；形成金屬層于金屬種子層上以填充溝槽；及將 金屬層與金屬種子層圖案化。在形成金屬種子層的步驟后與圖案化金屬層與金屬種子層的步驟前，該 方法還包括的步驟有回蝕刻金屬層以減小金屬層的厚度。模制的重配置晶片下表面的移除利用研磨與蝕刻工藝中的至少 一種來進(jìn)行，使得模制部在模制的重配置晶片的下表面上被移除。在疊置封裝單元的步驟后，該方法還包括有步驟將填充材料夾于封裝單元間并形成蓋層于最上封裝單元上。疊置封裝單元各自具有尺寸不同的半導(dǎo)體芯片。在芯片級切割封裝單元的步驟之后，該方法還包括的步驟為將形成有貫通電極的疊置封裝單元裝設(shè)于基板。制造方法還包括的步驟為將填充材料夾于裝設(shè)于基板的最下層封裝單元與基板間。在將疊置封裝單元裝設(shè)于基板的步驟后，該方法還包括的步驟為形成 密封劑以填充于疊置封裝間及最下層封裝單元與基才反之間，并且覆蓋包括最 上層封裝單元的上表面的基板的上表面。在將疊置封裝單元裝設(shè)于基板后，該方法還包括的步驟為將外部連接 端子裝設(shè)于基板的下表面。


圖1為示出使用金屬線的傳統(tǒng)疊置封裝的剖面圖。 圖2為示出使用貫通硅通孔的傳統(tǒng)疊置封裝的剖面圖。 圖3A及3B為說明傳統(tǒng)的模制的重配置晶片的視圖與相片。 圖4為根據(jù)本發(fā)明第 一 實施例的模制的重配置晶片的剖面圖。 圖5為根據(jù)本發(fā)明第二實施例的疊置封裝的剖面圖。 圖6A至6F為示出根據(jù)本發(fā)明第二實施例的疊置封裝制造方法工藝的剖 面圖。圖7為示出根據(jù)本發(fā)明第三實施例的疊置封裝的剖面圖。 圖8為示出根據(jù)本發(fā)明第四實施例的疊置封裝的剖面圖。 圖9為示出根據(jù)本發(fā)明第五實施例的疊置封裝的剖面圖。
具體實施方式
在本發(fā)明中，模制的重配置晶片的制造方式為模制部形成以包圍在其上 設(shè)有接合焊墊的半導(dǎo)體芯片的側(cè)面與下表面，貫通電極則形成于模制部的側(cè) 面模制部分，且重分布線將貫通電極與接合焊墊相互連接。疊置封裝利用模 制的重配置晶片而實現(xiàn)。詳細(xì)的說，模制的重配置晶片包括通常具有良好品質(zhì)的半導(dǎo)體芯片， 其以規(guī)則間隔配置，而且具有在其上設(shè)置的接合焊墊；形成以包圍各半導(dǎo)體 芯片側(cè)面與下表面的模制部；形成于模制部側(cè)面模制部分的貫通電極；及相 互連接貫通電極與半導(dǎo)體芯片的接合焊墊的重分布線。在本發(fā)明中，至少兩 個模制的重配置晶片利用貫通電極相互疊置，然后在芯片級分割，由是形成 疊置封裝。結(jié)果，本發(fā)明中，具有貫通電極形成于其模制部的模制的重配置晶片被 疊置而使各晶片的貫通電極電連接。因此，無需通過設(shè)計一種顧慮到貫通電 極的半導(dǎo)體芯片來制備晶片以形成疊置封裝，而廣泛使用的半導(dǎo)體芯片就可 以足以采用。因此，可以簡化制造工藝而降低制造成本。此外，在本實施例中，由于疊置封裝利用模制的重配置晶片形成，'而該 晶片只利用良好品質(zhì)的半導(dǎo)體芯片，可以消除因有一個不良半導(dǎo)體芯片而否 定整個疊置封裝的可能性，因此可避免成品率的降低。下文中將詳細(xì)說明關(guān)于本發(fā)明各實施例的模制的重配置晶片，使用其的 疊置封裝，以及制造該疊置封裝的方法。圖3A及3B為說明傳統(tǒng)模制的重配置晶片的視圖與相片，圖4為根據(jù) 本發(fā)明第 一 實施例的模制的重配置晶片的剖面圖。參照圖3A及3B,傳統(tǒng)模制的重配置晶片350a形成的方式為使多個良 好品質(zhì)半導(dǎo)體芯片310位于載體390的希望位置，其上表面貼有雙面膠帶 392，模制部340形成于雙面膠帶392上以包圍半導(dǎo)體芯片310，且然后移除 載體390及雙面膠帶392。換言之，模制的重配置晶片利用一種技術(shù)制造，其中良好品質(zhì)的半導(dǎo)體 芯片從晶片分離，該芯片經(jīng)芯片制造工藝置于載體上，然后新晶片經(jīng)進(jìn)行模 制工藝而制造。制造模制的重配置晶片的方法曾揭示于M. Brunnbauer等的 ，、An Embedded Device Technology Based on a Molded Reconfigured Wafer"， ECTC, 2006， PP547 — 551中。本發(fā)明被構(gòu)建以在傳統(tǒng)的模制重配置晶片中通過形成貫通電極合重分 布線來實現(xiàn)疊置封裝。參照圖4，在根據(jù)本發(fā)明的模制的重配置晶片450a中，貫通電極430 形成于鄰近接合焊墊412的模制部440中，該接合焊墊412設(shè)于傳統(tǒng)模制的 重配置晶片的各半導(dǎo)體芯片410上，使得貫通電極430具有比半導(dǎo)體芯片410的下表面更深的深度，但不穿透模制部440。此外，重分布線432形成以相 互電連接接合焊墊412與鄰近的貫通電極430。貫通電極430與重分布線432優(yōu)選地通過沉積金屬層于金屬種子層434 上而且將它們圖案化來相互一體形成。貫通電極430，重分布線432，及金 屬種子層434由Sn、 Ni、 Cu、 Au及Al的或其組合的至少一種制成。下文中說明根據(jù)本發(fā)明利用模制的重配置晶片的疊置封裝。圖5為根據(jù)本發(fā)明的第二實施例的疊置封裝的剖面圖。參照圖5，根據(jù)本發(fā)明的疊置封裝400形成的方式為，至少兩個封裝單 元450相互疊置，所述封裝單元450利用模制的重配置晶片450a形成，該 模制的重配置晶片450a具有貫通電極430及重分布線432,。各封裝單元450包括半導(dǎo)體芯片410,在其上表面的兩側(cè)設(shè)有接合焊 墊412;模制部440,形成以包圍半導(dǎo)體芯片410的側(cè)面；貫通電極430，形 成于鄰近接合焊墊412的模制部440中；及重分布線432,相互電連接4妻合 焊墊412與鄰近貫通電才及430。為了保證疊置封裝400的容易形成，貫通電極430從封裝單元450的下 表面突出，而疊置封裝單元450的對應(yīng)的貫通電極430相互連接。為了電連接疊置封裝單元450與外界，疊置封裝單元450安裝于基板420 上?；?20具有多個在其上表面上的連接襯墊422、連接外部連接端子470 的在其下表面上的球形焊接點424、和其內(nèi)部的電路導(dǎo)線426。最下層封裝 單元450的貫通電極430與基板420的連接焊墊422電連接。第一填充材料460，第二填充材料462及蓋層464分別形成于疊置封裝 單元450間，最下層封裝單元450與基板420之間，及最上層封裝單元450 的上表面上，以確保半導(dǎo)體芯片410的電絕緣與保護(hù)。如上所述，依照本發(fā)明利用模制的重配置晶片形成疊置封裝，該模制的 重配置晶片在其模制部中形成有貫通電極，當(dāng)在晶片級形成疊置封裝時，由 于其可能防止多個良好品質(zhì)的半導(dǎo)體芯片因存在有劣化芯片而變成無用，提 高了制造的成品率。同樣，由于疊置封裝可以利用廣泛使用的半導(dǎo)體芯片來 實現(xiàn)，簡化了制造工藝且降低了制造成本。圖6A至6F為示出根據(jù)本發(fā)明第二實施例的疊置封裝制造方法的剖面圖。參照圖6A，準(zhǔn)備模制的重配置晶片450a,其包括在其上表面上設(shè)有多個接合焊墊412半導(dǎo)體芯片410,及包圍半導(dǎo)體芯片410的側(cè)面與下表面 的模制部440。然后在^f莫制的重配置晶片450a的模制部的一部分中界定溝槽 T,溝槽T鄰近于各接合焊墊412，使得溝槽T具有比半導(dǎo)體芯片410更深 的深度，但不穿透模制部440。參照圖6B，在金屬種子層434形成于包括溝槽T的表面的模制的重配 置晶片450a上，通過對所形成的模制的重配置晶片450a實施鍍覆工藝，形 成金屬層432a于金屬種子層434上，以填充溝槽T。金屬種子層434及金 屬層432a由Sn、 Ni、 Cu、 Au及Al或其組合的至少一種制成。金屬種子層 432a可經(jīng)回蝕刻工藝蝕刻 一預(yù)定厚度，以便減小所得疊置封裝的整體高度。參照圖6C，通過將形成于模制的重配置晶片450a上的金屬層432a及 金屬種子層434圖案化，貫通電極430及用以電互連半導(dǎo)體芯片410的接合 焊墊412與鄰近貫通電極430的重分布線432形成于模制的重配置晶片450a 中。金屬層432a以濕蝕刻工藝蝕刻。參照圖6D，通過實施研磨工藝與蝕刻工藝的至少一中，移除疊置封裝 450a的下部，貫通電極430的下部即暴露于外。因此形成了包括多個封裝單 元450的模制的重配置晶片450b。優(yōu)選地，模制的重配置晶片450a下部的 移除方式可使貫通電極430的下部從4莫制的重配置晶片450b的才莫制部440 突出，以便在形成疊置封裝時確保穩(wěn)定的電連接。參照圖6E,包括多個封裝單元450的至少兩個模制的重配置晶片450b 被疊置，使得形成于各模制的重配置晶片450b的封裝單元450中的相對應(yīng) 的貫通電極430相互連接。其次，第一填充材料460及蓋層464分別形成于 疊置模制的重配置晶片450b間及最上層的模制的重配置晶片450b上，而得 以保證半導(dǎo)體芯片410的電絕緣及保護(hù)。參照圖6F,由此在芯片級切割在晶片級疊置的模制的重配置晶片450b, 即可獲得封裝單元450相互上下疊置的結(jié)構(gòu)。由此，疊置封裝單元450安裝 于基板420上，其具有在其上表面上的多個連接襯墊422、在其下表面上的 球形焊接點424、及在其內(nèi)部的電路導(dǎo)線426。然后外部連接端子470裝設(shè) 于球形焊接點424。此時疊置封裝單元450的最下層封裝單元450的貫通電 極430則與基板420的連接襯墊422相應(yīng)地裝設(shè)。第二填充材料462夾于最 下層封裝單元450與基板420間，由此改善結(jié)合點的可靠性。參照圖7，根據(jù)本發(fā)明的疊置封裝400中，封裝單元450以與圖5同樣 方式疊置，取代第一填充材料460、第二填充材料462、及蓋層464，密封劑 480夾于至少兩個疊置封裝單元450間及最低層封裝單元450與基板420間， 并覆蓋包括最上層封裝單元450的上表面的基板420的上表面。在此疊置封裝中，疊置封裝單元450以與圖6A至6E同樣方式疊置， 直到形成第一填充材料460及蓋層464之前，且然后在疊置封裝單元450裝 設(shè)于基板420后，為了保證電絕緣與增進(jìn)結(jié)合點的可靠性，密封劑480形成 以填充于至少兩個疊置封裝單元450間及最低層封裝單元450與基板420之 間，并且覆蓋包括最上層封裝單元450的上表面的基板420的上表面。同時，參照圖8，根據(jù)本發(fā)明第四實施例的疊置封裝500被配置，使得 具有不同尺寸的半導(dǎo)體芯片510的封裝單元550相互疊置。封裝單元550形 成以具有相同尺寸。詳細(xì)的il,當(dāng)構(gòu)成封裝單元550的半導(dǎo)體芯片510的尺 寸相對較小時，通過增大模制部540，即可使疊置封裝單元550具有同樣尺 寸。用以互連設(shè)于各封裝單元550的接合焊墊412與貫通電極530的重分布 線532形成具有相同長度。這是為了要保證即使利用不同尺寸的半導(dǎo)體芯片 510形成封裝單元550,重分布線532可筒單的利用相同光掩模圖案以圖案 化工藝來形成。重分布線532的長度決定于最小尺寸的半導(dǎo)體芯片510。不含重分布線532及半導(dǎo)體芯片510的疊置封裝500的其余結(jié)構(gòu)與如圖 5所示相同，而其制造方法則與如圖6A至6F所示相同。另外，參照圖9，在根據(jù)本發(fā)明第五實施例的疊置封裝600中，具有與 如圖5所示相同結(jié)構(gòu)的封裝單元650被疊置于基板620上，封裝單元650疊 置成封裝單元650的上表面面對著基板620，而形成封裝單元650上表面上 的重分布線632則裝設(shè)于基板620。另外，貫通電極630及重分布線632并 非形成于最上層封裝單元650，而是具有取代貫通電極的重布線接合焊墊 612a的通用結(jié)構(gòu)的半導(dǎo)體芯片610a位于最上層。構(gòu)成疊置封裝600的封裝單元650的結(jié)構(gòu)與如圖5所示相同，而封裝單 元650的制造方法與如圖6A至6F所示相同。此外，雖然未示于圖中，在本發(fā)明中，疊置封裝可構(gòu)成的方式為雖然 封裝單元凈皮疊置以具有與上述疊置結(jié)構(gòu)相同的結(jié)構(gòu)，但不使用基板來形成電 連接，再布置層形成于最下層疊置封裝單元的下表面上，而外部連接端子則裝設(shè)于再布置層。從以上的說明可以明了，本發(fā)明的優(yōu)點在于，由于利用各具有包圍半導(dǎo) 體芯片的模制部且其中形成有貫通電極的模制的重配置晶片來實現(xiàn)疊置封裝，而廣泛被使用的半導(dǎo)體芯片就可以足以被采用，由此簡化制造工藝，減 少制造成本。此外，在本發(fā)明重，因疊置封裝利用只采用良好品質(zhì)的半導(dǎo)體 芯片的^f莫制的重配置晶片形成，消除了由于一個劣化的半導(dǎo)體芯片而否決整 體疊置封裝的可能性，亦可避免降低制造成品率。雖然為了說明的目的，描述了本發(fā)明的特定的施例，但是本領(lǐng)域的技術(shù) 人員將理解在不脫離由所附權(quán)利要求中所披露的本發(fā)明的范圍和精神的情 況下，各種修改、附加和替換是可能的。本申請要求于2007年6月18日提出的韓國專利申請第10-2007-0059315 號的優(yōu)先權(quán)，其整體在此引入作為參考。
權(quán)利要求
1、一種模制的重配置晶片，包括模制部，形成以包圍半導(dǎo)體芯片的側(cè)面與下表面，各該半導(dǎo)體芯片具有在其上表面上的多個接合焊墊；多個貫通電極，形成于各該半導(dǎo)體芯片兩側(cè)的模制部中鄰近于該半導(dǎo)體芯片的接合焊墊；及多條重分布線，形成以互連各該貫通電極與鄰近的接合焊墊。
2、 如權(quán)利要求1的模制的重配置晶片，其中所述模制部中的各該貫通 電極形成以具有比模制部中的各該半導(dǎo)體芯片的下表面更深的底部深度。
3、 如權(quán)利要求1的模制的重配置晶片，其中所述貫通電極與重分布線 一體成形。
4、 一種包括至少兩個疊置封裝單元的疊置封裝，每一封裝單元包括 半導(dǎo)體芯片，各具有上和下表面，使接合焊墊形成于各該半導(dǎo)體芯片的上表面；模制部，形成以包圍各該半導(dǎo)體芯片的側(cè)面；貫通電極，形成于各該半導(dǎo)體芯片兩側(cè)上的模制部鄰近于各該半導(dǎo)體芯 片的接合焊墊；及重分布線，形成以相互連接所述貫通電極與鄰近的接合焊墊。
5、 如權(quán)利要求4的疊置封裝，其中所述模制部中的各該貫通電極下表 面從該封裝單元的下表面突出。
6、 如權(quán)利要求4的疊置封裝，其中所述貫通電極與重分布線一體成形。
7、 如權(quán)利要求4的疊置封裝，其中所述半導(dǎo)體芯片至少一個尺寸不同。
8、 如權(quán)利要求7的疊置封裝，其中無論在其中封裝的半導(dǎo)體芯片尺寸 不同，至少兩個疊置封裝單元尺寸相同。
9、 如權(quán)利要求4的疊置封裝，還包括基板，在所述基板的上表面裝設(shè)至少兩個疊置封裝單元；及 外部連接端子，裝設(shè)于該基板的下表面。
10、 如權(quán)利要求9的疊置封裝，還包括夾于這些疊置封裝間及最下層封裝單元與該基板之間的填充材料。
11、 如權(quán)利要求9的疊置封裝，還包括形成于最上層封裝單元的上表面上的蓋層。
12、 如權(quán)利要求9的疊置封裝，還包括密封劑，用以填充于這些疊置封裝單元間及最下層封裝單元與該基板間 而覆蓋包括最上層封裝單元的上表面的該基板的上表面。
13、 如權(quán)利要求9的疊置封裝，其中所述疊置封裝單元以面朝下的方式 疊置于該基板上。
14、 如權(quán)利要求13的疊置封裝，還包括半導(dǎo)體芯片，疊置于該最上層的封裝單元，而該疊置的半導(dǎo)體芯片不具 有貫通電極與重分布線。
15、 如權(quán)利要求14的疊置封裝，其中所述不具貫通電極及重分布線的 該半導(dǎo)體芯片的接合焊墊被再對準(zhǔn)以相對應(yīng)于該最上層封裝單元的貫通電極。
16、 一種制造疊置封裝的方法，包括的步驟有提供具有并排排列多個半導(dǎo)體芯片的模制的重配置晶片，各該晶片具有 多個在其上表面上的接合焊墊，及包圍各該半導(dǎo)體芯片的側(cè)面與下表面的模 制部；在鄰近各半導(dǎo)體芯片的接合焊墊的該模制部內(nèi)界定溝槽；在這些溝槽內(nèi)形成貫通電極，并且形成相互連接這些貫通電極與這些鄰 近的接合焊墊的重分布線；移除該疊置封裝下表面的一部分，以暴露這些貫通電極的下表面，從而 在該模制的重配置晶片中形成多個封裝單元；疊置至少兩個模制的重配置晶片，其中來自各疊置晶片的封裝單元疊置 成相對應(yīng)的貫通電一及相互連4妄；及將這些疊置的模制的重配置晶片的疊置封裝單元切割為芯片級。
17、 如權(quán)利要求16的方法，其中所述各溝槽被界定以具有比各半導(dǎo)體 芯片的下表面更深的深度。
18、 如權(quán)利要求16的方法，其中所述形成貫通電極及重分布線的步驟 還包括下列步驟形成金屬種子層于包括這些溝槽的該模制的重配置晶片的上表面上； 形成一金屬層于該金屬種子層上以填充這些溝槽；及 將該金屬層與該金屬種子層圖案化。
19、 如權(quán)利要求16的方法，在形成金屬層的步驟后及圖案化該金屬層 與該金屬種子層的步驟前，該方法包括的步驟有回蝕刻該金屬層以減小該金屬層的厚度。
20、 如權(quán)利要求16的方法，其中所述模制重配置晶片的下表面的移除 利用研磨工藝及蝕刻工藝中的至少 一 中來實施，使得模制部在所述模制重配 置晶片的下表面上被移除。
21、 如權(quán)利要求16的方法，在疊置這些封裝單元的步驟后，該方法還 包括的步驟有將填充材料填入于這些疊置封裝單元間，并形成蓋層于最上層封裝單元上。
22、 如權(quán)利要求16的方法，其中所述疊置封裝單元具有其各自的半導(dǎo) 體芯片，所述半導(dǎo)體芯片尺寸互不相同。
23、 如權(quán)利要求16的方法，其中在切割所述封裝單元成為芯片級的步 驟后，該方法還包括的步驟有將形成有這些貫通電極的這些疊置封裝單元裝設(shè)于該基板。
24、 如權(quán)利要求23的方法，還包括的步驟有 將填充材料填入于裝設(shè)于該基板的最下層封裝單元與該基板之間。
25、 如權(quán)利要求23的方法，在裝設(shè)這些疊置封裝單元于該基板的步驟 后，該方法還包括的步驟有形成密封劑以填充于這些疊置封裝單元間及最下層封裝單元與該基板 之間，并覆蓋包括最上層封裝單元的上表面的該基板的上表面。
26、 如權(quán)利要求23的方法，在將這些疊置封裝單元裝設(shè)于該基板的步 驟后，該方法還包括的步驟有將外部連接端子裝設(shè)于該基板的下表面。
全文摘要
本發(fā)明公開了一種模制的重配置晶片、使用其的疊置封裝以及該疊置封裝的制造方法。該疊置封裝包括至少兩個疊置封裝單元。每一封裝單元包括在其上表面上具有接合焊墊的半導(dǎo)體芯片；形成以包圍半導(dǎo)體芯片側(cè)面的模制部；形成于模制部中的貫通電極；及形成以互連貫通電極與鄰近的接合焊墊的重分布線。本發(fā)明可以簡化制造工藝而降低制造成本。
文檔編號H01L23/488GK101330068SQ20071014378
公開日2008年12月24日 申請日期2007年8月6日 優(yōu)先權(quán)日2007年6月18日
發(fā)明者金鐘薰 申請人:海力士半導(dǎo)體有限公司