專(zhuān)利名稱(chēng)：具有非易失存儲(chǔ)器的半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失存儲(chǔ)器件的存儲(chǔ)單元、一種非易失存儲(chǔ)器件、一種非易失存儲(chǔ)系統(tǒng)及其制造方法。
背景技術(shù)：
非易失半導(dǎo)體存儲(chǔ)器件在各領(lǐng)域享有廣泛的應(yīng)用。具體而言，非易失器件尤其適用于便攜式裝置，因?yàn)榇祟?lèi)裝置被設(shè)計(jì)為在無(wú)法一直保證供電或經(jīng)常斷電的情況下，或者在要求低功率使用的情況下保持?jǐn)?shù)據(jù)。此類(lèi)裝置包括移動(dòng)電信系統(tǒng)、存儲(chǔ)卡、數(shù)字照相機(jī)、攝像放像機(jī)、打印機(jī)、掃描儀和音樂(lè)播放器等。
常規(guī)非易失存儲(chǔ)器件包括由可獨(dú)立尋址的存儲(chǔ)單元構(gòu)成的陣列，其中，向所述存儲(chǔ)單元寫(xiě)入數(shù)據(jù)或由其讀出數(shù)據(jù)。參考圖1A、1B和1C，它們分別是常規(guī)非易失存儲(chǔ)器件的存儲(chǔ)單元的平面圖、沿圖1A的剖面線I-I′得到的側(cè)視剖面圖和電路圖。參考圖1A和1B，在半導(dǎo)體襯底11內(nèi)形成隔離結(jié)構(gòu)13，例如淺溝槽隔離(STI)結(jié)構(gòu)，在其之間界定了可以形成存儲(chǔ)單元的有源區(qū)。參考圖1C，每一存儲(chǔ)單元包括兩個(gè)晶體管，即選擇晶體管ST和存儲(chǔ)晶體管MT。位線BL沿行方向延伸，字線WL和讀出線SL沿垂直于行方向的列方向延伸。選擇晶體管ST包括選擇柵極27，其與襯底11的上表面之間間隔柵極氧化物圖案17。存儲(chǔ)單元陣列的共同列的存儲(chǔ)單元的選擇柵極27通過(guò)字線WL連接。存儲(chǔ)晶體管MT包括浮置柵極21，其與襯底11的上表面之間間隔隧道氧化物圖案15。在浮置柵極21之上形成控制柵極25，其與浮置柵極21之間間隔阻擋氧化物圖案23。存儲(chǔ)單元陣列的共同列的存儲(chǔ)單元的控制柵極25通過(guò)讀出線SL連接。通過(guò)以雜質(zhì)摻雜襯底11在襯底11的上表面區(qū)域內(nèi)形成源極區(qū)12s、浮動(dòng)結(jié)區(qū)(floating junction region)12f和漏極區(qū)12d。在所得的結(jié)構(gòu)上形成絕緣層37，在絕緣層37上設(shè)置位線BL，使之在存儲(chǔ)單元陣列的共同行的相鄰存儲(chǔ)單元之間沿行方向延伸。通過(guò)層間導(dǎo)電通路31將位線BL連接至共同行的存儲(chǔ)單元的漏極區(qū)12d，層間導(dǎo)電通路31穿過(guò)絕緣層37垂直延伸。
圖1A-1C所示的存儲(chǔ)單元的操作在本領(lǐng)域已經(jīng)得到了很好的特征刻畫(huà)。通過(guò)將高電壓連接至讀出線，使電子存儲(chǔ)在浮置柵極21內(nèi)，由此執(zhí)行編程操作(program operation)。根據(jù)位線BL的狀態(tài)確定浮置柵極21的編程。通過(guò)向字線WL和讀出線SL施加Vcc電壓執(zhí)行讀取操作。施加至位線BL的所得電勢(shì)決定是否在浮置柵極21內(nèi)存儲(chǔ)電荷，因而決定施加至位線BL的數(shù)據(jù)電平。編程和擦除操作有賴(lài)于得到了很好的特征刻畫(huà)的Fouler-Nodheim(FN)隧穿現(xiàn)象。相對(duì)于依賴(lài)熱載流子注入現(xiàn)象的非易失器件而言，基于FN隧穿的器件通常具有更優(yōu)異的性能，因?yàn)镕N器件以更低的電流工作，因而更加適用于便攜式裝置。
在半導(dǎo)體器件更高集成度持續(xù)趨勢(shì)下，在確保有效操作的同時(shí)，存儲(chǔ)單元的尺寸降低量存在限制。就當(dāng)前器件而言，在器件的特征尺寸中，例如在選擇和存儲(chǔ)晶體管的柵極長(zhǎng)度中存在這樣的限制。因而，隨著特征尺寸接近原子標(biāo)度，以及隨著常規(guī)光刻制造技術(shù)針對(duì)此類(lèi)降低的特征尺寸的改進(jìn)越來(lái)越薄弱，此類(lèi)器件的進(jìn)一步集成變得越來(lái)越困難。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及一種包括非易失存儲(chǔ)器件的半導(dǎo)體裝置，一種存儲(chǔ)系統(tǒng)以及它們的制造方法。具體而言，本發(fā)明的實(shí)施例涉及一種非易失存儲(chǔ)器件、一種存儲(chǔ)系統(tǒng)及其制造方法，在所述非易失存儲(chǔ)器件中，存儲(chǔ)單元單位內(nèi)的兩個(gè)存儲(chǔ)晶體管共享共同的選擇晶體管。通過(guò)這種方式，可以認(rèn)為根據(jù)本發(fā)明的實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元包括1.5個(gè)晶體管；即兩個(gè)存儲(chǔ)晶體管之一(一個(gè)晶體管)和共享的公共選擇晶體管(半個(gè)晶體管)。換言之，采用三個(gè)晶體管提供兩個(gè)存儲(chǔ)單元。這實(shí)現(xiàn)了存儲(chǔ)單元單位集成度的提高，由此實(shí)現(xiàn)了整個(gè)非易失存儲(chǔ)器件的集成度的提高。
就第一方面而言，本發(fā)明涉及一種非易失存儲(chǔ)器件的存儲(chǔ)單元，其包括位于襯底上的選擇晶體管的選擇晶體管柵極，所述選擇晶體管柵極包括柵極電介質(zhì)圖案0以及位于所述柵極電介質(zhì)圖案上的選擇柵極；在所述襯底上位于所述選擇晶體管的相對(duì)側(cè)的第一和第二存儲(chǔ)單元晶體管的第一和第二存儲(chǔ)單元晶體管柵極，所述第一和第二存儲(chǔ)單元晶體管柵極中的每個(gè)包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極；在所述襯底內(nèi)分別位于所述選擇晶體管柵極與所述第一和第二存儲(chǔ)單元晶體管柵極之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管柵極的與所述第一和第二浮動(dòng)結(jié)區(qū)相對(duì)的一側(cè)的第一和第二漏極區(qū)。
在一個(gè)實(shí)施例中，所述存儲(chǔ)單元還包括位于所述襯底、所述第一和第二存儲(chǔ)單元晶體管柵極和所述選擇晶體管柵極之上的絕緣層；穿過(guò)所述絕緣層延伸并且分別接觸所述第一和第二漏極區(qū)的第一和第二接觸；以及在所述絕緣層上耦接于所述第一和第二接觸之間的位線。
在另一個(gè)實(shí)施例中，所述選擇晶體管柵極的選擇柵極包括所述非易失存儲(chǔ)器件的選擇線。
在另一個(gè)實(shí)施例中，位于所述選擇晶體管柵極之下的所述襯底的區(qū)域包括所述選擇晶體管的溝道區(qū)，并且所述溝道區(qū)耦接至所述非易失存儲(chǔ)器件的公共源極線。
在另一個(gè)實(shí)施例中，所述第一和第二存儲(chǔ)單元晶體管的所述控制柵極包括所述非易失存儲(chǔ)器件的第一和第二字線。
在另一個(gè)實(shí)施例中，所述選擇晶體管柵極的所述柵極電介質(zhì)圖案以及所述第一和第二存儲(chǔ)單元晶體管的所述隧道絕緣圖案由共同的、圖案化的絕緣層形成。
在另一個(gè)實(shí)施例中，所述絕緣層包括選自下述組的材料氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k電介質(zhì)材料、及上述材料的組合。
在另一個(gè)實(shí)施例中，所述選擇晶體管的所述選擇柵極以及所述第一和第二存儲(chǔ)單元晶體管的所述電荷存儲(chǔ)層圖案是由共同的、圖案化的材料層形成的。
在另一個(gè)實(shí)施例中，所述材料層包括選自下述組的材料摻雜多晶硅、納米晶體導(dǎo)電材料和電荷俘獲層，其中，所述電荷俘獲層包括選自下述組的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料層組合。
在另一個(gè)實(shí)施例中，所述第一和第二存儲(chǔ)單元晶體管的所述阻擋絕緣層圖案包括選自下述組的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料的層組合。
在另一個(gè)實(shí)施例中，其中，所述第一和第二存儲(chǔ)單元晶體管的所述控制柵極包括選自下述組的材料多晶硅、包括金屬硅化物的多晶硅、金屬硅化物、金屬氮化物和上述材料的組合。
就另一方面而言，本發(fā)明涉及一種非易失存儲(chǔ)器件，包括在襯底上按行和列排列的存儲(chǔ)單元陣列；每者沿列方向延伸的多個(gè)選擇晶體管，每一所述選擇晶體管包括位于所述襯底內(nèi)的公共源極線，所述公共源極線沿所述列方向跨越多個(gè)存儲(chǔ)單元行延伸；位于所述公共源極線上的柵極電介質(zhì)線圖案；以及位于所述柵極電介質(zhì)線圖案上的選擇線，所述選擇線沿列方向延伸；沿所述列方向延伸的多條第一和第二字線；每對(duì)所述第一和第二字線位于所述選擇晶體管中的相應(yīng)的一個(gè)的相對(duì)兩側(cè)并與之隔開(kāi)；其中每一存儲(chǔ)單元包括在所述襯底上位于所述選擇晶體管之一的相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管，每一所述第一和第二存儲(chǔ)單元晶體管包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極，所述第一存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第一字線，所述第二存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第二字線；在所述襯底內(nèi)分別位于所述選擇晶體管與所述第一和第二存儲(chǔ)單元晶體管之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管的與所述第一和第二浮動(dòng)結(jié)區(qū)分別相對(duì)的一側(cè)的第一和第二漏極區(qū)；以及沿行方向延伸的多條位線，每條位線耦接至共同行的所述存儲(chǔ)單元的所述第一和第二漏極區(qū)。
在一個(gè)實(shí)施例中，所述存儲(chǔ)器件還包括位于所述襯底、所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管以及所述多個(gè)選擇晶體管上的絕緣層；以及多個(gè)第一和第二接觸，其穿過(guò)所述絕緣層延伸并分別接觸所述存儲(chǔ)單元的所述第一和第二漏極區(qū)，其中，所述多條位線形成于所述絕緣層上。
在另一個(gè)實(shí)施例中，所述存儲(chǔ)器件還包括位于所述襯底內(nèi)的隔離區(qū)，其隔離相鄰行的存儲(chǔ)單元。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行編程操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述第一和第二字線之一施加編程電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加零電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加地電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行擦除操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述第一和第二字線之一施加擦除電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加零電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加浮置電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行讀取操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述第一和第二字線之一施加讀取電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加閉鎖電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加所述讀取電壓或大于所述讀取電壓的電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加小于所述讀取電壓的電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，所述閉鎖電壓包括零電壓。在另一個(gè)實(shí)施例中，所述閉鎖電壓包括小于所述零電壓的電壓。在另一個(gè)實(shí)施例中，施加至所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條上的小于所述讀取電壓的電壓包括近似于0.5伏。
就另一方面而言，本發(fā)明涉及一種非易失存儲(chǔ)系統(tǒng)，包括存儲(chǔ)控制器，其被設(shè)置為連接至在其上傳輸數(shù)據(jù)信號(hào)的數(shù)據(jù)總線；以及連接至所述存儲(chǔ)控制器的存儲(chǔ)器，其存儲(chǔ)和檢索所述數(shù)據(jù)信號(hào)，其中，所述存儲(chǔ)器包括非易失存儲(chǔ)器件，所述非易失存儲(chǔ)器件包括在襯底上按行和列排列的存儲(chǔ)單元陣列；沿列方向延伸的多個(gè)選擇晶體管，每一所述選擇晶體管包括位于所述襯底內(nèi)的公共源極線，所述公共源極線沿所述列方向跨越多個(gè)存儲(chǔ)單元行延伸；位于所述公共源極線上的柵極電介質(zhì)線圖案；以及位于所述柵極電介質(zhì)線圖案上的選擇柵極線，所述選擇柵極線沿列方向延伸；沿所述列方向延伸的多條第一和第二字線；每對(duì)所述第一和第二字線位于所述選擇晶體管中的相應(yīng)的一個(gè)的相對(duì)兩側(cè)并與之隔開(kāi)；其中每一存儲(chǔ)單元包括在所述襯底上位于所述選擇晶體管之一的相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管柵極，每一所述第一和第二存儲(chǔ)單元晶體管柵極包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極，所述第一存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第一字線，所述第二存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第二字線；在所述襯底內(nèi)分別位于所述選擇晶體管與所述第一和第二存儲(chǔ)單元晶體管柵極之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管柵極的與所述第一和第二浮動(dòng)結(jié)區(qū)分別相對(duì)的一側(cè)的第一和第二漏極區(qū)；以及沿行方向延伸的多條位線，每條位線耦接至共同行的所述存儲(chǔ)單元的所述第一和第二漏極區(qū)。
在一個(gè)實(shí)施例中，所述非易失存儲(chǔ)系統(tǒng)還包括耦接至所述數(shù)據(jù)總線的用于處理所述數(shù)據(jù)信號(hào)的處理器。
在另一個(gè)實(shí)施例中，所述非易失存儲(chǔ)系統(tǒng)還包括絕緣層，其位于所述襯底、所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管柵極以及所述多個(gè)選擇晶體管上；以及多個(gè)第一和第二接觸，其穿過(guò)所述絕緣層延伸，并分別接觸所述存儲(chǔ)單元的所述第一和第二漏極區(qū)，其中，所述多條位線形成于所述絕緣層上。
在另一個(gè)實(shí)施例中，所述非易失存儲(chǔ)系統(tǒng)還包括位于所述襯底內(nèi)的隔離區(qū)，其隔離相鄰行的存儲(chǔ)單元。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行編程操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述第一和第二字線之一施加編程電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加零電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加地電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行擦除操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述第一和第二字線之一施加擦除電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加零電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加浮置電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行讀取操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述第一和第二字線之一施加讀取電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加閉鎖電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加所述讀取電壓或大于所述讀取電壓的電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加小于所述讀取電壓的電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，所述閉鎖電壓包括零電壓。在另一個(gè)實(shí)施例中，所述閉鎖電壓包括小于所述零電壓的電壓。在另一個(gè)實(shí)施例中，施加至所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條上的小于所述讀取電壓的電壓包括近似于0.5伏。
就另一方面而言，本發(fā)明涉及一種形成非易失存儲(chǔ)器件的存儲(chǔ)單元的方法，包括在襯底上提供選擇晶體管的選擇晶體管柵極，所述選擇晶體管柵極包括柵極電介質(zhì)圖案；以及位于所述柵極電介質(zhì)圖案上的選擇柵極；在所述襯底上提供位于所述選擇晶體管的相對(duì)側(cè)的第一和第二存儲(chǔ)單元晶體管的第一和第二存儲(chǔ)單元晶體管柵極，所述第一和第二存儲(chǔ)單元晶體管柵極中的每個(gè)包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極；在所述襯底內(nèi)提供分別位于所述選擇晶體管柵極與所述第一和第二存儲(chǔ)單元晶體管柵極之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)提供分別位于所述第一和第二存儲(chǔ)單元晶體管柵極的與所述第一和第二浮動(dòng)結(jié)區(qū)分別相對(duì)的一側(cè)的第一和第二漏極區(qū)。
在一個(gè)實(shí)施例中，所述方法還包括在所述襯底、所述第一和第二存儲(chǔ)單元晶體管柵極以及所述選擇晶體管柵極上提供電介質(zhì)層；提供穿過(guò)所述電介質(zhì)層延伸并且分別接觸所述第一和第二漏極區(qū)的第一和第二接觸；以及在所述電介質(zhì)層上提供耦接于所述第一和第二接觸之間的位線。
在另一個(gè)實(shí)施例中，所述選擇晶體管柵極的所述選擇柵極包括所述非易失存儲(chǔ)器件的選擇線。
在另一個(gè)實(shí)施例中，其中，位于所述選擇晶體管柵極之下的所述襯底的區(qū)域包括所述選擇晶體管的溝道區(qū)，并且所述溝道區(qū)被耦接至所述非易失存儲(chǔ)器件的公共線。
在另一個(gè)實(shí)施例中，所述第一和第二存儲(chǔ)單元晶體管柵極的所述控制柵極包括所述非易失存儲(chǔ)器件的第一和第二字線。
在另一個(gè)實(shí)施例中，所述選擇晶體管柵極的所述柵極電介質(zhì)圖案以及所述第一和第二存儲(chǔ)單元晶體管的所述隧道絕緣圖案由公共的、圖案化的絕緣層形成。
在另一個(gè)實(shí)施例中，所述絕緣層包括選自下述組的材料氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k電介質(zhì)材料、及上述材料的組合。
在另一個(gè)實(shí)施例中，所述選擇晶體管的所述選擇柵極以及所述第一和第二存儲(chǔ)單元晶體管的所述電荷存儲(chǔ)層圖案是由公共的、圖案化的材料層形成的。
在另一個(gè)實(shí)施例中，所述材料層包括選自下述組的材料摻雜多晶硅、納米晶體導(dǎo)電材料和電荷俘獲層，其中，所述電荷俘獲層包括選自下述組的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料的層組合。
在另一個(gè)實(shí)施例中，所述第一和第二存儲(chǔ)單元晶體管的所述阻擋絕緣層圖案包括選自下述組的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及上述材料的層組合。
在另一個(gè)實(shí)施例中，其中，所述第一和第二存儲(chǔ)單元晶體管的所述控制柵極包括選自下述組的材料多晶硅、包括金屬硅化物的多晶硅、金屬硅化物、金屬氮化物、和上述材料的組合。
就另一方面而言，本發(fā)明涉及一種形成非易失存儲(chǔ)器件的方法，包括在襯底上按行和列排列存儲(chǔ)單元陣列；提供每者沿列方向延伸的多個(gè)選擇晶體管，每一所述選擇晶體管包括位于所述襯底內(nèi)的公共源極線，所述公共源極線沿所述列方向跨越多個(gè)存儲(chǔ)單元行延伸；位于所述公共源極線上的柵極電介質(zhì)線圖案；以及位于所述柵極電介質(zhì)線圖案上的選擇線，所述選擇線沿列方向延伸；提供沿所述列方向延伸的多條第一和第二字線；每對(duì)所述第一和第二字線位于所述選擇晶體管中的相應(yīng)的一個(gè)的相對(duì)兩側(cè)并與之隔開(kāi)；其中每一存儲(chǔ)單元包括在所述襯底上位于所述選擇晶體管之一的相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管，每一所述第一和第二存儲(chǔ)單元晶體管包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極，所述第一存儲(chǔ)單元晶體管的所述控制柵極被耦接至所述第一字線，所述第二存儲(chǔ)單元晶體管的所述控制柵極被耦接至所述第二字線；在所述襯底內(nèi)分別位于所述選擇晶體管與所述第一和第二存儲(chǔ)單元晶體管之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管的與所述第一和第二浮動(dòng)結(jié)區(qū)分別相對(duì)的一側(cè)的第一和第二漏極區(qū)；以及提供沿行方向延伸的多條位線，每條位線被耦接至共同行的所述存儲(chǔ)單元的所述第一和第二漏極區(qū)。
在一個(gè)實(shí)施例中，所述方法還包括提供絕緣層，其位于所述襯底、所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管以及所述多個(gè)選擇晶體管上；以及提供多個(gè)第一和第二接觸，其穿過(guò)所述絕緣層延伸并分別接觸所述存儲(chǔ)單元的所述第一和第二漏極區(qū)，其中，所述多條位線形成于所述絕緣層上。
在另一個(gè)實(shí)施例中，所述方法還包括在所述襯底內(nèi)形成隔離區(qū)，其隔離相鄰行的存儲(chǔ)單元。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行編程操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述第一和第二字線之一施加編程電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加零電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加地電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行擦除操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述第一和第二字線之一施加擦除電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加零電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加浮置電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)執(zhí)行讀取操作向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述第一和第二字線之一施加讀取電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中的另一個(gè)的所述第一和第二字線中的另一個(gè)施加閉鎖電壓；向?qū)?yīng)于所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述存儲(chǔ)單元的所述選擇晶體管的所述選擇線施加所述讀取電壓或大于所述讀取電壓的電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加小于所述讀取電壓的電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
在另一個(gè)實(shí)施例中，所述閉鎖電壓包括零電壓。在另一個(gè)實(shí)施例中，所述閉鎖電壓包括小于所述零電壓的電壓。在另一個(gè)實(shí)施例中，施加至所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條上的小于所述讀取電壓的電壓包括近似于0.5伏。


通過(guò)對(duì)附圖所示的本發(fā)明的優(yōu)選實(shí)施例的更為詳細(xì)的描述，本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)將變得顯而易見(jiàn)，在附圖中，不同圖示均采用類(lèi)似的附圖標(biāo)記表示相同的部分。附圖不一定是按比例繪制的，相反，其重點(diǎn)在于表現(xiàn)本發(fā)明的原理，附圖中參考圖1A、1B和1C分別是常規(guī)非易失存儲(chǔ)器件的存儲(chǔ)單元的平面圖、沿圖1A的剖面線I-I′得到的側(cè)視剖面圖和電路圖；圖2A、2B和2C分別是根據(jù)本發(fā)明實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元的平面圖、沿圖2A的剖面線A-A′和B-B′得到的側(cè)視剖面圖和電路圖；圖3A和3B分別是根據(jù)本發(fā)明實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元陣列的平面圖和電路圖；圖4A是根據(jù)本發(fā)明實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元的平面圖；圖4B到圖7是根據(jù)本發(fā)明實(shí)施例在存儲(chǔ)單元的制造過(guò)程中，沿圖4A的剖面線A-A′和B-B′得到的非易失存儲(chǔ)器件的存儲(chǔ)單元的側(cè)視剖面圖。
具體實(shí)施例方式
現(xiàn)在將參考附圖對(duì)本發(fā)明的示范性實(shí)施例進(jìn)行更為充分的說(shuō)明，在附圖中示出了本發(fā)明的優(yōu)選實(shí)施例。但是，可以以不同的形式體現(xiàn)本發(fā)明，不應(yīng)將其視為局限于本文所述的實(shí)施例。在整個(gè)說(shuō)明書(shū)中采用類(lèi)似的附圖標(biāo)記表示類(lèi)似的元件。
應(yīng)當(dāng)理解，盡管文中采用第一、第二等詞語(yǔ)描述不同的元件，但是這些元件不應(yīng)受到這些詞語(yǔ)的限制。這些詞語(yǔ)用于將某一元件與其他元件區(qū)分開(kāi)，但并非暗示要求一定的元件順序。例如，在不脫離本發(fā)明的范圍的情況下，可以將第一元件稱(chēng)為第二元件，類(lèi)似地，可以將第二元件稱(chēng)為第一元件。這里使用時(shí)，“和/或”一詞包括一個(gè)或多個(gè)相關(guān)列舉項(xiàng)目的任何和所有組合。
應(yīng)當(dāng)理解，在稱(chēng)某一元件被“連接”或“耦接”至另一元件時(shí)，其可能被直接連接或耦接至所述另一元件，也可能存在中間元件。相反，在稱(chēng)某一元件被“直接連接”或“直接耦接”至另一元件時(shí)，則不存在中間元件。應(yīng)當(dāng)以類(lèi)似的方式解釋其他用于描述元件之間的關(guān)系的詞語(yǔ)(例如“位于...之間”與“直接位于...之間”、“相鄰”與“直接相鄰”等)。
本文所采用的術(shù)語(yǔ)僅做描述具體實(shí)施例的用途，并非意在限制本發(fā)明。這里使用時(shí)，單數(shù)形式“一”、“一個(gè)”和“該”意在包括復(fù)數(shù)形式，除非上下文另有明確指示。還應(yīng)當(dāng)理解，在本文中使用時(shí)，詞語(yǔ)“包括”是指所陳述的特征、步驟、操作、元件和/或組件的存在，但不排除其他特征、步驟、操作、元件、組件和/或其組合的存在或添加。
圖2A、2B和2C分別是根據(jù)本發(fā)明實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元的平面圖、沿圖2A的剖面線A-A′和B-B′得到的側(cè)視剖面圖和電路圖。
參考圖2A和2B，在半導(dǎo)體襯底100內(nèi)形成隔離結(jié)構(gòu)102，例如淺溝槽隔離(STI)結(jié)構(gòu)，在其之間界定了可以形成存儲(chǔ)單元的有源區(qū)。參考圖2C，每一存儲(chǔ)單元單位MC包括由三個(gè)晶體管形成的兩個(gè)存儲(chǔ)單元，即第一和第二存儲(chǔ)晶體管MT和共享的選擇晶體管ST。通過(guò)這種方式，可以將存儲(chǔ)單元單位MC的第一和第二存儲(chǔ)單元中的每個(gè)視為包括1.5個(gè)晶體管，即第一和第二存儲(chǔ)晶體管MT1、MT2之一(一個(gè)晶體管)和共享的公共選擇晶體管ST(半個(gè)晶體管)。換言之，三個(gè)晶體管MT1、MT2、ST提供了兩個(gè)可獨(dú)立尋址的存儲(chǔ)單元，其構(gòu)成了能夠存儲(chǔ)兩位可獨(dú)立尋址和檢索的數(shù)據(jù)的存儲(chǔ)單元單位MC。
在存儲(chǔ)單元單位MC中，位線BL沿行方向延伸，第一和第二字線WL1、WL2、選擇線SL和公共源極線CSL 112沿垂直于行方向的列方向延伸。選擇晶體管ST包括選擇柵極123，其與襯底100的上表面間隔柵極氧化物圖案121。存儲(chǔ)單元陣列的共同列的存儲(chǔ)單元單位的選擇柵極123通過(guò)形成選擇柵極123的選擇線SL連接。
在選擇柵極123的相對(duì)兩側(cè)形成第一和第二存儲(chǔ)晶體管MT1和MT2。第一和第二存儲(chǔ)晶體管MT1和MT2分別包括浮置柵極133A和133B，浮置柵極133A和133B與襯底100的上表面之間分別間隔隧道氧化物圖案131A和131B。在相應(yīng)的第一和第二浮置柵極133A和133B上分別形成第一和第二控制柵極137A和137B，第一和第二控制柵極137A和137B與第一和第二浮置柵極133A和133B分別通過(guò)第一和第二阻擋氧化物圖案135A和135B間隔開(kāi)。存儲(chǔ)單元陣列的共同列的存儲(chǔ)單元單位MC的第一存儲(chǔ)晶體管MT1的控制柵極137A通過(guò)第一字線WL1連接。存儲(chǔ)單元陣列的共同列的存儲(chǔ)單元單位MC的第二存儲(chǔ)晶體管的控制柵極137B通過(guò)第二字線WL2連接。
在位于選擇晶體管ST的選擇柵極123和第一存儲(chǔ)晶體管MT1的第一浮置柵極133A之間的襯底100的上表面區(qū)域內(nèi)形成第一浮動(dòng)結(jié)區(qū)116A。與第一浮動(dòng)結(jié)區(qū)116A相對(duì)，在襯底100的與第一浮置柵極133A相鄰的上表面區(qū)域內(nèi)形成第一漏極區(qū)114A。在選擇晶體管ST的選擇柵極123和第二存儲(chǔ)晶體管MT2的第二浮置柵極133B之間的襯底100的上表面區(qū)域內(nèi)形成第二浮動(dòng)結(jié)區(qū)116B。與第二浮動(dòng)結(jié)區(qū)116B相對(duì)，在襯底100的與第二浮置柵極133B相鄰的上表面區(qū)域內(nèi)形成第二漏極區(qū)114B。在所得結(jié)構(gòu)上形成絕緣層140，在絕緣層140上設(shè)置位線BL，使之在存儲(chǔ)單元陣列的共同行的存儲(chǔ)單元單位MC的相鄰第一和第二存儲(chǔ)晶體管MT1和MT2之間沿行方向延伸。位線BL通過(guò)層間導(dǎo)電通路144A和144B連接至存儲(chǔ)單元單位MC的第一和第二漏極區(qū)114A和114B，所述層間導(dǎo)電通路144A和144B穿過(guò)絕緣層140垂直延伸。
在本實(shí)施例中，位于第一和第二浮動(dòng)結(jié)區(qū)之間的襯底110的區(qū)域起著公共源極線CSL 112的作用。與選擇線SL類(lèi)似，公共源極線CSL 112在存儲(chǔ)單元陣列的共同行的存儲(chǔ)單元單位的相鄰選擇晶體管ST之間沿列方向延伸。
在本示范性實(shí)施例中，偽(dummy)阻擋氧化物圖案135C和偽控制柵極圖案137C位于選擇晶體管ST的選擇柵極123上。這一實(shí)例中的偽阻擋氧化物圖案135C和偽控制柵極圖案137C在本實(shí)施例中不用于實(shí)現(xiàn)操作目的，其只是在制造類(lèi)似地圖案化第一和第二阻擋氧化物圖案135A和135B、及圖案化第一和第二控制柵極137A和137B之后留下來(lái)的，從而減少制造器件所需的制造步驟的數(shù)量。在供選實(shí)施例中，可選地可以在額外的制造步驟中將偽阻擋氧化物圖案135C和偽控制柵極圖案137C從選擇柵極123的頂部去除。存儲(chǔ)單元單位MC的該布局使得能夠?qū)崿F(xiàn)基于FN隧穿的編程，在所述布局中，第一和第二存儲(chǔ)晶體管MT1和MT2共享形成于公共源極線CSL上的選擇晶體管ST。
圖3A和3B分別是根據(jù)本發(fā)明實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元陣列的平面圖和電路圖。在圖3A和3B的圖示中，可以看出存儲(chǔ)單元陣列302包括多個(gè)沿行方向和列方向延伸的存儲(chǔ)單元單位MCmn。沿行方向，存儲(chǔ)單元單位每個(gè)均對(duì)應(yīng)于公共位線BL1、BL2...BLm。沿列方向，存儲(chǔ)單元單位每個(gè)均對(duì)應(yīng)于公共源極線CSL1、CSL2...CSLn、公共選擇線SL1、SL2...SLn、公共第一字線WL1_1、WL1_2...WL1_n以及公共第二字線WL2_1、WL2_2...WL2_n。
現(xiàn)在將參考圖3B所示的電路圖描述圖3B的存儲(chǔ)單元陣列302的存儲(chǔ)單元單位MCmn的單元MT1和MT2編程和擦除操作。
在編程操作中，假設(shè)待編程的存儲(chǔ)單元為存儲(chǔ)單元單位MC11的單元MT1，向第一字線WL1_1、第二字線WL2_1、選擇線SL1、位線BL1、公共源極線CSL1和襯底施加下述電壓，從而使存儲(chǔ)單元單位MC11的單元MT1置于編程條件下

對(duì)于任何未選中的存儲(chǔ)單元，施加下述電壓(n≠1)

其中，編程電壓Vpgm是處于大約15V到20V范圍內(nèi)的電壓，Vcc電壓是處于大約1.8V到2.3V的范圍內(nèi)的電壓。
在這些條件下，通過(guò)單元MT1的隧道氧化物層15發(fā)生FN隧穿。這使得存儲(chǔ)單元單位MC11的單元MT1具有第一閾值電壓Vth1。
在擦除操作中，假設(shè)有待擦除的存儲(chǔ)單元為存儲(chǔ)單元單位MC11的單元MT1，那么向第一字線WL1_1、第二字線WL2_1、選擇線SL1、位線BL1、公共源極線CSL1和襯底施加下述電壓，從而使存儲(chǔ)單元單位MC11的單元MT1置于擦除條件下

對(duì)于任何未選中的存儲(chǔ)單元，施加下述電壓(n≠1)

其中，擦除電壓Vers是處于大約-15V到-20V的范圍內(nèi)的電壓。
在這些條件下，預(yù)先存儲(chǔ)在第一存儲(chǔ)晶體管MT1的浮置柵極133A之內(nèi)的所有電荷均被釋放到襯底內(nèi)。結(jié)果，響應(yīng)于第一字線WL1_1操作的任何第一存儲(chǔ)晶體管MT1均具有低于第一閾值電壓Vth1的第二閾值電壓Vth2。
現(xiàn)在將參考圖3B的電路圖描述圖3B的存儲(chǔ)單元陣列302的存儲(chǔ)單元單位MCmn的讀取操作。可以在兩種操作條件下發(fā)生讀取操作。在第一種操作條件下，第一閾值電壓Vth1和第二閾值電壓Vth2二者均大于0V。在第二種操作條件下，第一閾值電壓Vth1大于0V，第二閾值電壓Vth2小于0V。
在處于第一操作條件下的讀取操作中，假設(shè)待讀取的存儲(chǔ)單元為存儲(chǔ)單元單位MC11的單元MT1，向第一字線WL1_1、第二字線WL2_1、選擇線SL1、位線BL1、公共源極線CSL1和襯底施加下述電壓，從而使存儲(chǔ)單元單位MC11的單元MT1置于讀取條件下

對(duì)于任何未選中的存儲(chǔ)單元，施加下述電壓

其中，Vcc電壓處于大約1.8V到2.3V范圍內(nèi)。
在這些條件下，如果第一存儲(chǔ)晶體管MT1處于編程狀態(tài)，那么電流將不會(huì)流過(guò)對(duì)應(yīng)的位線BL1。如果第一存儲(chǔ)晶體管MT1處于擦除狀態(tài)，那么電流將通過(guò)對(duì)應(yīng)的位線BL1流動(dòng)。根據(jù)流經(jīng)位線的電流量確定二進(jìn)制數(shù)據(jù)“0”或“1”的讀取狀態(tài)。
在處于第二操作條件下的讀取操作中，假設(shè)待讀取的存儲(chǔ)單元為存儲(chǔ)單元單位MC11的單元MT1，向第一字線WL1_1、第二字線WL2_1、選擇線SL1、位線BL1、公共源極線CSL1和襯底施加下述電壓，從而使存儲(chǔ)單元單位MC11的單元MT1置于讀取條件下

對(duì)于任何未選中的存儲(chǔ)單元，施加下述電壓

其中，所述Vcc電壓處于大約1.8V到2.3V的范圍內(nèi)，電壓Vblock表示處于大約-1.8V到-2.3V的范圍內(nèi)的閉鎖電壓(blocking voltage)。Vblock電壓優(yōu)選為負(fù)電壓，以防止存儲(chǔ)單元單位MC的第二存儲(chǔ)晶體管MT2與存儲(chǔ)單元單位MC的第一存儲(chǔ)單元晶體管MT1同時(shí)被激活。在讀取第一存儲(chǔ)晶體管MT1時(shí)，向共享相同的選中的選擇線SL的存儲(chǔ)單元單位的第二存儲(chǔ)單元晶體管的柵極施加閉鎖電壓Vblock確保了第二存儲(chǔ)晶體管MT2處于“截止(off)”狀態(tài)。
在這些條件下，如果第一存儲(chǔ)晶體管MT1處于編程狀態(tài)，那么電流將不會(huì)流過(guò)對(duì)應(yīng)的位線BL1。如果第一存儲(chǔ)晶體管MT1處于擦除狀態(tài)，那么電流將通過(guò)對(duì)應(yīng)的位線BL1流動(dòng)。根據(jù)流經(jīng)位線的電流量確定二進(jìn)制數(shù)據(jù)“0”或“1”的讀取狀態(tài)。
圖4A是根據(jù)本發(fā)明實(shí)施例的非易失存儲(chǔ)器件的存儲(chǔ)單元的平面圖。圖4B到圖7是根據(jù)本發(fā)明實(shí)施例在存儲(chǔ)單元的制造過(guò)程中沿圖4A的剖面線A-A′和B-B′得到的非易失存儲(chǔ)器件的存儲(chǔ)單元的側(cè)視剖面圖。
參考圖4A和4B，在襯底100內(nèi)形成諸如淺溝槽隔離(STI)結(jié)構(gòu)102的隔離結(jié)構(gòu)。這里使用時(shí)，“襯底”一詞是指諸多襯底類(lèi)型中的任何一種，其包括但不限于塊(bulk)半導(dǎo)體襯底、絕緣體上硅(SOI)結(jié)構(gòu)或生長(zhǎng)于塊襯底上的諸如單晶層的外延層。隔離結(jié)構(gòu)102在其之間界定了襯底100的有源區(qū)。
參考圖5，在襯底的上表面上依次形成絕緣體層131、電荷存儲(chǔ)層133和阻擋絕緣體層135。在一個(gè)實(shí)施例中，絕緣體層131形成為具有處于大約30到大約350的范圍內(nèi)的厚度，并且由選自氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k電介質(zhì)材料以及這些材料的組合的材料形成。在一個(gè)實(shí)施例中，形成電荷存儲(chǔ)層133的材料選自摻雜多晶硅、納米晶體導(dǎo)電材料和電荷俘獲層，在納米晶體導(dǎo)電材料中，導(dǎo)電材料如本領(lǐng)域公知地淀積或散布于絕緣材料內(nèi)。在采用電荷俘獲層的情況下，形成電荷俘獲層的材料可以選自例如SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和這些材料的多層組合，并且形成至例如大約30-3000的厚度。在各種實(shí)施例中，阻擋絕緣體層135可以由選自包括SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON和這些材料的多層組合的組的材料形成，并且形成至例如大約70-300的厚度。
參考圖6，在阻擋絕緣體層135上形成導(dǎo)電層137至例如大約500-4000的厚度。所述導(dǎo)電層可以由例如選自多晶硅、包括金屬硅化物的多晶硅、金屬硅化物和金屬氮化物的材料形成。
參考圖7，采用公知的光刻和蝕刻工藝對(duì)導(dǎo)電層137、阻擋絕緣體層135、電荷存儲(chǔ)層133和絕緣體層131圖案化，以形成經(jīng)圖案化柵極疊層。第一圖案化柵極疊層包括第一圖案化導(dǎo)電層137A、第一圖案化阻擋氧化物層135A、第一浮置柵極圖案133A和第一隧道氧化物圖案131A。第二圖案化柵極疊層包括第二圖案化導(dǎo)電層137B、第二圖案化阻擋氧化物層135B、第二浮置柵極圖案133B和第二隧道氧化物圖案131B。第三圖案化柵極疊層包括第三圖案化導(dǎo)電層137C、第三圖案化阻擋氧化物層135C、第三浮置柵極圖案123和第三隧道氧化物圖案121。第三圖案化柵極疊層沿陣列行方向位于第一和第二圖案化柵極疊層之間。
之后，采用第一、第二和第三圖案化柵極疊層作為離子注入掩模執(zhí)行離子注入，從而在第三圖案化柵極疊層的兩側(cè)提供第一和第二浮動(dòng)結(jié)區(qū)116A和116B，以及在第一和第二圖案化柵極疊層的與第一和第二浮動(dòng)結(jié)區(qū)116A和116B相對(duì)的一側(cè)提供第一和第二漏極區(qū)114A和114B。
第一柵極疊層的第一圖案化導(dǎo)電層137A提供了第一存儲(chǔ)晶體管MT1的控制柵極。第一柵極疊層的第一浮置柵極圖案133A提供了第一存儲(chǔ)晶體管MT1的浮置柵極。第二柵極疊層的第二圖案化導(dǎo)電層137B提供了第二存儲(chǔ)晶體管MT2的控制柵極。第二柵極疊層的第二浮置柵極圖案133B提供了第二存儲(chǔ)晶體管MT2的浮置柵極。在本器件中，第三柵極疊層的第三圖案化導(dǎo)電層137C不起作用，在圖示的實(shí)施例中保留下來(lái)以簡(jiǎn)化器件的制造?？蛇x地可以后面的制造過(guò)程中去除第三圖案化導(dǎo)電層137C和下面的第三圖案化阻擋氧化物層135C。第三浮置柵極圖案123作為存儲(chǔ)單元單位的選擇晶體管ST的選擇柵極。
參考圖7中的剖面線B-B′，可以看出第三浮置柵極圖案123或選擇柵極沿列方向延伸，從而沿列方向連接相鄰的選擇晶體管ST，由此提供器件的選擇線SL。類(lèi)似地，位于選擇柵極123之下的襯底100的區(qū)域沿列方向延伸，從而沿列方向連接相鄰的選擇晶體管ST，由此作為器件的公共源極線CSL。此外，第一圖案化導(dǎo)電層137A沿列方向延伸，從而沿列方向連接相鄰的第一存儲(chǔ)晶體管MT1，由此操作為第一字線WL1，第二圖案化導(dǎo)電層137B沿列方向延伸，從而沿列方向連接相鄰的第二存儲(chǔ)晶體管MT2，由此操作為第二字線WL2。
再次參考圖2A和圖2B，在所得結(jié)構(gòu)上形成絕緣層140，并形成貫穿絕緣層140垂直延伸的通路開(kāi)口。例如，采用例如鎢填充所述通路開(kāi)口，以提供層間導(dǎo)電通路144A、144B。在絕緣層140上設(shè)置位線BL，使之在存儲(chǔ)單元陣列的共同行的存儲(chǔ)單元單位MC的相鄰第一和第二存儲(chǔ)晶體管MT1和MT2之間沿行方向延伸。通過(guò)層間導(dǎo)電通路144A和144B將位線BL連接至存儲(chǔ)單元單位MC的第一和第二漏極區(qū)114A和114B。
可以將上述非易失存儲(chǔ)器件容易地應(yīng)用于存儲(chǔ)系統(tǒng)。例如，存儲(chǔ)系統(tǒng)通常包括存儲(chǔ)控制器，存儲(chǔ)控制器被設(shè)置為連接至傳輸數(shù)據(jù)信號(hào)的數(shù)據(jù)總線。例如，連接至存儲(chǔ)控制器的存儲(chǔ)器件在同樣耦接至數(shù)據(jù)總線的處理器的控制下存儲(chǔ)并檢索數(shù)據(jù)信號(hào)。處理器能夠通過(guò)存儲(chǔ)控制器控制數(shù)據(jù)信號(hào)到存儲(chǔ)器件和從存儲(chǔ)器件的傳輸，并還具有處理數(shù)據(jù)信號(hào)的處理能力。所述存儲(chǔ)器件可以包括上述類(lèi)型的非易失存儲(chǔ)器件，以獲得上面討論的各種優(yōu)點(diǎn)?？梢詫⑻幚砥?、存儲(chǔ)控制器和存儲(chǔ)器件共同置于共同集成電路內(nèi)，也可以在獨(dú)立的集成電路上制造。
通過(guò)這種方式，提供了一種包括非易失存儲(chǔ)器件的半導(dǎo)體裝置及其制造方法以及一種存儲(chǔ)系統(tǒng)。具體而言，上文公開(kāi)了非易失存儲(chǔ)器件及其制造方法的示范性實(shí)施例，在所述非易失存儲(chǔ)器件中，存儲(chǔ)單元單位內(nèi)的兩個(gè)存儲(chǔ)晶體管共享共同選擇晶體管。通過(guò)這種方式，可以認(rèn)為非易失存儲(chǔ)器件的存儲(chǔ)單元包括1.5個(gè)晶體管，即兩個(gè)存儲(chǔ)晶體管之一(一個(gè)體管)和共享的公共選擇晶體管(半個(gè)晶體管)。換言之，采用三個(gè)晶體管提供兩個(gè)存儲(chǔ)單元。這實(shí)現(xiàn)了存儲(chǔ)單元單位集成度的提高，由此實(shí)現(xiàn)了整個(gè)非易失存儲(chǔ)器件的集成度的提高。
盡管已經(jīng)參考優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了具體的圖示和描述，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不背離權(quán)利要求界定的本發(fā)明的精神和范圍的情況下，可以對(duì)其做出各種形式和細(xì)節(jié)上的變化。
盡管上文中給出了被認(rèn)為是最佳方式和/或其他優(yōu)選實(shí)施例的內(nèi)容，但是應(yīng)當(dāng)理解，可以對(duì)其做出各種改變，可以以不同的形式和實(shí)施例實(shí)施本發(fā)明，并且其適用于很多應(yīng)用，文中僅描述了其中的一些。權(quán)利要求意在包括字面描述的內(nèi)容以及所有與之等價(jià)的內(nèi)容，包括落在每一權(quán)利要求的范圍內(nèi)的所有修改和變化。
本申請(qǐng)要求于2006年4月10日提交的韓國(guó)專(zhuān)利申請(qǐng)No.10-2006-0032448的優(yōu)先權(quán)，在此將其全文引入以供參考。
權(quán)利要求
1.一種非易失存儲(chǔ)器件的存儲(chǔ)單元，包括位于襯底上的選擇晶體管的選擇晶體管柵極，所述選擇晶體管柵極包括柵極電介質(zhì)圖案；以及位于所述柵極電介質(zhì)圖案上的選擇柵極；在所述襯底上位于所述選擇晶體管相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管的第一和第二存儲(chǔ)單元晶體管柵極，所述第一和第二存儲(chǔ)單元晶體管柵極中的每個(gè)包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極；在所述襯底內(nèi)分別位于所述選擇晶體管柵極與所述第一和第二存儲(chǔ)單元晶體管柵極之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管柵極的與所述第一和第二浮動(dòng)結(jié)區(qū)相對(duì)的一側(cè)的第一和第二漏極區(qū)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，還包括位于所述襯底上、所述第一和第二存儲(chǔ)單元晶體管柵極上和所述選擇晶體管柵極上的絕緣層；穿過(guò)所述絕緣層延伸并且分別接觸所述第一和第二漏極區(qū)的第一和第二接觸；以及在所述絕緣層上耦接于所述第一和第二接觸之間的位線。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述選擇晶體管柵極的所述選擇柵極包括所述非易失存儲(chǔ)器件的選擇線。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，位于所述選擇晶體管柵極之下的所述襯底的區(qū)域包括所述選擇晶體管的溝道區(qū)，并且所述溝道區(qū)耦接至所述非易失存儲(chǔ)器件的公共源極線。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述第一和第二存儲(chǔ)單元晶體管的所述控制柵極包括所述非易失存儲(chǔ)器件的第一和第二字線。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述選擇晶體管柵極的所述柵極電介質(zhì)圖案以及所述第一和第二存儲(chǔ)單元晶體管的所述隧道絕緣圖案由共同的、圖案化的絕緣層形成。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)單元，其中，所述絕緣層包括選自下述組的材料，所述組包括氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k電介質(zhì)材料、及上述材料的組合。
8.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述選擇晶體管的所述選擇柵極以及所述第一和第二存儲(chǔ)單元晶體管的所述電荷存儲(chǔ)層圖案由共同的、圖案化的材料層形成。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)單元，其中，所述材料層包括選自下述組的材料摻雜多晶硅、納米晶體導(dǎo)體和電荷俘獲層，其中所述電荷俘獲層包括選自下述組的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其層組合。
10.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述第一和第二存儲(chǔ)單元晶體管的所述阻擋絕緣層圖案包括選自下述組的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其層組合。
11.根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述第一和第二存儲(chǔ)單元晶體管的所述控制柵極包括選自下述組的材料多晶硅、包括金屬硅化物的多晶硅、金屬硅化物、金屬氮化物、及其組合。
12.一種非易失存儲(chǔ)器件，包括在襯底上按行和列排列的存儲(chǔ)單元陣列；每個(gè)均沿列方向延伸的多個(gè)選擇晶體管，每一所述選擇晶體管包括位于所述襯底內(nèi)的公共源極線，所述公共源極線沿所述列方向跨越多個(gè)所述存儲(chǔ)單元行延伸；位于所述公共源極線上的柵極電介質(zhì)線圖案；以及位于所述柵極電介質(zhì)線圖案上的選擇線，所述選擇線沿列方向延伸；沿所述列方向延伸的多條第一和第二字線；每對(duì)所述第一和第二字線位于所述選擇晶體管中的相應(yīng)的一個(gè)的相對(duì)兩側(cè)并與之隔開(kāi)；其中每一存儲(chǔ)單元包括在所述襯底上位于所述選擇晶體管之一的相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管，所述第一和第二存儲(chǔ)單元晶體管的每個(gè)包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極，所述第一存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第一字線，所述第二存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第二字線；在所述襯底內(nèi)分別位于所述選擇晶體管與所述第一和第二存儲(chǔ)單元晶體管之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管的與所述第一和第二浮動(dòng)結(jié)區(qū)相對(duì)的一側(cè)的第一和第二漏極區(qū)；以及沿行方向延伸的多條位線，每條位線耦接至共同行的所述存儲(chǔ)單元的所述第一和第二漏極區(qū)。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器件，還包括絕緣層，其位于所述襯底上、所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管上以及所述多個(gè)選擇晶體管上；以及多個(gè)第一和第二接觸，其穿過(guò)所述絕緣層延伸，并分別接觸所述存儲(chǔ)單元的所述第一和第二漏極區(qū)，其中所述多條位線形成于所述絕緣層上。
14.根據(jù)權(quán)利要求12所述的存儲(chǔ)器件，還包括位于所述襯底內(nèi)的隔離區(qū)，其隔離相鄰行的存儲(chǔ)單元。
15.根據(jù)權(quán)利要求12所述的存儲(chǔ)器件，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)編程向與所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加編程電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加零電壓；向與所述第一和第二存儲(chǔ)單元中有待寫(xiě)入的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加地電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
16.根據(jù)權(quán)利要求12所述的存儲(chǔ)器件，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)擦除向與所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加擦除電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加零電壓；向與所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加浮置電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
17.根據(jù)權(quán)利要求12所述的存儲(chǔ)器件，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)讀取向與所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加讀取電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加閉鎖電壓；向與所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加所述讀取電壓或大于所述讀取電壓的電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加小于所述讀取電壓的電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
18.根據(jù)權(quán)利要求17所述的存儲(chǔ)器件，其中，所述閉鎖電壓包括零電壓。
19.根據(jù)權(quán)利要求17所述的存儲(chǔ)器件，其中，所述閉鎖電壓包括小于所述零電壓的電壓。
20.根據(jù)權(quán)利要求17所述的存儲(chǔ)器件，其中，施加至所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條上的小于所述讀取電壓的電壓包括約0.5伏。
21.一種非易失存儲(chǔ)系統(tǒng)，包括存儲(chǔ)控制器，其被設(shè)置為連接至在其上傳輸數(shù)據(jù)信號(hào)的數(shù)據(jù)總線；以及連接至所述存儲(chǔ)控制器的存儲(chǔ)器，其存儲(chǔ)和檢索所述數(shù)據(jù)信號(hào)，其中，所述存儲(chǔ)器包括非易失存儲(chǔ)器件，所述非易失存儲(chǔ)器件包括在襯底上按行和列排列的存儲(chǔ)單元陣列；沿列方向延伸的多個(gè)選擇晶體管，每一所述選擇晶體管包括位于所述襯底內(nèi)的公共源極線，所述公共源極線沿所述列方向跨越多個(gè)存儲(chǔ)單元行延伸；位于所述公共源極線上的柵極電介質(zhì)線圖案；以及位于所述柵極電介質(zhì)線圖案上的選擇柵極線，所述選擇柵極線沿列方向延伸；沿所述列方向延伸的多條第一和第二字線；每對(duì)所述第一和第二字線位于所述選擇晶體管中的相應(yīng)的一個(gè)的相對(duì)兩側(cè)并與之隔開(kāi)；其中每一存儲(chǔ)單元包括在所述襯底上位于所述選擇晶體管之一的相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管柵極，每一所述第一和第二存儲(chǔ)單元晶體管柵極包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極，所述第一存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第一字線，所述第二存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第二字線；在所述襯底內(nèi)分別位于所述選擇晶體管與所述第一和第二存儲(chǔ)單元晶體管柵極之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管柵極的與所述第一和第二浮動(dòng)結(jié)區(qū)相對(duì)的一側(cè)的第一和第二漏極區(qū)；以及沿行方向延伸的多條位線，每條位線耦接至共同行的所述存儲(chǔ)單元的所述第一和第二漏極區(qū)。
22.根據(jù)權(quán)利要求21所述的非易失存儲(chǔ)系統(tǒng)，還包括耦接至所述數(shù)據(jù)總線的用于處理所述數(shù)據(jù)信號(hào)的處理器。
23.根據(jù)權(quán)利要求21所述的非易失存儲(chǔ)系統(tǒng)，還包括絕緣層，其位于所述襯底上、所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管柵極上以及所述多個(gè)選擇晶體管上；以及多個(gè)第一和第二接觸，其穿過(guò)所述絕緣層延伸，并分別接觸所述存儲(chǔ)單元的所述第一和第二漏極區(qū)，其中，所述多條位線形成于所述絕緣層上。
24.根據(jù)權(quán)利要求21所述的非易失存儲(chǔ)系統(tǒng)，還包括位于所述襯底內(nèi)的隔離區(qū)，其隔離相鄰行的存儲(chǔ)單元。
25.根據(jù)權(quán)利要求21所述的非易失存儲(chǔ)系統(tǒng)，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)編程向與所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加編程電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加零電壓；向與所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加地電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
26.根據(jù)權(quán)利要求21所述的非易失存儲(chǔ)系統(tǒng)，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)擦除向與所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加擦除電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加零電壓；向與所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加浮置電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
27.根據(jù)權(quán)利要求21所述的非易失存儲(chǔ)系統(tǒng)，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)讀取向與所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加讀取電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加閉鎖電壓；向與所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加所述讀取電壓或大于所述讀取電壓的電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加小于所述讀取電壓的電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
28.根據(jù)權(quán)利要求27所述的非易失存儲(chǔ)系統(tǒng)，其中，所述閉鎖電壓包括零電壓。
29.根據(jù)權(quán)利要求27所述的非易失存儲(chǔ)系統(tǒng)，其中，所述閉鎖電壓包括小于所述零電壓的電壓。
30.根據(jù)權(quán)利要求27所述的非易失存儲(chǔ)系統(tǒng)，其中，施加至所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條上的小于所述讀取電壓的電壓包括約0.5伏。
31.一種形成非易失存儲(chǔ)器件的存儲(chǔ)單元的方法，包括在襯底上設(shè)置選擇晶體管的選擇晶體管柵極，所述選擇晶體管柵極包括柵極電介質(zhì)圖案；以及位于所述柵極電介質(zhì)圖案上的選擇柵極；在所述襯底上所述選擇晶體管的相對(duì)兩側(cè)設(shè)置第一和第二存儲(chǔ)單元晶體管的第一和第二存儲(chǔ)單元晶體管柵極，所述第一和第二存儲(chǔ)單元晶體管柵極中的每個(gè)包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極；分別在所述襯底內(nèi)所述選擇晶體管柵極與所述第一和第二存儲(chǔ)單元晶體管柵極之間設(shè)置第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)所述第一和第二存儲(chǔ)單元晶體管柵極的分別與所述第一和第二浮動(dòng)結(jié)區(qū)相對(duì)的一側(cè)分別設(shè)置第一和第二漏極區(qū)。
32.根據(jù)權(quán)利要求31所述的方法，還包括在所述襯底上、所述第一和第二存儲(chǔ)單元晶體管柵極上以及所述選擇晶體管柵極上設(shè)置電介質(zhì)層；設(shè)置穿過(guò)所述電介質(zhì)層延伸并且分別接觸所述第一和第二漏極區(qū)的第一和第二接觸；以及在所述電介質(zhì)層上設(shè)置耦接于所述第一和第二接觸之間的位線。
33.根據(jù)權(quán)利要求31所述的方法，其中，所述選擇晶體管柵極的所述選擇柵極包括所述非易失存儲(chǔ)器件的選擇線。
34.根據(jù)權(quán)利要求31所述的方法，其中，所述襯底的位于所述選擇晶體管柵極之下的區(qū)域包括所述選擇晶體管的溝道區(qū)，并且所述溝道區(qū)耦接至所述非易失存儲(chǔ)器件的公共線。
35.根據(jù)權(quán)利要求31所述的方法，其中，所述第一和第二存儲(chǔ)單元晶體管柵極的所述控制柵極包括所述非易失存儲(chǔ)器件的第一和第二字線。
36.根據(jù)權(quán)利要求31所述的方法，其中，所述選擇晶體管柵極的所述柵極電介質(zhì)圖案以及所述第一和第二存儲(chǔ)單元晶體管的所述隧道絕緣圖案由共同的、圖案化的絕緣層形成。
37.根據(jù)權(quán)利要求36所述的方法，其中，所述絕緣層包括選自下述組的材料氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高k電介質(zhì)材料、和上述材料的組合。
38.根據(jù)權(quán)利要求31所述的方法，其中，所述選擇晶體管的所述選擇柵極以及所述第一和第二存儲(chǔ)單元晶體管的所述電荷存儲(chǔ)層圖案由共同的、圖案化的材料層形成。
39.根據(jù)權(quán)利要求38所述的方法，其中，所述材料層包括選自下述組的材料摻雜多晶硅、納米晶體導(dǎo)電材料和電荷俘獲層，其中，所述電荷俘獲層包括選自下述組的材料SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其層組合。
40.根據(jù)權(quán)利要求31所述的方法，其中，所述第一和第二存儲(chǔ)單元晶體管的所述阻擋絕緣層圖案包括選自下述組的材料SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON、及其層組合。
41.根據(jù)權(quán)利要求31所述的方法，其中，所述第一和第二存儲(chǔ)單元晶體管的所述控制柵極包括選自下述組的材料多晶硅、包括金屬硅化物的多晶硅、金屬硅化物、金屬氮化物和上述材料的組合。
42.一種形成非易失存儲(chǔ)器件的方法，包括在襯底上按行和列排布存儲(chǔ)單元陣列；設(shè)置每者沿列方向延伸的多個(gè)選擇晶體管，每一選擇晶體管包括位于所述襯底內(nèi)的公共源極線，所述公共源極線沿所述列方向跨越多個(gè)存儲(chǔ)單元行延伸；位于所述公共源極線上的柵極電介質(zhì)線圖案；以及位于所述柵極電介質(zhì)線圖案上的選擇線，所述選擇線沿列方向延伸；設(shè)置沿所述列方向延伸的多條第一和第二字線；每對(duì)所述第一和第二字線位于所述選擇晶體管中的相應(yīng)的一個(gè)的相對(duì)兩側(cè)并與之隔開(kāi)；其中每一存儲(chǔ)單元包括在所述襯底上位于所述選擇晶體管之一的相對(duì)兩側(cè)的第一和第二存儲(chǔ)單元晶體管，每一所述第一和第二存儲(chǔ)單元晶體管包括隧道絕緣層圖案；位于所述隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于所述電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于所述阻擋絕緣層圖案上的控制柵極，所述第一存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第一字線，所述第二存儲(chǔ)單元晶體管的所述控制柵極耦接至所述第二字線；在所述襯底內(nèi)分別位于所述選擇晶體管與所述第一和第二存儲(chǔ)單元晶體管之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在所述襯底內(nèi)分別位于所述第一和第二存儲(chǔ)單元晶體管的與所述第一和第二浮動(dòng)結(jié)區(qū)相對(duì)的一側(cè)的第一和第二漏極區(qū)；以及設(shè)置沿行方向延伸的多條位線，每條位線耦接至共同行的所述存儲(chǔ)單元的所述第一和第二漏極區(qū)。
43.根據(jù)權(quán)利要求42所述的方法，還包括在所述襯底上、所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管上以及所述多個(gè)選擇晶體管上設(shè)置絕緣層；以及設(shè)置多個(gè)第一和第二接觸，其穿過(guò)所述絕緣層延伸并分別接觸所述存儲(chǔ)單元的所述第一和第二漏極區(qū)，其中所述多條位線形成于所述絕緣層上。
44.根據(jù)權(quán)利要求42所述的方法，還包括在所述襯底內(nèi)設(shè)置隔離區(qū)，其隔離相鄰行的存儲(chǔ)單元。
45.根據(jù)權(quán)利要求42所述的方法，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)編程向與所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加編程電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加零電壓；向與所述第一和第二存儲(chǔ)單元中有待編程的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加地電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
46.根據(jù)權(quán)利要求42所述的方法，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)擦除向與所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加擦除電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加零電壓；向與所述第一和第二存儲(chǔ)單元中有待擦除的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加零電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加浮置電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
47.根據(jù)權(quán)利要求42所述的方法，其中，通過(guò)下述操作對(duì)所述存儲(chǔ)單元的所述第一和第二存儲(chǔ)單元晶體管單獨(dú)讀取向與所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)對(duì)應(yīng)的所述第一和第二字線之一施加讀取電壓；向與所述第一和第二存儲(chǔ)單元中的另一個(gè)對(duì)應(yīng)的所述第一和第二字線中的另一個(gè)施加閉鎖電壓；向與所述第一和第二存儲(chǔ)單元中有待讀取的一個(gè)的所述存儲(chǔ)單元對(duì)應(yīng)的所述選擇晶體管的所述選擇線施加所述讀取電壓或大于所述讀取電壓的電壓；向所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條施加小于所述讀取電壓的電壓；向所述公共源極線施加地電壓；以及向所述襯底施加地電壓。
48.根據(jù)權(quán)利要求47所述的方法，其中，所述閉鎖電壓包括零電壓。
49.根據(jù)權(quán)利要求47所述的方法，其中，所述閉鎖電壓包括小于所述零電壓的電壓。
50.根據(jù)權(quán)利要求47所述的方法，其中，施加至所述多條位線中耦接至所述第一和第二存儲(chǔ)單元的所述漏極區(qū)的一條上的小于所述讀取電壓的電壓包括約0.5伏。
全文摘要
本發(fā)明提供一種非易失存儲(chǔ)器件的存儲(chǔ)單元，包括位于襯底上的選擇晶體管的選擇晶體管柵極，選擇晶體管柵極包括柵極電介質(zhì)圖案；以及位于柵極電介質(zhì)圖案上的選擇柵極；在襯底上位于選擇晶體管的相對(duì)側(cè)的第一和第二存儲(chǔ)單元晶體管的第一和第二存儲(chǔ)單元晶體管柵極，每個(gè)存儲(chǔ)單元晶體管柵極包括隧道絕緣層圖案；位于隧道絕緣層圖案上的電荷存儲(chǔ)層圖案；位于電荷存儲(chǔ)層圖案上的阻擋絕緣層圖案；以及位于阻擋絕緣層圖案上的控制柵極；在襯底內(nèi)分別位于選擇晶體管柵極與第一和第二存儲(chǔ)單元晶體管柵極之間的第一和第二浮動(dòng)結(jié)區(qū)；以及在襯底內(nèi)分別位于第一和第二存儲(chǔ)單元晶體管柵極的與第一和第二浮動(dòng)結(jié)區(qū)分別相對(duì)的一側(cè)的第一和第二漏極區(qū)。
文檔編號(hào)H01L23/522GK101055876SQ20071009602
公開(kāi)日2007年10月17日 申請(qǐng)日期2007年4月10日 優(yōu)先權(quán)日2006年4月10日
發(fā)明者樸成哲 申請(qǐng)人:三星電子株式會(huì)社