專利名稱：非易失性半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器，尤其涉及掩膜ROM(只讀存儲(chǔ)器)的配置，其中，所存儲(chǔ)的數(shù)據(jù)可通過(guò)掩膜布線來(lái)編程。
背景技術(shù)：
借助于掩膜ROM，通過(guò)在制造過(guò)程中利用用于布線圖案的掩膜選擇性地在存儲(chǔ)器中形成金屬互連，數(shù)據(jù)被固定地存儲(chǔ)。根據(jù)存儲(chǔ)單元之間的互連配置，掩膜ROM包括NAND型掩膜ROM、或NOR型掩膜ROM。借助于NAND型掩膜ROM，多個(gè)存儲(chǔ)單元彼此串行地連接在位元線(bit line)和源線(source line)之間。此外，如通常的情形那樣，通過(guò)經(jīng)由雜質(zhì)注入而調(diào)整存儲(chǔ)單元的相應(yīng)晶體管的閾值電壓，來(lái)存儲(chǔ)數(shù)據(jù)，從而設(shè)置相應(yīng)晶體管為增強(qiáng)模式或耗盡模式。
借助于NOR型掩膜ROM，一個(gè)存儲(chǔ)單元互連位元線和源線。這樣一個(gè)存儲(chǔ)單元具有這樣的配置，其中通過(guò)選擇性地在晶體管和源線或位元線之間由掩膜布線形成互連而固定地存儲(chǔ)數(shù)據(jù)，或具有這樣的配置，其中通過(guò)經(jīng)由雜質(zhì)注入而調(diào)整存儲(chǔ)單元晶體管的閾值電壓而固定地編程被存儲(chǔ)的數(shù)據(jù)，從而設(shè)置晶體管為增強(qiáng)模式或耗盡模式。
在NAND型掩膜ROM或NOR型掩膜ROM的情形中，字元線(word line)被驅(qū)動(dòng)到選擇狀態(tài)，且根據(jù)位元線和源線之間流過(guò)的電流大小來(lái)執(zhí)行數(shù)據(jù)的讀出。也就是，選擇存儲(chǔ)單元被設(shè)置在位元線和源線之間，且根據(jù)在相應(yīng)字元線被選擇時(shí)位元線和源線之間流過(guò)的電流大小而執(zhí)行數(shù)據(jù)的讀出。位元線通常被預(yù)充電至預(yù)定電壓電平，且根據(jù)在存儲(chǔ)單元被選擇時(shí)位元線電壓相對(duì)于預(yù)充電電壓的變化大小執(zhí)行數(shù)據(jù)的讀出。已經(jīng)提出了掩膜ROM的不同配置，以便執(zhí)行快速穩(wěn)定的數(shù)據(jù)讀出。
借助于NOR型掩膜ROM，通常利用1單元/位的配置，其中1位數(shù)據(jù)被存儲(chǔ)在一個(gè)存儲(chǔ)單元中，以滿足高密度的要求，而一般利用2單元/位的配置，其中1位數(shù)據(jù)被存儲(chǔ)在兩個(gè)存儲(chǔ)單元中，以滿足高速的要求。
專利文獻(xiàn)1(日本未審查專利公開(kāi)No.Hei9(1997)-8255)公開(kāi)了一種NAND型ROM的配置，其中存儲(chǔ)單元中源線和地線之間的距離保持恒定，而不管存儲(chǔ)單元陣列中選擇存儲(chǔ)單元的位置如何，從而試圖實(shí)現(xiàn)在讀取數(shù)據(jù)時(shí)改進(jìn)的噪聲容限。在專利文獻(xiàn)1中，對(duì)于選擇列中的位元線，被用作鄰近列中存儲(chǔ)單元的源線，預(yù)充電電流使存儲(chǔ)單元電流流至鄰近列中的位元線。存儲(chǔ)單元陣列中對(duì)稱位置處的位元線分別被連接至設(shè)置在存儲(chǔ)單元陣列外的空單元(dummy cell)，從而生成基準(zhǔn)電流，且存儲(chǔ)單元電流和基準(zhǔn)電流被感測(cè)放大器差分放大。通過(guò)專利文獻(xiàn)1，試圖通過(guò)使用與選擇位元線相鄰的位元線作為源線來(lái)保持各存儲(chǔ)單元的源線電阻恒定，而不管選擇列在存儲(chǔ)單元陣列中的位置如何。
在專利文獻(xiàn)2(日本未審查專利公開(kāi)No.2001-203331)中，示出了分級(jí)位元線配置的ROM，其中空單元分別設(shè)置在成對(duì)主位元線(main sub line)的相對(duì)端，從而差分讀取成對(duì)主位元線的電流變化。通過(guò)采用分級(jí)位元線配置，試圖通過(guò)減少連接到副位元線(sub-bitline)的存儲(chǔ)單元的數(shù)目而實(shí)現(xiàn)快速讀出，因此分別減小主/副位元線的寄生電容。每個(gè)空單元一直保持在非導(dǎo)通狀態(tài)，用作寄生電容。根據(jù)所存儲(chǔ)的數(shù)據(jù)，存儲(chǔ)單元晶體管被設(shè)置為增強(qiáng)模式或耗盡模式，且通過(guò)差分地放大主副位元線的相應(yīng)電勢(shì)和參考主副位元線的相應(yīng)電勢(shì)而讀取數(shù)據(jù)，其中主副位元線的相應(yīng)電勢(shì)是由于從電流供應(yīng)源饋進(jìn)并流經(jīng)選擇存儲(chǔ)單元的電流而產(chǎn)生。
在專利文獻(xiàn)3(日本未審查專利公開(kāi)No.2001-358235)中，公開(kāi)了一種分級(jí)位元線配置的ROM，如同專利文獻(xiàn)2的情形一樣，其中連接到主位元線的空單元每個(gè)都由源極和漏極相互連接的MOS晶體管(絕緣柵極場(chǎng)效應(yīng)晶體管)形成。這樣，對(duì)于位元線，空單元的寄生電容由源極結(jié)電容和漏極結(jié)電容產(chǎn)生，且是存儲(chǔ)單元的寄生電容的兩倍大，從而在試圖在存儲(chǔ)單元陣列中達(dá)到更高存儲(chǔ)單元密度時(shí)減小空單元的數(shù)目。
在專利文獻(xiàn)4(日本未審查專利公開(kāi)No.Hei 11(1999)-191298)中，公開(kāi)了一種分級(jí)位元線配置的ROM，其中副位元線被提供有用于放電的晶體管以便加速數(shù)據(jù)的讀出，且通過(guò)使用設(shè)置在副位元線和主位元線之間的塊選擇柵極晶體管的控制信號(hào)的反相信號(hào)來(lái)控制用于放電的晶體管的導(dǎo)通態(tài)/非導(dǎo)通態(tài)。借助于專利文獻(xiàn)4，通過(guò)以更高速度對(duì)副位元線放電來(lái)縮短讀周期時(shí)間，從而試圖加速數(shù)據(jù)讀出。在讀取數(shù)據(jù)時(shí)，通過(guò)使用用作基準(zhǔn)位元線的未選擇主/副位元線，差分放大選擇主/副位元線的電勢(shì)。
在專利文獻(xiàn)5(日本未審查專利公開(kāi)No.Hei 7(1995)-211086)中，公開(kāi)了一種用于將存儲(chǔ)單元陣列分成兩個(gè)陣列的陣列劃分結(jié)構(gòu)，其中字元線驅(qū)動(dòng)器被設(shè)置在陣列之間，在所選擇的陣列中選擇存儲(chǔ)單元，且感測(cè)放大器檢測(cè)存儲(chǔ)單元電流，而在未選擇的陣列中，位元線被耦合至相應(yīng)的感測(cè)放大器，且通過(guò)其輸出信號(hào)，確定讀取數(shù)據(jù)的時(shí)序。字元線在未選擇的陣列中處于未選擇狀態(tài)，且位元線負(fù)載保持恒定，而不管存儲(chǔ)單元的被存儲(chǔ)數(shù)據(jù)，使得位元線充電速度變?yōu)楹愣?，這被利用在本情形中。
日本未審查專利公開(kāi)No.Hei 9(1997)-8255[專利文獻(xiàn)2]日本未審查專利公開(kāi)No.2001-203331[專利文獻(xiàn)3]日本未審查專利公開(kāi)No.2001-358235[專利文獻(xiàn)4]日本未審查專利公開(kāi)No.Hei 11(1999)-191298[專利文獻(xiàn)5]日本未審查專利公開(kāi)No.Hei 7(1995)-211086

發(fā)明內(nèi)容
因?yàn)橛糜诖鎯?chǔ)高密度規(guī)格的掩膜ROM的1位數(shù)據(jù)的存儲(chǔ)器元件配置與高速規(guī)格的掩膜ROM的不同，所以那些掩膜ROM是逐個(gè)制造的。借助高密度規(guī)格的ROM，數(shù)據(jù)讀出是根據(jù)一個(gè)存儲(chǔ)器單元的電流驅(qū)動(dòng)量來(lái)執(zhí)行的，數(shù)據(jù)讀取速度是由位元線的電勢(shì)改變速度、即由存儲(chǔ)器單元的電流驅(qū)動(dòng)量來(lái)確定的，使得高密度規(guī)格的ROM不能用于高速應(yīng)用，雖然其可以應(yīng)用于低速應(yīng)用。對(duì)于在1單元/位配置的掩膜ROM中以更高速度讀取數(shù)據(jù)，可以采用差分配置，從而利用基準(zhǔn)電勢(shì)，且基準(zhǔn)電勢(shì)與存儲(chǔ)器單元的讀出電勢(shì)比較。然而，在該情形中，用于生成基準(zhǔn)電勢(shì)的空(dummy)存儲(chǔ)器單元需要連接到基準(zhǔn)位元線，且需要額外設(shè)置基準(zhǔn)位元線，導(dǎo)致存儲(chǔ)器單元陣列的布局區(qū)域的增加。
另一方面，借助高速規(guī)格的掩膜ROM，利用2單元/位配置的單位單元(unit cell)，且互補(bǔ)數(shù)據(jù)被分別存儲(chǔ)在存儲(chǔ)器單元中，并生成差分電流/電勢(shì)，從而執(zhí)行高速讀出。因此，借助高速規(guī)格的掩膜ROM，可以執(zhí)行基本與SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)等效的快速存取，然而，因?yàn)閮蓚€(gè)存儲(chǔ)器單元被用于存儲(chǔ)1位數(shù)據(jù)，所有導(dǎo)致存儲(chǔ)器單元陣列所占用的區(qū)域增加的問(wèn)題。
借助專利文獻(xiàn)1中所示的配置，位元線被用作鄰近列中存儲(chǔ)器單元的源線。因此，產(chǎn)生改變陣列中位元線位置的需要，從而導(dǎo)致問(wèn)題，因?yàn)椴季€布局變得復(fù)雜。進(jìn)一步，為了使位元線兼用為(double as)源線，利用對(duì)NAND型存儲(chǔ)器單元結(jié)構(gòu)唯一的存儲(chǔ)器單元布局，即這樣的配置，其中存儲(chǔ)器單元塊分別經(jīng)塊選擇柵極耦合至位元線和源線，且如上所述的配置不能應(yīng)用至NOR型存儲(chǔ)器單元結(jié)構(gòu)。而且，存儲(chǔ)器單元連接到其上的位元線被用作基準(zhǔn)位元線，然而，由于連接到基準(zhǔn)位元線的空單元被設(shè)置在存儲(chǔ)器單元陣列的外部，所以引起難于減小陣列布局區(qū)域的問(wèn)題。
專利文獻(xiàn)2基于分級(jí)位元線配置，但沒(méi)有考慮非分級(jí)位元線配置。進(jìn)一步，為了利用基準(zhǔn)位元線，需要區(qū)分選擇列中主位元線和未選擇列中主位元線，從而引起各空單元和基準(zhǔn)位元線之間連接的控制復(fù)雜性增加的問(wèn)題。進(jìn)一步，空單元通常每個(gè)都處在非導(dǎo)通狀態(tài)，對(duì)于基準(zhǔn)位元線僅用作負(fù)載電容，且難于將以下配置應(yīng)用到非分級(jí)位元線配置即其中多個(gè)行中各存儲(chǔ)器單元連接至位元線。進(jìn)一步，需要設(shè)置空(dummy)副位元線專用于連接各空單元，這妨礙了陣列區(qū)域的減少。
借助圖3所示的配置，試圖減小耦合到空單元位元線(基準(zhǔn)位元線)的負(fù)載電容為耦合到位元線的負(fù)載電容的1/2，然而，因?yàn)閷＠墨I(xiàn)3如專利文獻(xiàn)2一樣是基于分級(jí)位元線配置，所以難于將專利文獻(xiàn)3中所示的配置應(yīng)用至非分級(jí)位元線，從而導(dǎo)致如專利文獻(xiàn)2一樣的問(wèn)題。
借助專利文獻(xiàn)4中所示的配置，希望副位元線以更高速度放電，然而，本配置基于分級(jí)位元線配置，并因此不能應(yīng)用至非分級(jí)位元線配置，如專利文獻(xiàn)2，3那樣。
進(jìn)一步，借助專利文獻(xiàn)2到4所示的配置，源線被公共地耦合到地節(jié)點(diǎn)，且不考慮互連電阻所導(dǎo)致的源線的電勢(shì)分布。
借助專利文獻(xiàn)5中所示的配置，希望僅僅通過(guò)激活感測(cè)放大器來(lái)設(shè)置用于讀取甚至未選中陣列中數(shù)據(jù)的時(shí)序，并且專利文獻(xiàn)5基于劃分的存儲(chǔ)器單元陣列結(jié)構(gòu)，因此專利文獻(xiàn)5中所示的配置不能應(yīng)用至未劃分的存儲(chǔ)器單元陣列結(jié)構(gòu)。
因此，本發(fā)明的目的是提供高密度并可高速存取的非易失性半導(dǎo)體存儲(chǔ)器。
本發(fā)明的另一個(gè)目的是提供NOR型掩膜ROM，其具有高密度存儲(chǔ)器單元布局、能夠穩(wěn)定地高速讀取數(shù)據(jù)。
現(xiàn)在，根據(jù)本發(fā)明一個(gè)方面的非易失性半導(dǎo)體存儲(chǔ)器包括多個(gè)以矩陣方式設(shè)置的存儲(chǔ)器單元，其中各存儲(chǔ)器單元包括單元選擇晶體管和數(shù)據(jù)存儲(chǔ)裝置，它們彼此串聯(lián)，并且設(shè)置多個(gè)位元線以對(duì)應(yīng)于存儲(chǔ)器單元的各列，各位元線被連接至與其對(duì)應(yīng)的列中的存儲(chǔ)器單元。設(shè)置多個(gè)位元線，以便彼此鄰近的列中的相應(yīng)位元線形成位元線對(duì)。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器進(jìn)一步包括多個(gè)源線，其被設(shè)置以對(duì)應(yīng)于存儲(chǔ)器單元的各列，使得各源線被彼此鄰近的列中的存儲(chǔ)器單元共享。共享各源線的存儲(chǔ)器單元的各列被連接至各個(gè)位元線對(duì)的各位元線。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器進(jìn)一步包括多個(gè)對(duì)應(yīng)于存儲(chǔ)器單元各列設(shè)置的字元線，其中各字元線被連接到相應(yīng)列中存儲(chǔ)器單元的各單元選擇晶體管。在選擇字元線時(shí)，根據(jù)在數(shù)據(jù)存儲(chǔ)裝置中存儲(chǔ)的數(shù)據(jù)，在相應(yīng)的各存儲(chǔ)器單元中使電流選擇性地在相應(yīng)的位元線和源線之間流動(dòng)。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器還進(jìn)一步包括至少一個(gè)平行于字元線設(shè)置的空(dummy)字元線、以及多個(gè)對(duì)應(yīng)于所述至少一個(gè)空字元線和各位元線設(shè)置的空單元。各空單元包括至少由第一開(kāi)關(guān)晶體管和第二開(kāi)關(guān)晶體管組成的串聯(lián)電路。在選擇相應(yīng)空字元線時(shí)，第一開(kāi)關(guān)晶體管被切換到導(dǎo)通狀態(tài)，而第二開(kāi)關(guān)晶體管在未選擇相應(yīng)列中源線時(shí)或一直被切換到導(dǎo)通狀態(tài)。當(dāng)?shù)谝缓偷诙_(kāi)關(guān)晶體管都處于導(dǎo)通狀態(tài)時(shí)，形成通路，其中電流通過(guò)該通路在鄰近相應(yīng)源線的源線和相應(yīng)位元線之間流動(dòng)。
借助根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器，設(shè)置空單元以便與各存儲(chǔ)器單元列對(duì)齊(line up)，且各存儲(chǔ)器單元列和空單元與各位元線耦合。在選擇空單元時(shí)，鄰近列中的源線被耦合到相應(yīng)的位元線。因此，當(dāng)鄰近列中的源線處于選擇狀態(tài)時(shí)，電流經(jīng)第一和第二開(kāi)關(guān)晶體管流至耦合到空單元的位元線，從而使對(duì)應(yīng)于源線的位元線發(fā)生電勢(shì)改變。同時(shí)，借助于耦合到選擇列中源線的各存儲(chǔ)器單元，電流選擇性地流經(jīng)單元選擇晶體管和數(shù)據(jù)存儲(chǔ)裝置。因此，在空單元耦合至其上的位元線和存儲(chǔ)器單元耦合至其上的位元線之間出現(xiàn)電勢(shì)改變速度差，使得通過(guò)檢測(cè)這些成對(duì)的位元線之間的電勢(shì)差，可以執(zhí)行快速數(shù)據(jù)讀出。
在該情形中，每個(gè)存儲(chǔ)器單元都由一個(gè)單位的單元選擇晶體管、和一個(gè)單位的數(shù)據(jù)存儲(chǔ)裝置組成，并具有1單元/位配置，因此可執(zhí)行數(shù)據(jù)快速讀出，而不導(dǎo)致存儲(chǔ)器單元陣列的布局區(qū)域增加。
進(jìn)一步，因?yàn)殡妱?shì)差是通過(guò)利用成對(duì)的位元線檢測(cè)的，所以不需要利用空單元連接至其上的基準(zhǔn)位元線產(chǎn)生基準(zhǔn)電勢(shì)/電流，因此可以限制存儲(chǔ)器單元陣列的面積增加，從而實(shí)現(xiàn)高密度的可高速存取的非易失性半導(dǎo)體存儲(chǔ)器。


圖1是全面示出根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器的實(shí)施例1的整個(gè)配置的示圖；圖2是示出根據(jù)本發(fā)明實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器在讀取數(shù)據(jù)時(shí)的基本配置的示圖；圖3是通過(guò)示例而全面示出根據(jù)本發(fā)明實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器周?chē)耐鈬娐返呐渲?；圖4是更詳細(xì)示出圖1中所示的存儲(chǔ)器單元陣列的配置；圖5是示意圖，其示出在讀取根據(jù)實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)時(shí)各信號(hào)線的電勢(shì)、以及陣列內(nèi)電流流動(dòng)路徑；和圖6是波形圖，其示出在如圖5所示應(yīng)用的電壓條件下讀取數(shù)據(jù)時(shí)的信號(hào)波形。
具體實(shí)施例方式
實(shí)施例1圖1是全面示出根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器的實(shí)施例1的整個(gè)配置的示圖。在圖1中，非易失性半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)器單元陣列1，其中非易失性存儲(chǔ)器單元MC以矩陣方式被設(shè)置。借助非易失性存儲(chǔ)器單元MC，其所存儲(chǔ)的數(shù)據(jù)由掩膜布線設(shè)定。
在存儲(chǔ)器單元陣列1中，字元線WL被設(shè)置以對(duì)應(yīng)于存儲(chǔ)器單元MC的各行，并且進(jìn)一步，位元線BL被設(shè)置以對(duì)應(yīng)于存儲(chǔ)器單元MC的各列。設(shè)置位元線以形成對(duì)，且在圖1中，示出了由位元線Bla和BLb形成的位元線對(duì)，作為典型的位元線對(duì)。
進(jìn)一步，在存儲(chǔ)器單元陣列1中，提供了空單元DMC和耦合到空單元DMC的空字元線DWL，其中空單元DMC被設(shè)置以便在至少一行中對(duì)齊，空字元線DWL被設(shè)置以便在行方向上對(duì)齊。為存儲(chǔ)器單元MC的各列提供空單元DMC，且存儲(chǔ)器單元MC和空單元DMC被連接到位元線，從而形成位元線對(duì)BLP。在存儲(chǔ)器單元陣列1中，存儲(chǔ)器單元以NOR型方式被設(shè)置，使得根據(jù)本發(fā)明實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器是NOR型掩膜ROM。
進(jìn)一步，在存儲(chǔ)器單元陣列1中，進(jìn)一步對(duì)應(yīng)于位元線對(duì)BLP設(shè)置源線(SLa，SLb)。存儲(chǔ)器單元MC和空單元DMC被分別連接到相應(yīng)的位元線和源線，且根據(jù)相應(yīng)的字元線的電勢(shì)，存儲(chǔ)器單元MC導(dǎo)致電流在相應(yīng)的位元線和源線之間流動(dòng)。根據(jù)相應(yīng)字元線的電勢(shì)和相鄰源線的電勢(shì)，空單元DMC選擇性地被切換到導(dǎo)通狀態(tài)，且空單元DMC的電阻值約為導(dǎo)通狀態(tài)的存儲(chǔ)器單元的電阻值的兩倍，或其電流驅(qū)動(dòng)速度為導(dǎo)通狀態(tài)的存儲(chǔ)器單元的二分之一，從而生成讀取數(shù)據(jù)時(shí)的基準(zhǔn)電流。
圖1中，存儲(chǔ)器單元MC響應(yīng)字元線WL的電勢(shì)，并根據(jù)所存儲(chǔ)的數(shù)據(jù)選擇性地耦合位元線BLa至源線SLa。當(dāng)空字元線DWL被選擇且源線SLb處于未選擇狀態(tài)時(shí)，空單元DMC耦合源線SLa至位元線BLb。通過(guò)檢測(cè)位元線BLa和位元線BLb的各電勢(shì)之間的電勢(shì)差，執(zhí)行數(shù)據(jù)讀出。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器進(jìn)一步包括位元線預(yù)充電電路3，用于在等待狀態(tài)中分別將位元線BLa和BLb預(yù)充電至預(yù)定電壓(例如，電源電壓電平)；源線驅(qū)動(dòng)電路4，用于驅(qū)動(dòng)對(duì)應(yīng)于選擇列的源線至選擇狀態(tài)；感測(cè)放大器電路5，用于在讀取數(shù)據(jù)時(shí)差分放大選擇列中位元線對(duì)的電勢(shì)；列選擇電路6，用于選擇其在存儲(chǔ)器單元陣列1中的地址被列地址信號(hào)YAD指定的列；輸出電路7，用于外部輸出由列選擇電路6所選擇的列中的數(shù)據(jù)；和行選擇電路2，用于驅(qū)動(dòng)其在存儲(chǔ)器單元陣列1中的地址被行地址信號(hào)XAD指定的行中的字元線WL為選擇狀態(tài)，該行選擇電路2與空字元線DWL平行設(shè)置以便與字元線WL相對(duì)應(yīng)。
空字元線DWL和字元線WL彼此并行地被驅(qū)動(dòng)到選擇狀態(tài)，且空單元DMC和存儲(chǔ)器單元MC彼此并行地被選擇，從而導(dǎo)致在位元線BLa和BLb之間出現(xiàn)電勢(shì)差。
圖2是簡(jiǎn)化的示圖，其示出圖1中所示的存儲(chǔ)器單元陣列1中存儲(chǔ)器單元MC和空單元DMC的配置和連接模式。在圖2中，存儲(chǔ)器單元MCa、MCb每個(gè)都包括數(shù)據(jù)存儲(chǔ)裝置12，其中數(shù)據(jù)通過(guò)掩膜布線等被存儲(chǔ)；和用于響應(yīng)于字元線WL上信號(hào)的電勢(shì)，選擇性耦合數(shù)據(jù)存儲(chǔ)裝置12至相應(yīng)位元線BLa或BLb的單元選擇晶體管10。單元選擇晶體管10例如由N溝道MOS晶體管組成，且其襯底區(qū)域與其源極區(qū)相互連接，從而固定地設(shè)置單元選擇晶體管10的源極區(qū)。
通過(guò)掩膜布線，數(shù)據(jù)存儲(chǔ)裝置12被設(shè)置為電導(dǎo)通狀態(tài)(互連形成狀態(tài))或電截止?fàn)顟B(tài)(互連未形成狀態(tài))，并且在數(shù)據(jù)存儲(chǔ)裝置12處于電導(dǎo)通狀態(tài)時(shí)，單元選擇晶體管10的源極節(jié)點(diǎn)被連接至源線SLa或源線SLb。
空單元DMC包括彼此串聯(lián)的第一開(kāi)關(guān)晶體管15和第二開(kāi)關(guān)晶體管17。第一開(kāi)關(guān)晶體管15響應(yīng)于空字元線DWL上信號(hào)的電勢(shì)選擇性地被切換為導(dǎo)通狀態(tài)，而第二開(kāi)關(guān)晶體管17響應(yīng)于相應(yīng)列中源線SLb的電勢(shì)選擇性地切換為導(dǎo)通狀態(tài)，且當(dāng)?shù)诙_(kāi)關(guān)晶體管17處于導(dǎo)通狀態(tài)時(shí)，相鄰列中源線SLa的電勢(shì)被傳遞。第一和第二開(kāi)關(guān)晶體管15、17在位元線BLb和源線SLb之間彼此串聯(lián)，且當(dāng)?shù)谝缓偷诙_(kāi)關(guān)晶體管處于導(dǎo)通狀態(tài)時(shí)，在位元線BLb和源線SLa之間形成電流流過(guò)的路徑。第一和第二開(kāi)關(guān)晶體管15、17每個(gè)都具有與單元選擇晶體管10相同的晶體管特征(這些晶體管都由同一制造工藝以相同的尺寸制造)。
位元線BLa、BLb及源線SLa、SLb在等待狀態(tài)時(shí)被預(yù)充電至H電平。在讀取數(shù)據(jù)時(shí)，空字元線DWL和字元線WL彼此并行地被驅(qū)動(dòng)為選擇狀態(tài)(H電平)。在每個(gè)存儲(chǔ)器單元MC中，單元選擇晶體管10切換為ON狀態(tài)，且在空單元DMC中，第一開(kāi)關(guān)晶體管15切換為ON狀態(tài)。
進(jìn)一步，選擇的存儲(chǔ)器單元MCa連接至其上的源線Sla被驅(qū)動(dòng)至選擇狀態(tài)的L電平。同時(shí)，提供源線SLb以對(duì)應(yīng)于未選擇的列，且源線SLb被保持在H電平。因此，空單元DMC的第二開(kāi)關(guān)晶體管17切換為ON狀態(tài)，且位元線BLb的預(yù)充電電壓經(jīng)第一和第二開(kāi)關(guān)晶體管15、17放電，從而降低位元線BLb的電勢(shì)。
同時(shí)，根據(jù)存儲(chǔ)器單元MCa的數(shù)據(jù)存儲(chǔ)裝置12的導(dǎo)通狀態(tài)/截止?fàn)顟B(tài)，位元線Bla被選擇性放電。更具體地，如果存儲(chǔ)器單元MCa的數(shù)據(jù)存儲(chǔ)裝置12被設(shè)置為電導(dǎo)通狀態(tài)，則經(jīng)單元選擇晶體管10從位元線BLa向源線SLa放電，從而降低位元線BLa的電平。在該放電操作時(shí)，位元線BLa經(jīng)一個(gè)單位的單元選擇晶體管10放電，而在空單元DMC中，放電是經(jīng)兩個(gè)串聯(lián)的MOS晶體管(第一和第二開(kāi)關(guān)晶體管15、17)實(shí)現(xiàn)的。因此，位元線Bla和源線Sla之間經(jīng)由存儲(chǔ)器單元MCa的電阻(溝道電阻)小于位元線BLb和源線Sla之間的電阻(溝道電阻)，因此當(dāng)數(shù)據(jù)存儲(chǔ)裝置12處于電導(dǎo)通狀態(tài)時(shí)，位元線Bla以比位元線BLb高的速度放電，從而在位元線BLa和BLb之間產(chǎn)生電勢(shì)差。
另一方面，當(dāng)存儲(chǔ)器單元Mca的數(shù)據(jù)存儲(chǔ)裝置12處于電截止?fàn)顟B(tài)時(shí)，位元線BLa與源線SLa電絕緣，即使單元選擇晶體管10切換為ON狀態(tài)，使得位元線BLa維持預(yù)充電電壓電平。因此，對(duì)應(yīng)于存儲(chǔ)器單元MC的存儲(chǔ)數(shù)據(jù)，具有連接至其上的空單元DMC的位元線BLb的電勢(shì)等于位元線BLa和位元線BLb的各電勢(shì)之間的中間電勢(shì)，并且通過(guò)利用包括在感測(cè)放大器電路5中的差分放大器(參考圖1)放大位元線BLa和位元線BLb的各電勢(shì)，可以執(zhí)行數(shù)據(jù)讀出。
在讀取存儲(chǔ)器單元MCa的數(shù)據(jù)時(shí)，存儲(chǔ)器單元MCb中單元選擇晶體管10也切換為ON狀態(tài)。如果存儲(chǔ)器單元MCb的數(shù)據(jù)存儲(chǔ)裝置12被設(shè)置為電導(dǎo)通狀態(tài)，則存儲(chǔ)器單元MCb的單元選擇晶體管10被耦合到源線SLb。然而，借助單元選擇晶體管10，襯底區(qū)域和源極區(qū)彼此結(jié)合，且其源極被耦合到源線SLb。未選擇的列中的源線SLb處于H電平，其與所選擇的字元線WL的電勢(shì)相等，且由于存儲(chǔ)器單元MCb中單元選擇晶體管10由n溝道MOS晶體管組成，所以柵極電勢(shì)與源極電勢(shì)相等，從而維持非導(dǎo)通狀態(tài)(在圖2中，存儲(chǔ)器單元MCb的后柵極(back gate)和源極之間的連接沒(méi)有示出)。因此，空單元DMC可精確地導(dǎo)致位元線BLb的電勢(shì)改變。
在讀取存儲(chǔ)器單元MCb的數(shù)據(jù)時(shí)，另一空單元(未示出)被耦合至位元線BLa，從而以中間速度對(duì)位元線BLa放電。
進(jìn)一步，對(duì)于其中存儲(chǔ)器單元(存儲(chǔ)器單元MCa和存儲(chǔ)器單元MCb)的單元選擇晶體管10的源極區(qū)被固定設(shè)置的配置，可利用例如其中漏極區(qū)與源極區(qū)不對(duì)稱地形成的配置或其中雜質(zhì)濃度改變的配置。
進(jìn)一步，在前面的描述中，空單元的第二開(kāi)關(guān)晶體管17被耦合到相應(yīng)列中的源線。然而，第二開(kāi)關(guān)晶體管17的柵極可耦合至例如電源線，以便通常處于導(dǎo)通狀態(tài)。例如，當(dāng)選擇列中的源線SLa被驅(qū)動(dòng)至L電平時(shí)，基準(zhǔn)電流出現(xiàn)在相應(yīng)列中的基準(zhǔn)位元線BLb，且當(dāng)相鄰列中的源線SLa處于未選擇狀態(tài)時(shí)，未選擇的源線SLa處于H電平，從而第二開(kāi)關(guān)晶體管17的源極的電勢(shì)與其柵極的電勢(shì)相等，從而維持非導(dǎo)通狀態(tài)。因此，沒(méi)有電流流到該狀態(tài)中的位元線BLa，即使空字元線被驅(qū)動(dòng)至選擇狀態(tài)，且在另一選擇列中執(zhí)行精確的數(shù)據(jù)讀出。
通過(guò)耦合第二開(kāi)關(guān)晶體管17的柵極至電源線，布線布局不再受到源線所施加的限制，使得布線布局具有更高的靈活性，并更容易提供。
借助空單元DMC，利用由第一和第二開(kāi)關(guān)晶體管15、17組成的串聯(lián)電路。然而，空單元DMC中彼此串聯(lián)的開(kāi)關(guān)晶體管的數(shù)目不局限于兩個(gè)單元，而是根據(jù)檢測(cè)時(shí)的基準(zhǔn)電勢(shì)，可以利用由不少于三個(gè)單元的開(kāi)關(guān)晶體管組成的串聯(lián)電路。進(jìn)一步，當(dāng)隨著晶體管向微型化的發(fā)展出現(xiàn)雜質(zhì)注入的局部變化的問(wèn)題、且電流驅(qū)動(dòng)功率或開(kāi)關(guān)晶體管的電阻值變化時(shí)，可以通過(guò)利用連接配置，諸如使用多個(gè)串聯(lián)的開(kāi)關(guān)晶體管、使用串聯(lián)電路的并聯(lián)等來(lái)穩(wěn)定地生成最優(yōu)基準(zhǔn)電勢(shì)。因此，借助于空單元DMC，其配置不局限于由第一和第二晶體管15、17組成的串聯(lián)電路、更簡(jiǎn)單的配置和更小的占用面積，而是可以利用其它連接配置。
圖3是一個(gè)示圖，其通過(guò)示例全面示出圖1中所示存儲(chǔ)器單元陣列1周?chē)耐鈬娐返呐渲?，即位元線預(yù)充電電路3、源線驅(qū)動(dòng)電路4、感測(cè)放大器電路5、和列選擇電路6。
在圖3中，分別對(duì)應(yīng)于位元線BL00、BL01、BL10、和BL11提供位元線預(yù)充電電路3，包括根據(jù)預(yù)充電指示器信號(hào)PC切換為導(dǎo)通狀態(tài)的預(yù)充電晶體管BQ00、BQ01、BQ10、和BQ11。預(yù)充電晶體管BQ00、BQ01、BQ10、和BQ11每個(gè)都由P溝道MOS晶體管(絕緣柵極FET)組成，從而在導(dǎo)通狀態(tài)傳遞電源電壓VDD至相應(yīng)位元線，以預(yù)充電各相應(yīng)位元線至電源電壓VDD電平。
感測(cè)放大器電路5包括分別為位元線對(duì)提供的鎖存器型感測(cè)放大器SAP。更特別地，在圖3中，鎖存器型感測(cè)放大器SAP0是為位元線BL00、BL01提供的，而鎖存器型感測(cè)放大器SAP1是為位元線BL10和BL11提供的。鎖存器型感測(cè)放大器SAP0、SAP1每個(gè)都在相應(yīng)列的列選擇信號(hào)CSL和感測(cè)放大器激活信號(hào)SE激活后激活，從而在鎖存之前執(zhí)行對(duì)應(yīng)于每個(gè)鎖存器型感測(cè)放大器的位元線對(duì)的位元線的電勢(shì)的差分放大。對(duì)于鎖存器型感測(cè)放大器SAP0、SAP1，可以利用例如交叉耦合的P溝道MOS晶體管和交叉耦合的N溝道MOS晶體管的配置。利用差分型感測(cè)放大器就使得能夠?qū)崿F(xiàn)快速讀出，如同高速規(guī)格的ROM情形一樣。進(jìn)一步，不是如同SRAM情形中那樣在各列中設(shè)置感測(cè)放大器，而是可以利用其中感測(cè)放大器被設(shè)置在數(shù)據(jù)線中的配置，從而經(jīng)列選擇柵極檢測(cè)選擇列中存儲(chǔ)器單元的數(shù)據(jù)。
源線驅(qū)動(dòng)電路4包括用于根據(jù)列選擇信號(hào)CSL驅(qū)動(dòng)源線SL0至選擇狀態(tài)的源線驅(qū)動(dòng)器SDV0。源線驅(qū)動(dòng)器SDV0例如由反相器緩沖器組成，且當(dāng)列選擇信號(hào)CSL被保持在選擇狀態(tài)的H電平時(shí)，源線驅(qū)動(dòng)器SDV0驅(qū)動(dòng)相應(yīng)源線SL0至選擇狀態(tài)的L電平。進(jìn)一步，當(dāng)列選擇信號(hào)CSL處于未選擇狀態(tài)的L電平時(shí)，源線SL0被保持在H電平(電源電壓VDD電平)。
提供源線SL以便由形成不同位元線對(duì)的位元線共享，且源線SL被設(shè)置以便在列方向上連續(xù)延伸。在圖3中，提供與分別連接至位元線BL01、BL10的存儲(chǔ)器單元相鄰的列公共的源線SL0。
提供分別對(duì)應(yīng)于鎖存器型感測(cè)放大器SAP0、SAP1的列選擇電路6，包括根據(jù)列選擇信號(hào)CSL被切換為導(dǎo)通狀態(tài)的列選擇柵極CSG0、CSG1。導(dǎo)通狀態(tài)中的列選擇柵極CSG0耦合鎖存器型感測(cè)放大器SAP0至內(nèi)部讀數(shù)據(jù)總線RB0的互補(bǔ)總線RD00、RD01。處于導(dǎo)通狀態(tài)的列選擇柵極CSG1耦合鎖存器型感測(cè)放大器SAP1至內(nèi)部讀數(shù)據(jù)總線RB1的互補(bǔ)總線RD10、RD11。
在圖3所示的配置中，兩對(duì)位元線被列選擇信號(hào)CSL并行地選擇，從而讀取存儲(chǔ)器單元的2位數(shù)據(jù)。要么位元線BL00、要么位元線BL01被用作基準(zhǔn)位元線，且要么位元線BL10或位元線BL11被用作基準(zhǔn)位元線。前面描述的空單元DMC被耦合至基準(zhǔn)位元線(為各位元線提供空單元DMC，如下面將詳細(xì)描述的那樣)。
圖4是示出圖1中所示存儲(chǔ)器單元陣列1的更詳細(xì)配置的示圖。在圖4中，存儲(chǔ)器單元陣列1包括以矩陣方式設(shè)置的存儲(chǔ)器單元MC、和空單元DMC(DCR，DCL)，其中空單元DMC(DCR，DCL)被設(shè)置以對(duì)應(yīng)于存儲(chǔ)器單元MC的各列并且在行方向上對(duì)齊。
存儲(chǔ)器單元MC每個(gè)都包括單元選擇晶體管10和數(shù)據(jù)存儲(chǔ)裝置12，空單元DMC每個(gè)都包括例如彼此串聯(lián)的第一和第二開(kāi)關(guān)晶體管15、17。
對(duì)應(yīng)于存儲(chǔ)器單元MC各列的位元線BL00、BL01、BL10、BL11、BL20、BL21、BL30和BL31被設(shè)置以在列方向延伸。位元線BL00、BL01形成位元線對(duì)BLP0，位元線BL10、BL11形成位元線對(duì)BLP1。位元線BL20、BL21形成位元線對(duì)BLP2，位元線BL30、BL31形成位元線對(duì)BLP3。
在一列中對(duì)齊的存儲(chǔ)器單元和空單元被連接至各位元線。源線SL0、SL1、和SL2每個(gè)在列方向上都以以下方式被設(shè)置，即被彼此鄰近的列中的存儲(chǔ)器單元和空單元共享。源線SL0被分別連接到位元線BL01、BL10的存儲(chǔ)器單元共享，源線SL1被分別連接到位元線BL11、BL20的存儲(chǔ)器單元共享，且源線SL2被分別連接到位元線BL21、BL30的存儲(chǔ)器單元共享。
存儲(chǔ)器單元陣列1被交越區(qū)(crossover-region)CRR分成存儲(chǔ)器塊MAR、MAL。在交越區(qū)CRR中，位元線對(duì)BLP0到BLP3每個(gè)都被提供有互連20，其中位元線的各位置彼此交換。交越區(qū)CRR中每個(gè)位元線對(duì)BLP0到BLP3的交叉點(diǎn)20能夠減小存在于在列方向上延伸并彼此平行設(shè)置的位元線和源線之間的耦合電容，并且在各位元線對(duì)處生成共模噪聲，從而補(bǔ)償電容性耦合噪聲。
例如，由于在存儲(chǔ)器塊MAR、MAL中源線SL0與位元線BL01和BL00相鄰，所以源線SL0和位元線BL00之間的耦合電容等于源線SL0和位元線BL01之間的耦合電容。例如，即使源線SL0被驅(qū)動(dòng)至選擇狀態(tài)，并且對(duì)于其出現(xiàn)電勢(shì)變化，共模電容性耦合噪聲也被分別傳輸至位元線BL00、BL01因?yàn)槲辉€BL00、BL01的各電勢(shì)被每個(gè)鎖存器型感測(cè)放大器SAP差分放大，如前面圖3所示，所以共模噪聲被補(bǔ)償，使得可試圖進(jìn)行數(shù)據(jù)的穩(wěn)定讀出，而不受電容性耦合噪聲的影響。進(jìn)一步，位元線和源線之間存在的耦合電容可被減小至基本為位元線沒(méi)有被提供有交叉點(diǎn)的情形中的二分之一，從而減小電容性耦合噪聲。
用于保持存儲(chǔ)器單元陣列圖案布局規(guī)則性的形狀空(shape-dummy)晶體管22通常被連接至位元線BL00，且形狀空晶體管22連接至其的位元線也被用作基準(zhǔn)位元線。
存儲(chǔ)器單元MC以這樣的方式被重復(fù)設(shè)置在列方向上，其中兩個(gè)存儲(chǔ)器單元被夾在位元線觸點(diǎn)之間，以便共享每個(gè)位元線觸點(diǎn)。存儲(chǔ)器單元MC包括單元選擇晶體管10和數(shù)據(jù)存儲(chǔ)裝置12，如前面圖2所示，字元線WL被提供以對(duì)應(yīng)于存儲(chǔ)器單元的各行。圖4中，字元線WLR0、WLR1、WLR2、和WLR3被設(shè)置在存儲(chǔ)器塊MAR中，且字元線WLL0、WLL1、WLL2、和WLL3被設(shè)置在存儲(chǔ)器塊MAL中。
絕緣柵極23被設(shè)置在列方向上，使得連續(xù)地連接在列方向上彼此鄰近的位元線觸點(diǎn)之間的存儲(chǔ)器單元通過(guò)每個(gè)絕緣柵極23彼此絕緣。絕緣柵極23由N溝道MOS晶體管組成，如同存儲(chǔ)器單元的單元選擇晶體管10的情形。由于兩個(gè)單位的存儲(chǔ)器單元在列方向上被設(shè)置在鄰近位元線觸點(diǎn)之間，并且存儲(chǔ)器單元的這種放置在列方向上重復(fù)，所以在列方向上絕緣柵極23以兩個(gè)單位的單元選擇晶體管10的間隔被設(shè)置。
電壓電平被固定至地電勢(shì)電平的單元絕緣柵極線被設(shè)置在絕緣柵極23的各行中。在圖4中，單元絕緣柵極線IGR0、IGR1在存儲(chǔ)器塊MAR中被分別設(shè)置在字元線WLR0、WLR1之間以及在字元線WLR2、WLR3之間。進(jìn)一步，在存儲(chǔ)器塊MAL中，單元絕緣柵極線IGL0被設(shè)置在字元線WLL0、WLL1之間，單元絕緣柵極線IGL1被設(shè)置在WLL2和WLL3之間。單元絕緣柵極線IGR、IGL每個(gè)都具有固定在地電壓VSS電平的電壓電平，從而通常保持絕緣柵極23為OFF。借助于使用絕緣柵極，字元線和單元絕緣柵極線可以以相等間距在列方向上被設(shè)置，使得通過(guò)在一個(gè)存儲(chǔ)器單元中利用1單元/位配置來(lái)存儲(chǔ)1位數(shù)據(jù)，存儲(chǔ)器單元可以高密度地被設(shè)置。
空單元被設(shè)置在交越區(qū)CRR的各側(cè)上的各列中，且空單元DCRi0、DCRi1...(i＝0到3)被設(shè)置以便在存儲(chǔ)器塊MAR中行方向上對(duì)齊，而在存儲(chǔ)器塊MAL中，空單元DCLi1、DCLi0...(i＝0到3)被設(shè)置以便在行方向上對(duì)齊。空單元DCRi0、DCLi0被連接至位元線BLi0，且空單元DCRi1、DCLi1被連接至位元線BLi1。
空單元每個(gè)都包括第一開(kāi)關(guān)晶體管15和第二開(kāi)關(guān)晶體管17，并且用于共用使用的空字元線被連接至在行方向上對(duì)齊的空單元的第一開(kāi)關(guān)晶體管15的各控制柵極?？兆衷€DWLR被提供在存儲(chǔ)器塊MAR中，且在存儲(chǔ)器塊MAL中，空字元線DWLL被提供以被空單元DCLi1、DCLi0共享。
每個(gè)空單元的第二開(kāi)關(guān)晶體管17具有經(jīng)源極互連28耦合到鄰近列中源線的源極節(jié)點(diǎn)。每個(gè)空單元的第二開(kāi)關(guān)晶體管17的源極節(jié)點(diǎn)和源線之間的連接是在這樣的源線上形成的，即該源線與連接至與空單元所連接的位元線配對(duì)的位元線的存儲(chǔ)器單元相連接。一個(gè)源線被耦合至設(shè)置在行方向上彼此鄰近的兩列中的空單元的第二開(kāi)關(guān)晶體管17的各源極節(jié)點(diǎn)。也就是，空單元的第二開(kāi)關(guān)晶體管17的各源極節(jié)點(diǎn)被連接至用于分別連接至位元線(BL10，BL21)的存儲(chǔ)器單元的列的源線(SL0，SL1)，用作用于共享源線SL的存儲(chǔ)器單元的各列所連接的位元線(例如，BL11，BL20)的基準(zhǔn)位元線。在空單元中，第二開(kāi)關(guān)晶體管17的導(dǎo)通由相應(yīng)列中源線的電勢(shì)控制，且在導(dǎo)通狀態(tài)中，相鄰源線的電勢(shì)被傳遞至相應(yīng)的位元線，從而使得能夠使用未選擇列中的位元線對(duì)的位元線作為基準(zhǔn)位元線。特別地，通過(guò)將連接至第二開(kāi)關(guān)晶體管17的源極節(jié)點(diǎn)的源線與為與相應(yīng)列中位元線配對(duì)的位元線所提供的源線連接，可僅僅通過(guò)驅(qū)動(dòng)選擇列中的源線而為選擇列中的位元線形成基準(zhǔn)位元線。
對(duì)于利用形狀空晶體管22的空單元DCR00、DCR01，提供用于傳送電源電壓VDD的電源線24u作為源線，類似地，對(duì)于圖中下部所示的利用形狀空晶體管22的空單元DCR30、DCR31，提供用于傳送電源電壓VDD的電源線241作為源線。這樣，可通過(guò)有效利用設(shè)置在存儲(chǔ)器單元陣列中的存儲(chǔ)器單元而設(shè)置位元線，且存儲(chǔ)器單元陣列的面積增加被限制，從而實(shí)現(xiàn)數(shù)據(jù)的差分讀出。
圖5是示出在讀取根據(jù)本發(fā)明實(shí)施例1的非易失性存儲(chǔ)器的數(shù)據(jù)時(shí)的信號(hào)線各電勢(shì)、以及電流的示意圖。在圖5中，通過(guò)例子示出在源線SL1被選擇，且數(shù)據(jù)被分別讀出至位元線對(duì)BLP1和BLP2的情況下信號(hào)線的電勢(shì)、以及電流。進(jìn)一步，在存儲(chǔ)器塊MAR中尋址存儲(chǔ)器單元，且空字元線DWLR和字元線WLR0被選擇。
在該條件下，空字元線DWLR和字元線WLR0被驅(qū)動(dòng)至H電平(例如，電源電壓VDD電平)，且連接至字元線WLR0的存儲(chǔ)器單元MC0到MC5的各單元選擇晶體管(10)切換到ON狀態(tài)。進(jìn)一步，選擇列中的源線SL1被驅(qū)動(dòng)至L電平，源線SL0、SL2被保持在H電平。位元線對(duì)BLP0到BLP3的各位元線已經(jīng)被預(yù)充電至H電平。因此，當(dāng)字元線WLR0被驅(qū)動(dòng)至選擇狀態(tài)時(shí)，即使存儲(chǔ)器單元MC0的單元選擇晶體管(10)接通，且數(shù)據(jù)存儲(chǔ)裝置(12)處于電導(dǎo)通狀態(tài)，位元線BL01和源線SL0也都處于H電平，且存儲(chǔ)器單元MC0的單元選擇晶體管(10)處于非導(dǎo)通狀態(tài)，使得沒(méi)有電流流至位元線BL01。
類似地，在空單元DCR01中，即使其第一開(kāi)關(guān)晶體管(15)被空字元線DWLR接通，且其第二開(kāi)關(guān)晶體管(17)根據(jù)未選擇的源線SL0的電勢(shì)被接通，空單元DCR01的第二開(kāi)關(guān)晶體管(17)的源極也被連接至電源線24u，使得也沒(méi)有電流流至空單元DCR01。因此，位元線BL01幾乎沒(méi)有電勢(shì)變化。
類似地，在空單元DCR00中，其第二開(kāi)關(guān)晶體管17連接至源線SL0，并且即使其第一開(kāi)關(guān)晶體管15和第二開(kāi)關(guān)晶體管17接通，也沒(méi)有電流流到位元線BL00，使得位元線BL00保持在預(yù)充電狀態(tài)。類似地，對(duì)應(yīng)于未選擇列的位元線對(duì)BLP3的位元線BL30、BL31中沒(méi)有電勢(shì)變化，使得位元線BL30、BL31被保持在預(yù)充電狀態(tài)。
對(duì)于各選擇列中的位元線對(duì)BLP1、BLP2，源線SL1已經(jīng)被驅(qū)動(dòng)至L電平，且空單元DCR11、DCR20的各第二開(kāi)關(guān)晶體管處于OFF狀態(tài)，使得經(jīng)由空單元DCR11、DCR20的電流路徑被阻塞。同時(shí)，當(dāng)存儲(chǔ)器單元MC2的單元選擇晶體管接通時(shí)，位元線BL11的電勢(shì)電平是根據(jù)存儲(chǔ)器單元MC2的數(shù)據(jù)存儲(chǔ)裝置(12)的狀態(tài)確定的。類似地，在存儲(chǔ)器單元MC3中，位元線BL20的電勢(shì)電平是根據(jù)存儲(chǔ)器單元MC3的數(shù)據(jù)存儲(chǔ)裝置(12)的狀態(tài)確定的。
借助于未選擇的相鄰列中的空單元DCL10，源線SL0處于H電平，且其第一和第二開(kāi)關(guān)晶體管(15，17)切換到ON狀態(tài)，從而位元線BL10使電流經(jīng)空單元DCL10流至源線SL1(處于L電平)，使得位元線BL10的電勢(shì)電平變低。借助于空單元DCR21，源線SL2類似地處于H電平，且電流從位元線BP21流至源線SL1，使得位元線BL21的電勢(shì)電平變低。通過(guò)利用分別用作基準(zhǔn)位元線的位元線BL10、BL21來(lái)確定位元線BL11、BL20的各電勢(shì)電平，可以執(zhí)行分別連接到位元線BL11、BL21的存儲(chǔ)器單元的各數(shù)據(jù)單元的讀出。因此，選擇一個(gè)源線使得能夠讀取2位數(shù)據(jù)。
也就是，如圖6所示，在讀取數(shù)據(jù)時(shí)，預(yù)充電指示器信號(hào)PC被去激，從而完成位元線的預(yù)充電。同時(shí)，根據(jù)地址信號(hào)(未示出)執(zhí)行行和列的選擇，從而驅(qū)動(dòng)字元線WL(WLL或WLR)和空字元線DWL(DWLL或DWLR)為選擇狀態(tài)，且選擇列中的源線被驅(qū)動(dòng)至地電壓電平。
借助于分別連接至被選擇的位元線(BL11，BL20)的存儲(chǔ)器單元(MC2，MC3)，在數(shù)據(jù)存儲(chǔ)裝置處于電導(dǎo)通狀態(tài)的情形中，進(jìn)行經(jīng)存儲(chǔ)器單元的各單元選擇晶體管從位元線到源線的放電。借助于基準(zhǔn)位元線(BL10，BL21)，實(shí)現(xiàn)基準(zhǔn)位元線經(jīng)空單元的放電。在該情形中，借助于所選擇的存儲(chǔ)器單元，經(jīng)一個(gè)單位的單元選擇晶體管實(shí)現(xiàn)放電，而借助于空單元，經(jīng)由由第一和第二開(kāi)關(guān)晶體管所組成的串聯(lián)電路實(shí)現(xiàn)放電。因此，基準(zhǔn)位元線的電勢(shì)降低速度低于數(shù)據(jù)存儲(chǔ)裝置經(jīng)電導(dǎo)通狀態(tài)的存儲(chǔ)器單元放電的放電速度，使得在基準(zhǔn)位元線和所選擇的位元線之間出現(xiàn)電勢(shì)差。
另一方面，在所選擇的存儲(chǔ)器單元的數(shù)據(jù)存儲(chǔ)裝置處于電截止?fàn)顟B(tài)的情形中，不進(jìn)行經(jīng)所選擇的存儲(chǔ)器單元的放電，且所選擇的位元線被保持在預(yù)充電狀態(tài)，而相應(yīng)的基準(zhǔn)位元線經(jīng)空單元放電。在所選擇的位元線和基準(zhǔn)位元線之間的電勢(shì)差充分增加的情形中，感測(cè)放大器激活信號(hào)SE被激活，且位元線對(duì)的位元線的電勢(shì)被差分放大，然后被鎖存，由此互補(bǔ)數(shù)據(jù)被鎖存到位元線對(duì)的位元線中。
在完成數(shù)據(jù)讀出周期后，感測(cè)放大器激活信號(hào)SE被去激，且預(yù)充電指示器信號(hào)PC切換到處于L電平的激活狀態(tài)，從而各位元線被預(yù)充電回到電源電壓VDD電平，且源線SL被驅(qū)動(dòng)回到H電平。類似地，字元線WLL和所選擇的空字元線DWLR被驅(qū)動(dòng)至未選擇狀態(tài)。這樣，完成一個(gè)周期的數(shù)據(jù)讀出。
如果當(dāng)位元線BL10的電勢(shì)電平由于空單元DCL10的放電而變低時(shí)，未選擇列中的存儲(chǔ)器單元MC1的數(shù)據(jù)存儲(chǔ)裝置處于電導(dǎo)通狀態(tài)，則單元選擇晶體管可以被切換到導(dǎo)通狀態(tài)，且電流從H電平的源線SL0流至位元線BL10。然而，如前面所述，借助于存儲(chǔ)器單元MC1，例如，其襯底區(qū)域與其源極區(qū)相互連接，因此源極區(qū)保持固定，且未選擇列中的存儲(chǔ)器單元MC1的源極節(jié)點(diǎn)電勢(shì)被切換到H電平，其中該H電平是與其柵極電勢(shì)電平相同的電勢(shì)電平，使得存儲(chǔ)器單元MC1的單元選擇晶體管(10)保持在非導(dǎo)通狀態(tài)。因此，根據(jù)空單元DCL10，基準(zhǔn)位元線BL10的電勢(shì)電平相對(duì)于存儲(chǔ)器單元的放電速度以中等速度可靠地降低。
在前面的描述中，已經(jīng)描述了數(shù)據(jù)存儲(chǔ)裝置12由一個(gè)互連形成，并被設(shè)置為電導(dǎo)通狀態(tài)/電截止?fàn)顟B(tài)。然而，在數(shù)據(jù)存儲(chǔ)裝置由例如PN二極管構(gòu)成，并且選擇性形成PN二極管和源線之間的連接的情形中，電流方向總是由PN二極管決定，而在未選擇的源線被保持在H電平的情形中，沒(méi)有電流經(jīng)過(guò)PN二極管，使得不需要考慮關(guān)于單元選擇晶體管的源極/漏極區(qū)域的極性。
如前面所述，通過(guò)使用1單元/位配置來(lái)將1位數(shù)據(jù)存儲(chǔ)在一個(gè)存儲(chǔ)器單元中，可以利用與高密度規(guī)格的ROM相同的陣列配置，從而執(zhí)行存儲(chǔ)器單元的高密度布局。進(jìn)一步，數(shù)據(jù)的讀出是通過(guò)位元線對(duì)的位元線的電勢(shì)的差分放大而被執(zhí)行的，從而使得能夠?qū)崿F(xiàn)快速讀出。因此，如2單元/位配置的ROM的情形一樣，可實(shí)現(xiàn)快速讀出，從而實(shí)現(xiàn)高密度的、且可以高速存取的ROM。
雖然具有與其連接的形狀空晶體管的空位元線被用作基準(zhǔn)位元線，但是具有與其連接的普通存儲(chǔ)器單元的位元線也用作基準(zhǔn)位元線，使得不需要重新安裝專用于生成基準(zhǔn)電勢(shì)的基準(zhǔn)位元線，從而使得存儲(chǔ)器陣列的布局區(qū)域的增加能夠得到抑制。
進(jìn)一步，借助于上述配置，存儲(chǔ)器單元陣列被配備有一個(gè)單位的交越區(qū)CRR。然而，交越區(qū)可被提供在存儲(chǔ)器單元陣列中，如同在DRAM(動(dòng)態(tài)存取存儲(chǔ)器)的扭轉(zhuǎn)位元線結(jié)構(gòu)(twist bit line structure)的情形中所采用的那樣。在被各交越區(qū)劃分的區(qū)域中，空字元線和字元線彼此并行地被選擇。
進(jìn)一步，在前面的描述中，已經(jīng)討論了存儲(chǔ)器塊MAR中數(shù)據(jù)的讀出，然而，通過(guò)驅(qū)動(dòng)空字元線DWLL和任何字元線WLL0到WLL3為選擇狀態(tài)，也可類似地在存儲(chǔ)器塊MAL中執(zhí)行數(shù)據(jù)的讀出。
借助于前面的描述，兩個(gè)列中的位元線對(duì)的位元線通過(guò)一個(gè)列選擇信號(hào)被選擇，從而讀取2位數(shù)據(jù)，然而，通過(guò)并行地選擇其中插置有一個(gè)源線的彼此鄰近的源線(例如SL0和SL2)，也可以讀取4位數(shù)據(jù)。
進(jìn)一步，在每個(gè)位元線對(duì)處提供交叉點(diǎn)，然而，根據(jù)單元的各內(nèi)部布局，交叉點(diǎn)可被提供在源線SL處。所選擇的源線上出現(xiàn)電勢(shì)變化，且如果由于所選擇的源線出現(xiàn)電勢(shì)變化而導(dǎo)致的電容性耦合噪聲在位元線對(duì)的各位元線處被減小，則這是充分的。例如，作為一對(duì)的彼此鄰近的源線可以被提供有交叉點(diǎn)。進(jìn)一步，位元線對(duì)和源線都可以被提供有交叉點(diǎn)。
通過(guò)使用單元絕緣柵極線IGR、IGL，單元選擇晶體管之間的絕緣柵極晶體管23總是被保持在非導(dǎo)通狀態(tài)，從而實(shí)現(xiàn)單元絕緣。然而，單元選擇晶體管可通過(guò)采用絕緣膜絕緣配置、諸如STI(淺溝槽道絕緣Shallow Trench Isolation)取代絕緣柵極晶體管23而彼此絕緣。以每?jī)蓚€(gè)存儲(chǔ)器單元為基礎(chǔ)，兩個(gè)單位的單元選擇晶體管以這樣的方式被重復(fù)設(shè)置在列方向上，使得共享位元線觸點(diǎn)。進(jìn)一步，可替換地，可以逐個(gè)存儲(chǔ)器單元地提供絕緣區(qū)域，從而通過(guò)使用絕緣膜而實(shí)現(xiàn)單元絕緣。
通過(guò)將根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器應(yīng)用至其中存儲(chǔ)的數(shù)據(jù)通過(guò)布線固定地可編程的掩膜ROM中，可以實(shí)現(xiàn)高速和高密度的掩膜ROM，且特別地，如果非易失性半導(dǎo)體存儲(chǔ)器被投入這樣的應(yīng)用，其中采用高速規(guī)格的ROM，諸如內(nèi)置有微處理器的片上系統(tǒng)型ROM，則這使得能夠?qū)崿F(xiàn)具有小占用面積的高速ROM，從而使得系統(tǒng)尺度和成本能夠被降低。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器，包括多個(gè)以矩陣方式設(shè)置的存儲(chǔ)器單元，其中各存儲(chǔ)器單元包括彼此串聯(lián)的單元選擇晶體管和數(shù)據(jù)存儲(chǔ)裝置；多個(gè)對(duì)應(yīng)于所述存儲(chǔ)器單元的各列設(shè)置的位元線，其中各位元線被連接至相應(yīng)列中的存儲(chǔ)器單元，且被設(shè)置使得彼此相鄰的列中的各位元線形成位元線對(duì)；多個(gè)對(duì)應(yīng)于所述存儲(chǔ)器單元的各列設(shè)置的源線，使得各源線被彼此相鄰的列中的存儲(chǔ)器單元共享，其中共享各源線的所述存儲(chǔ)器單元的各列被連接至單個(gè)位元線對(duì)的各位元線；多個(gè)對(duì)應(yīng)于所述存儲(chǔ)器單元的各行設(shè)置的字元線，其中各字元線被連接至相應(yīng)行中存儲(chǔ)器單元的各單元選擇晶體管，其中在選擇字元線時(shí)，根據(jù)數(shù)據(jù)存儲(chǔ)裝置中存儲(chǔ)的數(shù)據(jù)，使電流選擇性地在連接至所選擇的字元線的各存儲(chǔ)器單元中的相應(yīng)位元線和源線之間流動(dòng)；與所述字元線平行設(shè)置的至少一個(gè)空字元線；多個(gè)對(duì)應(yīng)于所述至少一個(gè)空字元線和各位元線設(shè)置的空單元，其中各空單元至少包括彼此串聯(lián)的第一開(kāi)關(guān)晶體管和第二開(kāi)關(guān)晶體管，所述第一開(kāi)關(guān)晶體管在選擇相應(yīng)空字元線時(shí)被切換為導(dǎo)通狀態(tài)，而所述第二開(kāi)關(guān)晶體管在未選擇相應(yīng)列中源線時(shí)或一直被切換為導(dǎo)通狀態(tài)，從而形成當(dāng)所述第一和第二開(kāi)關(guān)晶體管都處于導(dǎo)通狀態(tài)時(shí)電流通過(guò)其在與相應(yīng)源線相鄰的源線和相應(yīng)的位元線之間流動(dòng)的路徑。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其中至少各位元線對(duì)或彼此鄰近的各對(duì)源線被提供有至少一個(gè)交叉點(diǎn)，其中所述至少一個(gè)空字元線包括設(shè)置在所述交叉點(diǎn)各側(cè)的空字元線，并且設(shè)置在所述交叉點(diǎn)同側(cè)的空字元線和字元線被彼此并行地選擇。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，還包括源線驅(qū)動(dòng)電路，用于驅(qū)動(dòng)選擇列中的源線為選擇狀態(tài)；和位元線預(yù)充電電路，用于將各位元線預(yù)充電到與選擇狀態(tài)中源線的電勢(shì)不同的電勢(shì)電平。
4.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，還包括多個(gè)感測(cè)放大器，用于差分放大選擇列中的位元線對(duì)的電勢(shì)。
5.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，還包括在列方向上對(duì)齊并且在行方向上沿著存儲(chǔ)器單元而設(shè)置的多個(gè)形狀空單元，其中各形狀空單元包括對(duì)應(yīng)于所述單元選擇晶體管的第三開(kāi)關(guān)晶體管，和所述形狀空單元連接至其上的形狀空位元線，其中每個(gè)所述形狀空位元線被設(shè)置以便與相鄰列中的位元線形成一對(duì)，其中對(duì)應(yīng)于各形狀空位元線設(shè)置的空單元的第三開(kāi)關(guān)晶體管被提供有電壓線，用作用于傳遞電壓以一直保持所述第三開(kāi)關(guān)晶體管處于導(dǎo)通狀態(tài)的源線。
6.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其中所述存儲(chǔ)器單元被設(shè)置，使得在列方向上彼此相鄰的存儲(chǔ)器單元被設(shè)置以便共享位元線觸點(diǎn)，且一直保持在非導(dǎo)通狀態(tài)的絕緣元件被設(shè)置在設(shè)置于在列方向上彼此相鄰的位元線觸點(diǎn)之間的存儲(chǔ)器單元之間。
7.如權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)器，其中所述絕緣元件每個(gè)都配備有柵極被傳送以固定電勢(shì)的晶體管，并且在行方向上對(duì)齊的絕緣元件的晶體管被耦合至與所述字元線平行設(shè)置的公共單元絕緣柵極線。
8.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其中每個(gè)所述空單元的第二開(kāi)關(guān)晶體管具有耦合至相應(yīng)列中源線的柵極電極，并且所述第一和第二開(kāi)關(guān)晶體管在相應(yīng)的位元線和相鄰列中的源線之間彼此串聯(lián)。
9.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)器，其中在各位元線對(duì)處提供所述交叉點(diǎn)。
全文摘要
提供可以高速運(yùn)行的高密度掩膜ROM。借助掩膜ROM，各源線被設(shè)置以便被彼此鄰近的各列中的存儲(chǔ)器單元共享，且位元線被設(shè)置以對(duì)應(yīng)于存儲(chǔ)器單元的各列。而且，為存儲(chǔ)器單元的各列設(shè)置空單元。空單元每個(gè)都由包括第一開(kāi)關(guān)晶體管和第二開(kāi)關(guān)晶體管的串聯(lián)電路組成，其中第一開(kāi)關(guān)晶體管響應(yīng)空字元線(DWL)上的信號(hào)電勢(shì)切換到導(dǎo)通狀態(tài)，第二開(kāi)關(guān)晶體管17響應(yīng)相應(yīng)列中源線的電勢(shì)而將相鄰源線耦合至相應(yīng)位元線。存儲(chǔ)器單元每個(gè)都由一個(gè)單位的晶體管和由掩膜布線形成的數(shù)據(jù)存儲(chǔ)裝置組成。在讀取數(shù)據(jù)時(shí)，使選擇列中源線的電勢(shì)經(jīng)歷變化，從而在由被選擇存儲(chǔ)器單元所耦合到的被選擇位元線和空單元耦合到其上的基準(zhǔn)位元線組成的對(duì)之間產(chǎn)生電勢(shì)差，使得可以通過(guò)檢測(cè)電勢(shì)差而執(zhí)行數(shù)據(jù)讀出。
文檔編號(hào)H01L23/52GK1979683SQ20061016413
公開(kāi)日2007年6月13日 申請(qǐng)日期2006年12月6日 優(yōu)先權(quán)日2005年12月6日
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