專利名稱：微電子器件和制造微電子器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種微電子器件和制造微電子器件的方法，特別地，微電子器件具有凹入式溝道陣列晶體管(RCAT)和/或溝槽電容器。
背景技術(shù)：
微電子器件的制造成本基本上與芯片的面積成比例。并且有持續(xù)提高微電子器件中的晶體管、電容器和其它元件的數(shù)目的趨勢(shì)。由于這兩個(gè)原因，不斷地將微電子器件及其單個(gè)電子元件小型化。為此，縮減每個(gè)電子元件的線形尺寸并開發(fā)晶體管、電容器和其它元件的新設(shè)計(jì)。
例如，長(zhǎng)期以來場(chǎng)效應(yīng)晶體管(FET)的柵電極、柵極氧化物和溝道區(qū)已經(jīng)平坦化，且基本上平行于襯底的表面。圖6至8顯示了晶體管的一種較新設(shè)計(jì)。在具有表面12的襯底10中，形成基本上垂直于襯底10的表面12的高縱橫比的凹槽或溝槽14。在凹槽14中沉積由氧化硅或任何其它電絕緣材料構(gòu)成的薄電介質(zhì)層16。使用摻雜多晶硅或任何其它導(dǎo)電材料填充凹槽，形成柵電極18。在溝槽14相對(duì)兩側(cè)的襯底10的表面12上形成高摻雜的源極和漏極電極區(qū)20和22。在襯底10中緊鄰電介質(zhì)層16形成薄的U形溝道區(qū)24。
可以通過柵電極18的電勢(shì)控制溝道區(qū)24的導(dǎo)電性，從而將源極和漏極電極區(qū)20和22電連接，或者使它們彼此絕緣。溝道區(qū)24在任何位置的局部電導(dǎo)率依賴于局部電場(chǎng)以及在該位置引起的局部電勢(shì)。然而，在溝槽14的下端或底部的電場(chǎng)是嚴(yán)重不均勻的。
圖6至8顯示了三種不同形狀的溝槽14的例子。圓圈30表示電場(chǎng)減弱的區(qū)域。這些電場(chǎng)減弱的區(qū)域存在于溝槽14的所有邊緣或拐角。在這些低電場(chǎng)區(qū)域30中接通溝道區(qū)24所需的柵電極18的電勢(shì)大小顯著高于溝道區(qū)24的其它部分，并且接通整個(gè)溝道區(qū)24所需的柵電極18的電勢(shì)很大程度取決于溝槽14下端的特定幾何形狀。此外，摻雜劑濃度的局部差異嚴(yán)重地影響了這些電學(xué)性質(zhì)。
然而，很難控制溝槽14的特定形狀。雖然圖7所顯示的幾何形狀稍好于圖6和8所顯示的幾何形狀，但是幾乎不能被可靠地實(shí)現(xiàn)。溝槽14的實(shí)際形狀最有可能由圖7的形狀以或大或小的顯著趨勢(shì)向圖6和8的形狀偏離。這導(dǎo)致晶體管與晶體管之間的電學(xué)性能產(chǎn)生顯著差異。
雖然圖6至8顯示了垂直柵極FET或RCAT，但是對(duì)于微電子器件的溝槽電容器和其它溝槽電子元件，同樣存在類似的因溝槽形狀幾乎不可實(shí)現(xiàn)而嚴(yán)重影響電和電子性能的問題。還有另外一個(gè)問題，不但溝槽14的幾何形狀而且電介質(zhì)層16的厚度和厚度均勻性也難以控制。

發(fā)明內(nèi)容
本發(fā)明提供了一種改進(jìn)的微電子器件和一種改進(jìn)的制造微電子器件的方法，該微電子器件具有形成在凹槽中的電子元件。本發(fā)明還提供了一種微電子器件和一種制造微電子器件的方法，該微電子器件具有形成在凹槽中的晶體管或電容器。本發(fā)明還提供了一種微電子器件和一種制造微電子器件的方法，其中消除或減小了凹槽的特定形狀對(duì)微電子器件的電子元件的電和電子性能的影響。本發(fā)明還提供了一種微電子器件和一種制造微電子器件的方法，其中微電子器件是存儲(chǔ)器件。
在本發(fā)明的一個(gè)實(shí)施例中，微電子器件包括襯底和晶體管，該晶體管包括襯底中的溝道區(qū)；溝道區(qū)中的凹槽；沉積在凹槽底部的第一電介質(zhì)層，第一電介質(zhì)層包括第一電介質(zhì)材料；沉積在凹槽側(cè)壁上的第二電介質(zhì)層，第二電介質(zhì)層包括第二電介質(zhì)材料；以及位于凹槽中并通過第一和第二電介質(zhì)層與溝道區(qū)電絕緣的柵電極，其中第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)。
在本發(fā)明的另一實(shí)施例中，微電子器件具有在導(dǎo)電區(qū)域包括導(dǎo)電材料的襯底；形成在導(dǎo)電區(qū)域中的凹槽；沉積在凹槽底部的第一電介質(zhì)層，第一電介質(zhì)層包括第一電介質(zhì)材料；沉積在凹槽側(cè)壁上的第二電介質(zhì)層，第二電介質(zhì)層包括第二電介質(zhì)材料；以及位于凹槽中并通過第一和第二電介質(zhì)層與導(dǎo)電區(qū)域的導(dǎo)電材料電絕緣的填充部分。
在本發(fā)明的另一實(shí)施例中，制造微電子器件的方法包括提供具有表面的襯底；在襯底表面之下提供導(dǎo)電區(qū)域；在導(dǎo)電區(qū)域中形成凹槽；在凹槽底部形成第一電介質(zhì)層；在凹槽側(cè)壁上形成第二電介質(zhì)層；以及使用填充材料填充凹槽，從而形成填充部分，其中填充部分通過第一和第二電介質(zhì)層與導(dǎo)電區(qū)域電絕緣。
在本發(fā)明的另一實(shí)施例中，提供一種微電子器件和一種制造微電子器件的方法，其中在凹槽底部沉積由第一電介質(zhì)材料構(gòu)成的第一電介質(zhì)層，在凹槽側(cè)壁上沉積由第二電介質(zhì)材料構(gòu)成的第二電介質(zhì)層。第一和第二電介質(zhì)材料彼此不同并優(yōu)選地具有不同的介電常數(shù)。選擇第一電介質(zhì)層的第一電介質(zhì)材料，以便減小或消除凹槽底部的特定幾何形狀對(duì)元件的電或電子性能的影響。因此，本發(fā)明具有不需要控制凹槽底部幾何形狀的優(yōu)點(diǎn)，從而降低了制造成本。
在本發(fā)明的另一實(shí)施例中，微電子器件具有形成在凹槽中的晶體管，其中第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)。鄰近第一電介質(zhì)層的溝道區(qū)的電導(dǎo)率在一定的電極電壓下增大，該電壓的絕對(duì)值低于增大鄰近第二電介質(zhì)層的溝道區(qū)的電導(dǎo)率所需的電極電壓的絕對(duì)值。從而，整個(gè)溝道的導(dǎo)電性以及晶體管的開關(guān)特性和閾值電壓只受到凹槽的基本垂直側(cè)壁的影響，而不受凹槽底部幾何形狀的影響。
在本發(fā)明的一個(gè)方面，凹槽底部第一電介質(zhì)層的第一電介質(zhì)材料的高介電常數(shù)引起凹槽底部的一種溝道短路。鄰近第一電介質(zhì)層的溝道部分的晶體管在關(guān)狀態(tài)和開狀態(tài)之間轉(zhuǎn)換的柵極電勢(shì)(閾值電壓)下已經(jīng)局部處于開狀態(tài)。晶體管在關(guān)狀態(tài)和開狀態(tài)之間的轉(zhuǎn)換只是溝道的側(cè)壁部分的轉(zhuǎn)換。由于凹槽的基本垂直側(cè)壁的幾何形狀和由此帶來的溝道側(cè)壁部分的開關(guān)屬性易于高可重復(fù)性地加以控制，所以這是特別有利的。特別是減小了摻雜劑濃度的局部差異的影響。
在本發(fā)明的另一實(shí)施例中，在凹槽的側(cè)壁和底部形成包括第二電介質(zhì)材料的電介質(zhì)層，并向凹槽底部的電介質(zhì)層中注入氮或其它離子，從而局部地將第二電介質(zhì)材料轉(zhuǎn)變?yōu)榈谝浑娊橘|(zhì)材料。這種方法具有這樣的優(yōu)點(diǎn)，即通過激勵(lì)的垂直離子流易于在凹槽底部有選擇地注入氮或其它離子。離子流垂直于襯底的表面并平行于凹槽的側(cè)壁，使得注入離子的濃度在凹槽的底部遠(yuǎn)高于在它的側(cè)壁上的程度。
離子注入是一種常規(guī)技術(shù)?？梢匀菀椎乜刂谱⑷氲臐舛群蜕疃取Ｈ欢?，不需要高精度地控制氮或其它離子在電介質(zhì)層底部的濃度。本發(fā)明的另一優(yōu)點(diǎn)是，由于注入深度較小，離子注入時(shí)不需要保護(hù)凹槽外側(cè)的襯底表面。例如，淺表層中的氮注入幾乎不會(huì)改變襯底表面之下的源極和漏極區(qū)域的電性能。
本發(fā)明還提供了具有形成在凹槽中的電容器的微電子器件。優(yōu)選地，凹槽底部第一電介質(zhì)層的第一電介質(zhì)材料的介電常數(shù)低于凹槽側(cè)壁上的第二電介質(zhì)層的第二電介質(zhì)材料的介電常數(shù)。從而減小了底部區(qū)域?qū)﹄娙萜麟娙莸呢暙I(xiàn)以及凹槽底部幾何形狀對(duì)電容器電容的影響。通過這種方式，本發(fā)明具有可以更容易地精確設(shè)定電容的優(yōu)點(diǎn)。
本發(fā)明特別有利于制造高度小型化的元件，如存儲(chǔ)器件的存儲(chǔ)單元的單元晶體管或存儲(chǔ)電容器、或者其它微電子器件。


結(jié)合示范性實(shí)施例和附圖更詳細(xì)地描述本發(fā)明，其中圖1顯示了根據(jù)本發(fā)明實(shí)施例的微電子器件的截面圖。
圖2顯示了根據(jù)本發(fā)明實(shí)施例的微電子器件的截面圖。
圖3顯示了根據(jù)本發(fā)明實(shí)施例的微電子器件的截面圖。
圖4顯示了根據(jù)本發(fā)明實(shí)施例的微電子器件的截面圖。
圖5顯示了根據(jù)本發(fā)明實(shí)施例的方法的流程圖。
圖6至8顯示了傳統(tǒng)微電子器件的截面圖。
具體實(shí)施例方式
圖1至4顯示了部分微電子器件的示意性截面圖，其中截面區(qū)域垂直于襯底10的表面12。圖1至4中所顯示的每個(gè)微電子器件都是晶體管器件或電容器器件或任何其它包括存儲(chǔ)單元的器件。然而，本發(fā)明對(duì)于所有具有形成于凹槽中的電子元件的高度小型化的微電子器件都是有益的。
圖1是根據(jù)本發(fā)明實(shí)施例的微電子器件的示意圖。微電子器件包括具有表面12的襯底10。垂直于襯底10的表面12形成凹槽或溝槽14。優(yōu)選地，溝槽14具有高縱橫比和基本垂直的側(cè)壁。使用第一電介質(zhì)層40覆蓋凹槽14的底部，并用第二電介質(zhì)層16覆蓋凹槽14的側(cè)壁。在凹槽14中配置柵電極18，該柵電極18通過第一和第二電介質(zhì)層40和16與襯底10電絕緣。在鄰近溝槽14相對(duì)兩側(cè)的襯底10的表面12上形成源極電極或源極電極區(qū)20和漏極電極或漏極電極區(qū)22。襯底中的溝道區(qū)24靠近溝槽14。
優(yōu)選地，襯底包括Si、Ge、GaAs或者任何其它晶體、多晶或非晶半導(dǎo)體材料。源極和漏極電極區(qū)20和22以1019cm-3...1021cm-3的摻雜劑濃度進(jìn)行高摻雜。襯底10或者至少襯底10中的溝道區(qū)24優(yōu)選地以1016cm-3...1018cm-3的摻雜劑濃度進(jìn)行輕摻雜。優(yōu)選地，第一電介質(zhì)層40的第一電介質(zhì)材料包括氮氧化硅、氮化硅、氧化鉿、氮氧化鉿或氮化鉿，其中硅或氧化鉿的化學(xué)計(jì)量可以變化。優(yōu)選地，第二電介質(zhì)層16的第二電介質(zhì)材料為氧化硅。優(yōu)選地，溝槽14的寬度在50nm到100nm之間或者甚至更小，溝槽14的深度在100nm到200nm之間或者甚至更大。優(yōu)選地，第一和第二電介質(zhì)層40和16的厚度在1.5nm到10nm之間。優(yōu)選地，柵電極18包括高摻雜多晶硅、鎢或者任何其它金屬或任何其它導(dǎo)電材料。
對(duì)于NFET，源極和漏極電極區(qū)20和22為n型摻雜，襯底10或者至少溝道區(qū)24為p型摻雜，柵電極18若由半導(dǎo)體構(gòu)成則為n型摻雜。對(duì)于PFET，源極和漏極電極區(qū)20和22為p型摻雜，襯底10或者至少溝道區(qū)24為n型摻雜，柵電極18若由半導(dǎo)體構(gòu)成則為p型摻雜。
第一電介質(zhì)層40的第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)層16的第二電介質(zhì)材料的介電常數(shù)。例如，氧化硅SiO2的相對(duì)介電常數(shù)εr為εr＝3.9，純氮化硅Si3N4的相對(duì)介電常數(shù)為εr＝7.5。對(duì)于包括硅、氧和氮的第一電介質(zhì)材料，第一電介質(zhì)層的相對(duì)介電常數(shù)根據(jù)氮的含量為3.9＜εr＜7.5。
沿著襯底10與第一和第二電介質(zhì)層40和16之間的界面，可以在溝道區(qū)24中形成導(dǎo)電性連接源極和漏極電極20和22的導(dǎo)電反型層，或者說是溝道。導(dǎo)電溝道的形成依賴于柵電極18的靜電電勢(shì)以及柵電極18、源極和漏極電極20和22與襯底10之間的電壓。由于第一電介質(zhì)層40的介電常數(shù)高于第二電介質(zhì)層16的介電常數(shù)，所以鄰近第一電介質(zhì)層40的地方比鄰近第二電介質(zhì)層16的地方更早地形成溝道。
換句話說，當(dāng)柵電極18的電勢(shì)不會(huì)使鄰近第二電介質(zhì)層16處形成溝道、而接近使鄰近第二電介質(zhì)層16處形成溝道的閾值時(shí)，在鄰近第一電介質(zhì)層40處形成了溝道。因此，由源極和漏極電極20和22、柵電極18和溝道區(qū)24形成的晶體管的開關(guān)特性在很大程度上與溝槽14底部的幾何形狀無關(guān)。
晶體管的閾值電壓或閾值電勢(shì)分別是通過溝道區(qū)24中的溝道使源極和漏極電極20和22導(dǎo)電性連接的閾值電壓或閾值電勢(shì)。由于第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)，晶體管的閾值電壓在很大程度上與凹槽14底部的特定幾何形狀無關(guān)。換句話說，由于第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)，鄰近第一電介質(zhì)層40的溝道區(qū)在晶體管的閾值電壓下是短路的。
已經(jīng)發(fā)現(xiàn)，使用通常的氮注入?yún)?shù)，只要曲率半徑不小于電介質(zhì)層40和16厚度的兩倍，溝槽14底部的邊緣或其它結(jié)構(gòu)對(duì)晶體管閾值電壓的影響就可以得到補(bǔ)償。
圖2是根據(jù)本發(fā)明另一實(shí)施例的微電子器件的一部分的示意圖。第二實(shí)施例與第一實(shí)施例的不同在于，在溝槽14中形成電容器而不是晶體管。微電子器件包括具有表面12的襯底10以及表面12上的電絕緣層50。凹槽或溝槽14形成在電絕緣層50和襯底10中并垂直于表面12。優(yōu)選地，溝槽14具有高縱橫比和基本垂直的側(cè)壁。
在溝槽14底部沉積第一電介質(zhì)層40，在溝槽14側(cè)壁上沉積第二電介質(zhì)層16。至少在鄰近溝槽14的區(qū)域，襯底10是導(dǎo)電的并形成第一電容器電極52。使用摻雜多晶硅、鎢或者任何其它金屬或?qū)щ姴牧咸畛錅喜?4以形成第二電容器電極54。第二電容器電極54連接到導(dǎo)體56。在該實(shí)例中，導(dǎo)體56平行于表面12取向并配置在電絕緣層50中。
第一和第二電介質(zhì)層40和16具有不同的電介質(zhì)材料。優(yōu)選地，第一電介質(zhì)層40的第一電介質(zhì)材料的介電常數(shù)低于第二電介質(zhì)層16的第二電介質(zhì)材料的介電常數(shù)。以此方式減小溝槽14底部的幾何形狀對(duì)電容器電容的影響。電容器的電容值更好確定和更可靠，并且減小了電容器與電容器之間的電容波動(dòng)。
然而圖1和2所顯示的溝槽14底部的幾何形狀有些理想化，真實(shí)器件的實(shí)際幾何形狀將總是與具有半圓形截面的最優(yōu)幾何形狀有一定程度的偏離。實(shí)際的幾何形狀依賴于襯底10的晶體結(jié)構(gòu)、刻蝕工藝及其參數(shù)，并且很大程度上受到隨機(jī)影響。
圖3和4顯示了兩種極端的幾何形狀。圖3所示的實(shí)施例中溝槽14的截面形狀基本上為矩形，圖4所示的實(shí)施例中溝槽14底部的截面是V形。雖然圖3和4顯示了與圖1所示晶體管類似的晶體管，但是同樣的溝槽形狀也適用于圖2所示的電容器。
提供一種同時(shí)具有上述圖1所示的晶體管和上述圖2所示的電容器的微電子器件是有益的。優(yōu)選地，晶體管是單元晶體管、電容器是存儲(chǔ)單元的存儲(chǔ)電容器，并同時(shí)形成它們的溝槽和電介質(zhì)層。
圖5是根據(jù)本發(fā)明實(shí)施例的方法的流程圖。該方法是一種制造微電子器件的方法，其中微電子器件優(yōu)選地是存儲(chǔ)器件或任何其它包括存儲(chǔ)單元的器件，并且其中執(zhí)行下述步驟以形成單元晶體管和/或存儲(chǔ)電容器。
在第一步驟82中，提供具有表面12的襯底10。在第二步驟84中，在襯底10中形成導(dǎo)電區(qū)域24和52。優(yōu)選地通過對(duì)襯底材料進(jìn)行摻雜完成這一步驟。在第三步驟86中，在導(dǎo)電區(qū)域24和52中形成凹槽14。優(yōu)選地，該凹槽是具有高縱橫比并通過各向異性刻蝕處理形成的溝槽。凹槽14具有基本上垂直于襯底10的表面12的側(cè)壁。
在第四步驟88中，在凹槽14底部形成由第一電介質(zhì)材料構(gòu)成的第一電介質(zhì)層40。在第五步驟90中，形成由第二電介質(zhì)材料構(gòu)成的第二電介質(zhì)層16。可以以這種順序或者以相反的順序、甚至同時(shí)執(zhí)行第四和第五步驟88和90。根據(jù)優(yōu)選實(shí)施例，形成在凹槽14中的電介質(zhì)層包括例如氧化硅。隨后在凹槽14底部的電介質(zhì)層中注入離子，例如氮離子。沒有注入原子的凹槽14側(cè)壁上的電介質(zhì)層部分16的電介質(zhì)材料為第二電介質(zhì)層的第二電介質(zhì)材料。通過原子注入，原電介質(zhì)材料轉(zhuǎn)變?yōu)榈谝浑娊橘|(zhì)層40的第一電介質(zhì)材料。
可選地，分別單獨(dú)形成第一和第二電介質(zhì)層40和16。根據(jù)這種可選方式，低κ電介質(zhì)如化學(xué)計(jì)量或非化學(xué)計(jì)量的氮氧化硅、純氮化硅、氧化鉿、氮氧化鉿或純氮化鉿可以用來作為具有高介電常數(shù)的第一電介質(zhì)材料。
當(dāng)采用這種方法形成的電子元件是電容器時(shí)，第二電介質(zhì)層16的介電常數(shù)優(yōu)選地高于第一電介質(zhì)層40的介電常數(shù)，第一電介質(zhì)材料優(yōu)選地為氧化硅，第二電介質(zhì)材料優(yōu)選地選自氮氧化硅、氮化硅、氧化鉿、氮氧化鉿和氮化鉿。
在第六步驟92中，使用導(dǎo)電材料填充凹槽，例如使用摻雜多晶硅、鎢、任何其它金屬或任何其它導(dǎo)電材料。
權(quán)利要求
1.一種具有襯底和晶體管的微電子器件，該晶體管包括襯底中的溝道區(qū)；溝道區(qū)中的凹槽；沉積在凹槽底部的第一電介質(zhì)層，第一電介質(zhì)層包括第一電介質(zhì)材料；沉積在凹槽側(cè)壁上的第二電介質(zhì)層，第二電介質(zhì)層包括第二電介質(zhì)材料；以及位于凹槽中并通過第一和第二電介質(zhì)層與溝道區(qū)電絕緣的柵電極，其中第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)。
2.根據(jù)權(quán)利要求1的微電子器件，其中第一電介質(zhì)材料選自由氮氧化硅、氮化硅、氧化鉿、氮氧化鉿和氮化鉿構(gòu)成的組，并且其中第二電介質(zhì)材料為氧化硅。
3.根據(jù)權(quán)利要求1的微電子器件，其中凹槽提供具有基本垂直側(cè)壁的溝槽的形狀。
4.根據(jù)權(quán)利要求2的微電子器件，其中凹槽提供具有基本垂直側(cè)壁的溝槽的形狀。
5.根據(jù)權(quán)利要求1的微電子器件，其中微電子器件是存儲(chǔ)器件。
6.根據(jù)權(quán)利要求2的微電子器件，其中微電子器件是存儲(chǔ)器件。
7.根據(jù)權(quán)利要求3的微電子器件，其中微電子器件是存儲(chǔ)器件。
8.一種微電子器件，包括在導(dǎo)電區(qū)域中包括導(dǎo)電材料的襯底；形成在導(dǎo)電區(qū)域中的凹槽；沉積在凹槽底部的第一電介質(zhì)層，第一電介質(zhì)層包括第一電介質(zhì)材料；沉積在凹槽側(cè)壁上的第二電介質(zhì)層，第二電介質(zhì)層包括第二電介質(zhì)材料；以及位于凹槽中并通過第一和第二電介質(zhì)層與導(dǎo)電區(qū)域的導(dǎo)電材料電絕緣的填充部分。
9.根據(jù)權(quán)利要求8的微電子器件，其中導(dǎo)電區(qū)域形成電容器的第一電容器電極，填充部分形成電容器的第二電容器電極，以及第一和第二電介質(zhì)層形成電容器的電介質(zhì)。
10.根據(jù)權(quán)利要求8的微電子器件，其中第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)。
11.根據(jù)權(quán)利要求10的微電子器件，其中第一電介質(zhì)材料選自由氮氧化硅、氮化硅、氧化鉿、氮氧化鉿和氮化鉿構(gòu)成的組，并且其中第二電介質(zhì)材料為氧化硅。
12.根據(jù)權(quán)利要求8的微電子器件，其中凹槽提供具有基本垂直側(cè)壁的溝槽的形狀。
13.根據(jù)權(quán)利要求9的微電子器件，其中凹槽提供具有基本垂直側(cè)壁的溝槽的形狀。
14.一種制造微電子器件的方法，包括提供具有表面的襯底；在襯底表面之下形成導(dǎo)電區(qū)域；在導(dǎo)電區(qū)域中形成凹槽；在凹槽底部形成第一電介質(zhì)層；在凹槽側(cè)壁上形成第二電介質(zhì)層；以及使用填充材料填充凹槽，從而形成填充部分，其中填充部分通過第一和第二電介質(zhì)層與導(dǎo)電區(qū)域電絕緣。
15.根據(jù)權(quán)利要求14的方法，其中導(dǎo)電區(qū)域包括溝道區(qū)，并且填充部分為柵電極。
16.根據(jù)權(quán)利要求14的方法，其中形成的第一電介質(zhì)層具有第一介電常數(shù)，形成的第二電介質(zhì)層具有第二介電常數(shù)，并且第一介電常數(shù)高于第二介電常數(shù)。
17.根據(jù)權(quán)利要求15的方法，其中形成的第一電介質(zhì)層具有第一介電常數(shù)，形成的第二電介質(zhì)層具有第二介電常數(shù)，并且第一介電常數(shù)高于第二介電常數(shù)。
18.根據(jù)權(quán)利要求16的方法，其中導(dǎo)電區(qū)域包括硅，形成第二電介質(zhì)層包括在凹槽中形成氧化硅層；和形成第一電介質(zhì)層包括注入氮，氮離子基本上垂直于襯底表面注入。
19.根據(jù)權(quán)利要求16的方法，其中導(dǎo)電區(qū)域包括硅，形成第一電介質(zhì)層包括注入氮，氮離子基本上垂直于襯底表面注入，并且形成第二電介質(zhì)層包括氧化側(cè)壁上的硅。
20.根據(jù)權(quán)利要求14的方法，其中導(dǎo)電區(qū)域形成電容器的第一電容器電極，填充部分是電容器的第二電容器電極，以及第一和第二電介質(zhì)層形成電容器的電介質(zhì)。
全文摘要
一種包括襯底和晶體管的微電子器件。該晶體管包括襯底中的溝道區(qū)、溝道區(qū)中的凹槽、第一電介質(zhì)層和第二電介質(zhì)層。第一電介質(zhì)層包括第一電介質(zhì)材料并沉積在凹槽的底部。第二電介質(zhì)層包括第二電介質(zhì)材料并沉積在凹槽的側(cè)壁上。第一電介質(zhì)材料的介電常數(shù)高于第二電介質(zhì)材料的介電常數(shù)。柵電極位于凹槽中并通過第一和第二電介質(zhì)層與溝道區(qū)電絕緣。
文檔編號(hào)H01L27/108GK1949541SQ20061014950
公開日2007年4月18日 申請(qǐng)日期2006年10月12日 優(yōu)先權(quán)日2005年10月12日
發(fā)明者R·斯托默, M·斯特拉塞 申請(qǐng)人:奇夢(mèng)達(dá)股份公司