專利名稱：半導(dǎo)體集成電路及其設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路和一種半導(dǎo)體集成電路設(shè)計方法。更為具體地，本發(fā)明涉及一種考慮到電源布線上的IR壓降而設(shè)計的半導(dǎo)體集成電路，以及設(shè)計該半導(dǎo)體集成電路的方法。
背景技術(shù)：
大多數(shù)半導(dǎo)體集成電路與外部提供的或基于外部提供的信號而在內(nèi)部產(chǎn)生的時鐘信號同步工作。通常，半導(dǎo)體集成電路包括多個觸發(fā)器和用于基于時鐘信號而產(chǎn)生欲提供給各觸發(fā)器的時鐘信號的電路(下文稱之為時鐘電路)。為了使該半導(dǎo)體集成電路精確工作，需要將該時鐘信號精確地提供給各觸發(fā)器。同樣，為了減小該半導(dǎo)體集成電路的功耗，停止向不使其工作的電路板提供該時鐘信號可以達到該效果。由此，時鐘電路的結(jié)構(gòu)和提供該時鐘信號的方法被公認為是設(shè)計半導(dǎo)體集成電路中的重要問題。
廣泛使用單元基(cell-based)設(shè)計方案來設(shè)計一個邏輯電路，其中將對應(yīng)于邏輯元件的矩形單元放置在一個二維區(qū)域中。特別是在單元基設(shè)計方案中，為了簡化單元放置的目的，經(jīng)常使用具有相同高度的單元(標準單元)。圖19是示出常規(guī)半導(dǎo)體集成電路的布局結(jié)果的說明。在圖19中，每個帶有標記C的矩形區(qū)域表示單個單元(標準單元)。將這些單元放置在彼此平行設(shè)置于該二維區(qū)域中的多個條形區(qū)91內(nèi)，使其頂部對齊。在兩個條形區(qū)91之間，提供用于向各單元供電的電源布線92。電源布線92包括施加有電源電壓VDD的電源布線92a和施加有接地電壓VSS的電源布線92b。該兩種電源布線92a和92b交替放置在其中布置有條形區(qū)91二維區(qū)域中。
在近些年的半導(dǎo)體集成電路中，被稱為IR壓降的現(xiàn)象尤其是一個問題。電源布線包括一個電阻元件。因此，當經(jīng)由該種電源布線給各單元供電時，各單元的電壓低于從半導(dǎo)體集成電路外部提供的電壓。圖20是示出其中發(fā)生IR壓降的狀態(tài)的說明。圖20示出當經(jīng)由電源端子94向半導(dǎo)體集成電路93提供3.0V的電源電壓時，在包含于半導(dǎo)體集成電路93中的各單元的電源電壓的分布。由于電阻元件96包含于電源布線95中，因此，即使從電源端子94提供3.0V的電源電壓，包含于半導(dǎo)體集成電路93中的每一單元處的電壓也小于3.0V。例如，在單元97上的電源電壓為約2.7V。
這種IR壓降發(fā)生的原因如下。當單元被操作來使來自該單元的輸出信號的值改變時，電流從電源布線流經(jīng)包含于該單元中的晶體管的一個端子。由此，在到達單元時，從半導(dǎo)體集成電路外部提供的電壓降低，該降低量等于流經(jīng)的電流和電源布線的電阻元件的乘積。具體地，當在給時鐘路徑上的單元提供的電源電壓中發(fā)生IR壓降時，該時鐘路徑上的單元的實際操作時的延遲時間不同于沒有發(fā)生IR壓降時的延遲時間，由此導(dǎo)致時鐘偏移大于設(shè)計電路時的假設(shè)。這種時鐘偏移會導(dǎo)致電路故障。
作為放置包含于半導(dǎo)體集成電路中的單元的方案和用于處理IR壓降的措施的各種技術(shù)都是傳統(tǒng)公知的。其中，在下述文獻中公開了與本發(fā)明相關(guān)的技術(shù)實例。日本專利特開平No.7-14927公開了一種自動放置設(shè)計方法和設(shè)備，其中在放置和路由之后執(zhí)行時序分析，且如果不滿足時序約束，就自動插入、替換或刪除一個延遲單元。日本專利特開平No.11-251439公開了一種方法，其中，在與多個單元中的任何一個相比更接近于電源布線的位置處放置一個用于向多個單元提供時鐘信號的時鐘緩沖器。日本專利特開平No.2002-110802公開了一種布局設(shè)備和方法，其中在放置和路由之后，執(zhí)行時序分析和壓降分析，且如果存在壓降，則在電壓供給I/O與反壓降元件之間路由一個附加電源布線，該反壓降元件與邏輯元件放置在一起。
然而，在近年來采用微制造工藝的半導(dǎo)體集成電路中，電源布線的寬度減小，由此增加了電源布線上每單位長度的電阻值。因此，更易于發(fā)生IR壓降。而且，隨著電路尺寸的增加和電壓的減小，更易于發(fā)生時鐘偏移。因此，在近些年來的半導(dǎo)體集成電路中，需要比以前更高水平地抑制由于IR壓降而引起的時鐘偏移的發(fā)生。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種能夠抑制由于IR壓降而引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路，以及設(shè)計該種半導(dǎo)體集成電路的方法。
為了實現(xiàn)上述目的，本發(fā)明具有下述特征。
本發(fā)明的第一方面旨在一種半導(dǎo)體集成電路，其包括多個單元，放置成使其在多個彼此平行設(shè)置的條形區(qū)中頂部對齊；和多個在該單元之間連接的布線，其中該單元包括時鐘路徑上的單元和用于執(zhí)行邏輯操作的單元，且為時鐘路徑上的所有或部分單元中的每一個設(shè)置一個單元放置禁止區(qū)，使其以時鐘路徑上的該單元為中心，且將用于執(zhí)行邏輯操作的單元放置在該條形區(qū)中除該單元放置禁止區(qū)之外的部分。
在這種情況下，放置成使其以條形區(qū)中的單元為中心的單元放置禁止區(qū)可以在該條形區(qū)的正上方和正下方，以不短于各單元的寬度或該單元寬度三倍的寬度與該條形區(qū)重疊。
同樣，由緊密放置在單個條形區(qū)中的多個單元形成的各單元組可以包括時鐘路徑上的單元組，而且可以為時鐘路徑上的所有或部分單元組設(shè)置一個單元放置禁止區(qū)。
而且，在至少一個單元放置禁止區(qū)中放置電容單元。更為優(yōu)選地，放置成使其以條形區(qū)中的單元為中心的單元放置禁止區(qū)可以在該條形區(qū)的正上方或正下方與該條形區(qū)形成重疊區(qū)，且該電容單元可以放置在該重疊區(qū)中。
本發(fā)明的第二方面旨在一種設(shè)計半導(dǎo)體集成電路的方法，其包括下述步驟放置時鐘路徑上的所有或部分單元；在每一單元的位置處實際上放置一個大于每一單元的偽單元；以及在條形區(qū)中除其中放置偽單元的區(qū)域之外的部分中放置還沒有放置的單元。
本發(fā)明的第三方面旨在一種設(shè)計集成電路的方法，包括下述步驟放置單元；為時鐘路徑上的所有或部分單元，在每一單元位置處放置一個大于每一單元的單元放置禁止區(qū)；以及重新放置在該單元放置禁止區(qū)中放置的、用于執(zhí)行邏輯操作的單元，將其放置在該條形區(qū)中除單元放置禁止區(qū)之外的部分中。
本發(fā)明的第四方面旨在一種設(shè)計半導(dǎo)體集成電路的方法，包括下述步驟為時鐘路徑上的所有或部分單元的每一個，產(chǎn)生一個包括該單元和該電容單元的復(fù)合單元；放置所產(chǎn)生的復(fù)合單元；以及將還沒有放置的單元放置在條形區(qū)中除其中放置復(fù)合單元的區(qū)域之外的部分中。
在第二至第四方面中，由一起緊密放置在單個條形區(qū)中的多個單元形成的單元組可以認為是一個單位。
本發(fā)明的第五方面旨在一種設(shè)計半導(dǎo)體集成電路的方法，包括下述步驟放置單元；為時鐘路徑上的所有或部分單元的每一個，計算在每一單元處由于電源布線的電阻而出現(xiàn)的電源電壓的壓降程度；以及重新放置時鐘路徑上的單元，其中該單元在壓降程度計算步驟中計算出的壓降程度不滿足一個預(yù)定參考值，使得時鐘路徑上的該單元附近的單元遠離時鐘路徑上的該單元。
本發(fā)明的第六方面旨在一種半導(dǎo)體集成電路，其包括多個單元；用于向時鐘路徑上的所有或部分單元供電的第一電源布線；和用于向多個單元中的剩余單元供電的第二電源布線，其中將第一電源布線設(shè)置成遠離第二電源布線。
本發(fā)明的第七方面旨在一種半導(dǎo)體集成電路，其包括多個單元；一個用于給該多個單元供電的電源布線；一個其上施加電壓高于電源布線電壓的附加電源布線；和一個電壓轉(zhuǎn)換部分，用于將該附加電源布線上的電壓降低至要給多個單元提供的電源電壓并將該降低的電壓施加到該電源布線。在這種情況中，例如，該電壓轉(zhuǎn)換部分包括一個功率晶體管。
根據(jù)第一方面，沒有將用于執(zhí)行邏輯操作的單元放置在該時鐘路徑上的任意一個單元附近。因此，在其處時鐘路徑上的單元與電源布線連接的點與在其處用于執(zhí)行邏輯操作的單元與電源布線連接的點相距一個預(yù)定距離。因而，時鐘路徑上的單元不易受在操作用于執(zhí)行邏輯操作的單元時出現(xiàn)的IR壓降的影響。因此，可以防止由于在操作另一單元時，時鐘路徑上的單元處的電源電壓下降且該壓降引起時鐘偏移以導(dǎo)致電路故障而帶來的不便。
利用設(shè)置的電容單元，可以穩(wěn)定經(jīng)由電源布線供給的電源。因此，可以更加有效地防止上述不便。
根據(jù)第二至第四方面，可以設(shè)計具有下述特征的半導(dǎo)體集成電路，其中在時鐘路徑上的任一單元附件沒有放置用于執(zhí)行邏輯操作的單元。同樣，可以為作為一個單位的時鐘路徑上的單元，放置一個偽單元、設(shè)置一個單元放置禁止區(qū)、放置一個電容單元等。因此，可以簡化工序。
根據(jù)第五方面，可以設(shè)計一種不需要移動時鐘路徑上的單元而抑制由于IR壓降引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路。
根據(jù)第六方面，即使操作除該時鐘路徑上的單元之外的單元，這種操作也不影響用于向該時鐘路徑上的單元供電的電源布線。因此，可以抑制由于IR壓降而引起的時鐘偏移發(fā)生。
根據(jù)第七方面，可以有效地抑制在芯片中心處發(fā)生的IR壓降。因此，可以抑制由于IR壓降而引起的時鐘偏移發(fā)生。
本發(fā)明的這些和其它目的、特征、方案和優(yōu)點，結(jié)合附圖從本發(fā)明的下述詳細說明中更加顯而易見。


圖1是示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的布局結(jié)果的說明；
圖2A和2B是各自示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路中的單元放置禁止區(qū)的說明；圖3A至3C是示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的又一布局結(jié)果的說明；圖4A和4B是各自示出包含于根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路中的一個延遲單元組的說明；圖5A至5E是示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的另一布局結(jié)果的說明；圖6是示出設(shè)計根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的第一方法的流程圖；圖7A至7C是各自示出在設(shè)計根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的第一方法中使用的偽單元的說明；圖8A至8C是各自示出在設(shè)計根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的第一方法中使用的偽單元的說明；圖9是示出設(shè)計根據(jù)本發(fā)明第一實施例的半導(dǎo)體集成電路的第二方法的流程圖；圖10是示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體集成電路的布局結(jié)果的說明；圖11是示出設(shè)計根據(jù)本發(fā)明第二實施例的半導(dǎo)體集成電路的方法的流程圖；圖12A至12D是各自示出在設(shè)計根據(jù)本發(fā)明第二實施例的半導(dǎo)體集成電路的方法中使用的一個復(fù)合單元的說明；圖13是示出設(shè)計根據(jù)本發(fā)明的第三實施例的半導(dǎo)體集成電路的方法的流程圖；圖14A至14C是示出執(zhí)行設(shè)計根據(jù)本發(fā)明第三實施例的半導(dǎo)體集成電路的方法的實例的說明；圖15是示出根據(jù)本發(fā)明第四實施例的半導(dǎo)體集成電路的布局結(jié)果的說明；圖16A和16B是示出為了獲得根據(jù)本發(fā)明第四實施例的半導(dǎo)體集成電路而如何重新放置單元的說明；
圖17是示出在根據(jù)本發(fā)明第五實施例的半導(dǎo)體集成電路中提供電源電壓的方法的示意性說明；圖18是示出包含于根據(jù)本發(fā)明第五實施例的半導(dǎo)體集成電路中的一個功率晶體管的說明；圖19是示出常規(guī)半導(dǎo)體集成電路的布局結(jié)果的說明；和圖20是示出在常規(guī)半導(dǎo)體集成電路中發(fā)生IR壓降的狀態(tài)的說明。
發(fā)明詳述(第一實施例)在本發(fā)明的第一實施例中，描述一種抑制由于IR壓降而引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路和一種設(shè)計該半導(dǎo)體集成電路的方法。圖1是示出根據(jù)本發(fā)明的半導(dǎo)體集成電路的布局結(jié)果的說明。圖1中示出的半導(dǎo)體集成電路包括多個單元(帶有標記C的矩形區(qū)域)和在該多個單元之間連接的布線。值得注意的是，在圖1和其它附圖中，打陰影線的單元表示時鐘路徑上的單元。同樣，為了簡化附圖，在合適的位置可以省略在該多個單元之間連接的布線。
圖1中示出的單元為具有相同高度的標準單元，且將它們放置于二維區(qū)域中的多個彼此平行設(shè)置的條形區(qū)11內(nèi)，使其頂部對齊。電源布線12包括施加有電源電壓VDD的電源布線12a和施加有接地電壓VSS的電源布線12b。這兩種類型的電源布線12a和12b交替放置在其中布置有條形區(qū)11的二維區(qū)域中。其中，為了減小制造成本而減小半導(dǎo)體集成電路的芯片尺寸，優(yōu)選將單元按照其間具有最小間隙放置。然而，根據(jù)在單元之間連接的布線的狀態(tài)，在該單元之間存在一些間隙。
圖1中示出的半導(dǎo)體集成電路具有下述特征其中，為時鐘路徑上的所有或部分單元，設(shè)置一個不能放置用于執(zhí)行邏輯操作的單元的區(qū)域(稱之為單元放置禁止區(qū))，使其以所述相關(guān)的單元為中心。將用于執(zhí)行邏輯操作的單元放置在條形區(qū)11中除該單元放置禁止區(qū)之外的區(qū)域。
在下文中，描述一種其中為第n(n為整數(shù)，其還用于下述說明)條形區(qū)11中的時鐘路徑上的單元10設(shè)置一個單元放置禁止區(qū)的情況。單元10為時鐘路徑上的任意類型的單元。通常，要求該時鐘路徑上的單元比其它單元更加不容易受IR壓降的影響。因此，在根據(jù)本實施例的半導(dǎo)體集成電路中，禁止將用于執(zhí)行邏輯操作的單元放置在以單元10為中心的單元放置禁止區(qū)中。
例如，在圖1中示出的半導(dǎo)體集成電路中，將下述區(qū)域的組合設(shè)置為單元10的一個單元放置禁止區(qū)(1)被單元10占用的第一矩形區(qū)(2)在單元10沿與單元高度平行的方向移動到第(n-1)條形區(qū)之后，被單元10占用的第二矩形區(qū)；(3)在單元10沿與單元高度平行的方向移動到第(n+1)條形區(qū)之后，被單元10占用的第三矩形區(qū)；(4)第一與第二矩形區(qū)之間的第四矩形區(qū)；(5)第一與第三矩形區(qū)之間的第五矩形區(qū)。因此，在該半導(dǎo)體集成電路中，在第二和第三矩形區(qū)中沒有放置用于執(zhí)行邏輯操作的單元。圖1中明顯示出，在單元10的正上方或正下方?jīng)]有放置用于執(zhí)行邏輯操作的單元。
除圖1中示出的方案之外，可以考慮各種設(shè)置單元放置禁止區(qū)的方案。例如，當單元10的高度為H、寬度為W時，而電源布線的寬度為h時，可以為單元10設(shè)置如圖2A和2B中所示的單元放置禁止區(qū)13。在這種情況下，確定圖2A和2B中示出的寬度A和B，使其分別具有適當?shù)闹怠卧胖媒箙^(qū)13為下述區(qū)域的組合(1)以第n條形區(qū)中的單元10為中心的具有高度為H和寬度為(W+2B)的第一矩形區(qū)；(2)位于與第(n-1)條形區(qū)中的單元10相同的單元寬度位置處的具有高度為H和寬度為A的第二矩形區(qū)；(3)位于與第(n+1)條形區(qū)中的單元10相同的單元寬度位置處的具有高度為H和寬度為A的第三矩形區(qū)；
(4)在第一與第二矩形區(qū)之間具有高度為h和寬度為(W+2B)的第四矩形區(qū)；(5)在第一和第三矩形區(qū)之間具有高度為h和寬度為(W+2B)的第五矩形區(qū)。其中，沒有單元放置在其中放置有任何電源布線12的區(qū)域中。因此，第四和第五矩形區(qū)可以不包含于單元放置禁止區(qū)13中，而且，即使包含它們，寬度也可以是任意的(例如，寬度可以是A)。
確定寬度A和B，使得至少有一個寬度為正數(shù)。當寬度A短于寬度(W+2B)時，單元放置禁止區(qū)13具有如圖2A中所示的十字形狀(區(qū)域13a)。當寬度A長于寬度(W+2B)，單元放置禁止區(qū)13具有如圖2B中所示的H形狀(區(qū)域13b)。當寬度A等于或長于單元10的寬度W時，單元放置禁止區(qū)13與第(n-1)和第(n+1)條形區(qū)11重疊，使其具有的寬度等于或不長于單元10的寬度。同樣，當寬度B等于或長于單元10的寬度W時，單元放置禁止區(qū)13以不短于單元10的寬度三倍的寬度與第n條形區(qū)11重疊。
當寬度A為W(單元10的寬度)而寬度B為0時，獲得圖1中所示的布局結(jié)果。另外，例如，當寬度A為2W而寬度B為0時，獲得圖3A中示出的布局結(jié)果。寬度A和B都為W時，獲得圖3B中示出的布局結(jié)果。當寬度A為2W而寬度B為W時，獲得圖3C中示出的布局結(jié)果。在這些布局的任意一個中，在以單元10為中心的單元放置禁止區(qū)中沒有放置用于執(zhí)行邏輯操作的單元。
在半導(dǎo)體集成電路的時鐘路徑上，可以包含以預(yù)定格式彼此連接的多個單元(下文稱之為單元組)。這種單元組的典型實例為通過串聯(lián)連接多個延遲單元而形成的延遲單元組(參考圖4A和4B，下面將會進一步詳細描述)。對于單元放置，單元組作為一個單位放置在單個條形區(qū)中，且將包含于單元組中的單元一起緊密地放置在該單個條形區(qū)中。將這些包含于單元組中的單元一起緊密地放置在同一條形區(qū)中的原因，是最小化在該多個單元之間連接的布線中的延遲對單元組延遲時間的影響。
同樣，當該單元組在時鐘路徑上時，如果采用圖1和3A至3C中示出的布局結(jié)果，希望為包含于單元組中的每一個單元設(shè)置一個單元放置禁止區(qū)。然而，如上所述，這些包含于單元組中的單元緊密地放置于單個條形區(qū)中，因此不能設(shè)置一個以該每一單元為中心的單元放置禁止區(qū)。在這種情況下，其中假設(shè)在時鐘路徑上的這種單元組在整體上當作單個單元，并且按照如同時鐘路徑上的單個單元一樣的方式處理。
在下文中，描述一種其中為放置在第n條形區(qū)中的時鐘路徑上的延遲單元組14(圖4A和4B)設(shè)置一個單元放置禁止區(qū)，使其以延遲單元組14為中心的情況。如圖4A中所示，延遲單元組14是一個其中由多個(圖4A和4B中三個)延遲單元串聯(lián)連接而成的電路。當包含于延遲單元組14中的延遲單元的數(shù)量為D，每一延遲單元的高度為H、寬度為W時，放置的延遲單元組14占用具有高度為H和寬度為DW的矩形區(qū)，如圖4B中所示。
為延遲單元組14設(shè)置一個單元放置禁止區(qū)，以重新放置圖2A和2B中的單元放置禁止區(qū)13中的單元10。換句話說，對于延遲單元組14，隨著其寬度A和B確定合適，將圖2A和2B中示出的單元放置禁止區(qū)設(shè)置為具有替換寬度W的寬度DW。
為了為延遲單元組14設(shè)置如上所述的單元放置禁止區(qū)，當寬度A為DW(整個延遲單元組14的寬度)而寬度B為0時，獲得圖5A中示出的布局結(jié)果。同樣，當寬度A為(D+2)W而寬度B為0時，獲得圖5B中示出的布局結(jié)果。而且，當寬度A為(D-1)W而寬度B為0時，獲得圖5C中示出的布局結(jié)果。此外，當寬度A為DW而寬度B為W時，獲得圖5D中示出的布局結(jié)果。此外，當寬度A為(D+2)W而寬度B為W時，獲得圖5E中示出的布局結(jié)果。在這些布局結(jié)果的任何一個中，在以延遲單元組14為中心的單元放置禁止區(qū)中沒有放置用于執(zhí)行邏輯操作的單元。
接著，描述通過不在圖1、3A至3C、和5A至5E中示出的時鐘路徑上的單元(或單元組)附近放置用于執(zhí)行邏輯操作的單元而獲得的效果。當操作用于執(zhí)行邏輯操作的單元C以改變單元的輸出信號值時，存儲在單元C附近的電源布線、在單元C內(nèi)部的電源連接部分(VDD部分和VSS部分)等中的電荷被移動，由此使電流從電源布線流到單元C。此時，流經(jīng)電源布線的電流量在其上單元C與電源布線連接的點(下文中，為單元C的電源供給點)處有最大值。如果將用于執(zhí)行邏輯操作的單元C和時鐘路徑上的單元C′放置成使其在電源布線上彼此相對，當操作單元C時，由于單元C的電源供給點在單元C′的電源供給點附近，單元C′容易受到IR壓降的影響。這同樣適用于其中用于執(zhí)行邏輯操作的單元C和時鐘路徑上的單元C′在同一條形區(qū)中彼此相鄰放置的情況。
在這種環(huán)境下，為了防止時鐘路徑上的單元C′受到IR壓降的影響，單元C′的電源供給點遠離單元C的電源供給點足夠遠的距離。在根據(jù)本實施例中的半導(dǎo)體集成電路中，在時鐘路徑上的單元附近沒有放置用于執(zhí)行邏輯操作的單元。因此，時鐘路徑上的單元的電源供給點與執(zhí)行邏輯操作的單元的電源供給點分開一個預(yù)定距離。因此，時鐘路徑上的單元不容易受在操作用于執(zhí)行邏輯操作的單元時發(fā)生的IR壓降的影響。因此，根據(jù)本實施例的半導(dǎo)體集成電路，能夠防止由于在操作另一單元時，時鐘路徑上的單元處的電源電壓下降且該壓降引起時鐘偏移以導(dǎo)致電路故障而帶來的不便。
在根據(jù)本實施例的半導(dǎo)體集成電路中，為時鐘路徑上的單元(和單元組)設(shè)置何種單元放置禁止區(qū)是一個問題。如果單元放置禁止區(qū)的尺寸較大，就可以提高對由于IR壓降引起的時鐘偏移發(fā)生的抑制效果，但是增加了芯片尺寸，相應(yīng)地增加了電路制造成本。反之，如果單元放置禁止區(qū)的尺寸太小，則不能充分獲得上述效果。因此，考慮到電路中的供給電壓、IR壓降的可能影響、在設(shè)計電路中設(shè)置的時序約束等，必須適當確定為時鐘路徑上的單元設(shè)置的單元放置禁止區(qū)的尺寸和形狀。而且，為了將時鐘路徑上的單元的電源供給點與執(zhí)行邏輯操作的單元的電源供給點分開，為第n條形區(qū)中的時鐘路徑上放置的單元設(shè)置的單元放置禁止區(qū)不需要與包括第(n-2)條形區(qū)和其之前的條形區(qū)以及包括第(n+2)條形區(qū)和其之前的條形區(qū)有重疊部分。根據(jù)這一觀點，設(shè)計出圖2A和2B中示出的單元放置禁止區(qū)。
同樣，在根據(jù)本實施例的半導(dǎo)體集成電路中，可以為時鐘路徑上的所有單元(和單元組)設(shè)置一個單元放置禁止區(qū)。另外，也可以為時鐘路徑上的部分單元(和單元組)設(shè)置一個單元放置禁止區(qū)。為了從時鐘路徑上的所有單元中選擇要對其每一個設(shè)置單元放置禁止區(qū)的單元，設(shè)置一個用于單元選擇的參考。例如，從時鐘路徑上的所有單元中，選擇其延遲時間等于或長于預(yù)定閾值的單元，并且僅對被選擇的單元設(shè)置單元放置禁止區(qū)。
接著，描述根據(jù)本發(fā)明的兩類設(shè)計半導(dǎo)體集成電路的方法。圖6是示出設(shè)計根據(jù)本發(fā)明的半導(dǎo)體集成電路的第一種方法。一般通過利用一種電子設(shè)計自動化(EDA)系統(tǒng)來執(zhí)行該第一設(shè)計方法，該系統(tǒng)是一種設(shè)計半導(dǎo)體集成電路的設(shè)備。
在圖6中示出的方法中，首先，放置包含于要被設(shè)計的電路中的單元中的在時鐘路徑上的單元(步驟S101)。在確定其中放置其它單元的位置之前，根據(jù)時鐘電路的平面圖信息等，確定其中放置時鐘路徑上的單元的位置。更為詳細地，在步驟S101中，在時鐘路徑上的所有單元中選擇單元，其中為該所選單元中每一個設(shè)置一個單元放置禁止區(qū)，并將被選擇的單元放置在多個條形區(qū)中，該多個條形區(qū)彼此平行設(shè)置在半導(dǎo)體集成電路的二維區(qū)域中，使得該被選擇的單元頂部對齊。在步驟S101中，可以選擇時鐘路徑上的所有或部分單元。
接著，在其上在步驟S101中放置每個單元的位置處實際上放置一個比每個單元大的偽單元(步驟S102)。使得要在步驟S102中放置的偽單元的形狀和尺寸等同于以該單元為中心的單元放置禁止區(qū)的形狀和尺寸。
例如，按照與圖2A和2B相似的方式考慮一種其中為圖7A中所示的具有高度為H和寬度為W的單元15設(shè)置單元放置禁止區(qū)的情況。在這一情況下，如果寬度A為W(單元15的寬度)而寬度B為0，則在步驟S102中將圖7B中示出的具有高度為(3H+2h)和寬度為W的偽單元16b設(shè)置在單元15的位置處，其中h是電源布線的寬度。而且，在這種情況下，如果寬度A為2W而寬度B為0，則在步驟S102中將圖7C中示出的具有H形狀的偽單元16c設(shè)置在單元15的位置處。而且，按照與圖2A和2B相似的方式考慮一種其中為由圖8A中示出的D個具有高度為H和寬度為W的延遲單元形成的延遲單元組17設(shè)置單元放置禁止區(qū)的情況。在這種情況下，如果寬度A為DW(整個延遲單元組17的寬度)而寬度B為0，則在步驟S102中將具有圖8B中示出的高度為(3H+2h)和寬度為DW的偽單元18b設(shè)置在延遲單元組17的位置處。同樣，在這種情況下，如果寬度A為(D+2)W而寬度B為0，則在步驟S102中將具有圖8C中示出的H形狀的偽單元18c設(shè)置在延遲單元組17的位置處。這同樣適用于其中為時鐘路徑上的單元(或單元組)設(shè)置具有除上述形狀之外的形狀的單元放置禁止區(qū)的情況。
接著，放置包含于要被設(shè)計的電路中的單元中的在步驟S101中沒有放置的單元(步驟S103)。在步驟S103中，沒有單元放置在其中已經(jīng)放置偽單元的區(qū)域中。因此，在步驟S103中，放置還未被放置的單元，使其在多個條形區(qū)中除其中已經(jīng)放置偽單元的區(qū)域之外的部分中頂部對齊，其中在步驟S101中，在該多個條形區(qū)中放置單元。同樣地，根據(jù)圖6中示出的第一設(shè)計方法，可以設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路，該集成電路具有的特征為在該集成電路中，在時鐘路徑上的單元附近沒有放置用于執(zhí)行邏輯操作的單元。
圖9是設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路的第二種方法。與采用第一種設(shè)計方法(圖6)一樣，一般通過利用電子設(shè)計自動化(EDA)系統(tǒng)來執(zhí)行該第二種設(shè)計方法。
在圖9中示出的方法中，首先，放置包含于要被設(shè)計的電路中的所有單元(步驟S201)。在步驟S201中，放置包含于要被設(shè)計的電路中的所有單元，使其在二維區(qū)域中彼此平行設(shè)置的多個條形區(qū)中頂部對齊。
接著，在其上放置各單元的位置處，為在步驟S201中放置的單元中的時鐘路徑上的單元設(shè)置一個大于各單元的單元放置禁止區(qū)(步驟S202)。更為具體地，在步驟S202中，從時鐘路徑上的所有單元中選擇要為其中每一個設(shè)置單元放置禁止區(qū)的單元，并為所選擇的單元設(shè)置如圖2A和2B中示出的單元放置禁止區(qū)。在步驟S202中，可以選擇時鐘路徑上的所有或部分單元。
接著，將放置于在步驟S202中設(shè)置的單元放置禁止區(qū)內(nèi)的、用于執(zhí)行邏輯操作的單元重新放置，使其放置在單元放置禁止區(qū)的外部(步驟S203)。更為具體地，在步驟S203中，將放置于單元放置禁止區(qū)域內(nèi)的、用于執(zhí)行邏輯操作的單元重新放置到其中放置這些單元的條形區(qū)中除單元放置禁止區(qū)之外的部分中。在步驟S203中，可以只重新放置單元放置禁止區(qū)中的單元，或者根據(jù)放置在單元放置禁止區(qū)中的單元的重新放置，也可以重新放置其它單元。同樣地，根據(jù)圖9中示出的第二種設(shè)計方法，可以設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路，該集成電路具有的特征為在該集成電路中，在時鐘路徑上的單元附近沒有放置用于執(zhí)行邏輯操作的單元。
第一和第二種設(shè)計方法具有下述效果。一種用于禁止將包含于要被設(shè)計的電路中的單元放置在特定區(qū)域中的常規(guī)公知方案是設(shè)置一個稱為放置阻塞區(qū)的方案。該放置阻塞區(qū)對應(yīng)于根據(jù)本實施例的半導(dǎo)體集成電路中的單元放置禁止區(qū)。然而，在常規(guī)方案中，必須為其中禁止放置單元的每一區(qū)域設(shè)置一個放置阻塞區(qū)。另一方面，在第一和第二種設(shè)計方法中，同時為時鐘路徑上的所有或部分單元設(shè)置單元放置禁止區(qū)。因此，根據(jù)第一和第二種設(shè)計方法，不必為時鐘路徑上的多個單元的每一個設(shè)置放置阻塞區(qū)，并且可以設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路，該集成電路具有的特征為在該集成電路中，在時鐘路徑上的單元附近沒有放置用于執(zhí)行邏輯操作的單元。
其中，可以將第一和第二種設(shè)計方法與通過使用放置阻塞區(qū)來禁止在特定區(qū)域中放置單元的方法一起使用。即，在第一和第二設(shè)計方法中，可以預(yù)先在其中禁止放置單元的區(qū)域中設(shè)置放置阻塞區(qū)，然后在放置單元時，在設(shè)置的放置阻塞區(qū)中不放置單元。
(第二實施例)在本發(fā)明的第二實施例中，描述一種抑制由于IR壓降而引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路和設(shè)計這種半導(dǎo)體集成電路的方法。圖10是示出根據(jù)本實施例的半導(dǎo)體集成電路的布局結(jié)果的說明。除增加電容單元21a和21b之外，圖10中示出的半導(dǎo)體集成電路與根據(jù)第一實施例的半導(dǎo)體集成電路相似。根據(jù)本實施例的元件中除電容單元21a和21b之外的元件與根據(jù)第一實施例的那些相同，由此設(shè)置為相同的參考標記，并且在這里不再描述。
在圖10中，單元10為時鐘路徑上的任意一種類型的單元。為單元10設(shè)置如圖2A和2B中示出的單元放置禁止區(qū)13，其寬度A為W且其寬度B為0。在該單元放置禁止區(qū)中不設(shè)置用于執(zhí)行邏輯操作的單元。而且，在根據(jù)本實施例的半導(dǎo)體集成電路中，電容單元21a和21b放置在單元放置禁止區(qū)中。更為具體地，當為第n條形區(qū)11中的時鐘路徑上放置的單元10設(shè)置單元放置禁止區(qū)，使其以單元10為中心時，將電容單元21a放置在與第(n-1)條形區(qū)11中的單元10相同的單元寬度的位置處。同樣，將電容單元21b放置在與第(n+1)條形區(qū)11中的單元10相同的單元寬度的位置處。電容單元21a連接于將電容單元21a夾在中間的電源布線12a和12b。同樣，電容單元21b連接于電源布線。
根據(jù)本實施例的半導(dǎo)體集成電路具有特征在該半導(dǎo)體集成電路中，除將單元放置禁止區(qū)設(shè)置為以時鐘路徑上的單元為中心之外，在該單元放置禁止區(qū)中放置電容單元21a和21b。電容單元21a和21b中的每一個的一個端子連接于各自相關(guān)的施加有電源電壓VDD的電源布線12a。電容單元21a和21b中的每一個的另一個端子連接于各自相關(guān)的施加有接地電壓VSS的電源布線12b。電容單元21a和21b具有穩(wěn)定經(jīng)由電源布線12a和12b提供的電源的功能。同樣，根據(jù)本實施例的半導(dǎo)體集成電路，利用設(shè)置在單元放置禁止區(qū)中的電容單元，穩(wěn)定經(jīng)由電源布線提供的電源。因此，能夠更加有效地防止由于IR壓降而引起時鐘偏移發(fā)生而導(dǎo)致的電路故障帶來的不便。
在上述說明中，描述了根據(jù)本實施例的半導(dǎo)體集成電路的實例，其中，為時鐘路徑上的單元10設(shè)置如圖2A和2B中示出的單元放置禁止區(qū)13，其寬度A為W(單元10的寬度)且其寬度B為0。另外，可以為時鐘路徑上的單元10設(shè)置具有與上述不同的形狀和尺寸的單元放置禁止區(qū)。此外，可以為時鐘路徑上的單元組中的每一個設(shè)置一個單元放置禁止區(qū)。此外，如第一實施例那樣，可以為時鐘路徑上的所有或部分單元(或單元組)設(shè)置一個單元放置禁止區(qū)。
接著，描述設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路的方法。圖11是示出設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路的方法的流程圖。如第一實施例中示出的設(shè)計方法一樣，一般通過利用EDA系統(tǒng)來執(zhí)行圖11中示出的設(shè)計方法。
在圖11中示出的方法中，首先，為包含于要被設(shè)計的電路中的時鐘路徑上的每一單元產(chǎn)生一個包括該單元和電容單元的復(fù)合單元(步驟S301)。在步驟S301中，可以為時鐘路徑上的所有或部分單元產(chǎn)生一個復(fù)合單元。
例如，考慮一種其中按照與圖2A和2B中相似的方式為如圖12A所示的具有高度為H和寬度為W的單元22設(shè)置單元放置禁止區(qū)的情況。在這種情況下，如果寬度A為W(單元22的寬度)而寬度B為0，則在步驟S301中產(chǎn)生如圖12B中示出的具有高度為(3H+2h)和寬度為W的復(fù)合單元25b。復(fù)合單元25b包括單元22和電容單元23a和23b。在復(fù)合單元25b內(nèi)部，將單元22和電容單元23a和23b放置成使其在相同的單元寬度位置處沿一條線對齊。同樣考慮到一種其中按照與圖2A和2B相同的方式為由圖12C中示出的D個具有高度為H和寬度為W的延遲單元形成的延遲單元組24設(shè)置單元放置禁止區(qū)的情況。在這種情況下，如果寬度A為(D+2)W而寬度B為0，則在步驟S301中產(chǎn)生具有H形狀的復(fù)合單元25d。復(fù)合單元25d包括延遲單元組24和電容單元23c和23d。在復(fù)合單元25d的內(nèi)部，將延遲單元組24和電容單元23c和23d放置成使其在相同的單元寬度位置處沿一條線對齊。這同樣適用于其中為時鐘路徑上的單元(或單元組)設(shè)置具有不同于上述形狀的單元放置禁止區(qū)的情形。
接著，放置在步驟S301中產(chǎn)生的復(fù)合單元(步驟S302)。在步驟S301中，將包含于復(fù)合單元中的單元放置在彼此平行設(shè)置的多個條形區(qū)中，使其頂部對齊。由此，可以獲得其中放置時鐘路徑上的單元和電容單元的布局結(jié)果。
接著，放置包含于要被設(shè)計的電路中的單元中的、在步驟S302中未被放置的單元(步驟S303)。在步驟S303中，沒有單元放置在其中已經(jīng)放置復(fù)合單元的區(qū)域中。因此，在步驟S303中，將未被放置的單元放置成使其在多個條形區(qū)中除其中已經(jīng)放置復(fù)合單元的區(qū)域之外部分中頂部對齊，在步驟S302中在該多個條形區(qū)中放置復(fù)合單元。同樣，根據(jù)圖11中示出的設(shè)計方法，可以設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路，該集成電路具有特征在該集成電路中，在時鐘路徑上的單元附近沒有放置用于執(zhí)行邏輯操作的單元，而是放置電容單元。
同樣，在圖11中示出的設(shè)計方法中，為時鐘路徑上的所有或部分單元同時放置單元放置禁止區(qū)，且為時鐘路徑上的所有或部分單元還放置電容單元。因此，根據(jù)圖11中示出的設(shè)計方法，不必為時鐘路徑上還放置有電容元件的多個單元中的每一個設(shè)置放置阻塞區(qū)，且可以設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路，該集成電路具有特征在該集成電路中，在時鐘路徑上的單元附近沒有放置用于執(zhí)行邏輯操作的單元，而是放置電容單元。
(第三實施例)在本發(fā)明的第三實施例中，描述了一種設(shè)計抑制由于IR壓降而引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路的方法。圖13是示出設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路的方法的流程圖。與第一和第二實施例中描述的設(shè)計方法一樣，一般通過利用EDA系統(tǒng)來執(zhí)行圖13中示出的設(shè)計方法。
在圖13中示出的方法中，首先放置包含于要被設(shè)計的電路中的所有單元(步驟S401)。例如，通過執(zhí)行步驟S401，獲得圖19中示出的布局結(jié)果。接著，為包含于要被設(shè)計的電路中的單元中的時鐘路徑上的各單元，計算出其IR壓降量(步驟S402)。其中，該IR壓降量為從半導(dǎo)體集成電路外部提供給單元的電源電壓的下降量，該壓降是由于電源布線的電阻而引起的。根據(jù)半導(dǎo)體集成電路的布局結(jié)果可以計算出IR壓降量。其中，在步驟S402中，可以為時鐘路徑上的所有或部分單元計算出其IR壓降量。
接著，確定各個計算出的IR壓降量是否不大于預(yù)定的容許值(步驟S403)。如果在步驟S403中確定各個計算出的IR壓降量等于或小于預(yù)定容許值，(步驟S403中為YES)，則工序結(jié)束。否則，(步驟S403中為NO)，工序轉(zhuǎn)到步驟S404。在這種情況下，當其IR壓降量超出容許值的單元為單元Cx時，重新放置最接近于單元Cx放置的單元，使其遠離單元Cx放置(步驟S404)。接著，工序轉(zhuǎn)到步驟S402。由此，重復(fù)執(zhí)行單元重新放置、IR壓降量的計算和然后確定這三個步驟，直到在步驟S403中確定各個計算出的IR壓降量不大于容許值。
在步驟S404中，當單元Cx的IR壓降量超出容許值時，重新放置最接近于單元Cx放置的單元，使其遠離單元Cx。通常，在該單元重新放置步驟中，可以重新放置在單元Cx附近放置的單元，使其遠離單元Cx。例如，在該單元重新放置步驟中，可以監(jiān)測對單元Cx的IR壓將量具有最大影響的單元以用于重新放置，使其遠離單元Cx。
參考圖14A至14C，描述了一個如何執(zhí)行設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路的方法的實例。例如，假設(shè)在要被設(shè)計的電路上獲得的布局結(jié)果是執(zhí)行步驟S401的結(jié)果。在圖14A中，單元31、32和33為時鐘路徑上的任意類型的單元。接著，在步驟S402中，根據(jù)電路布局結(jié)果，為單元31、32和33中的每一個計算其IR壓降量。例如，假設(shè)采用3.0V的電源電壓提供給電路，單元31、32和33處的電源電壓分別為2.9V、2.8V和2.5V。在這種情況下，單元31、32和33的IR壓降量ΔV分別為0.1V、0.2V和0.5V(參考圖14B)。
接著，在步驟S403中確定單元31、32和33的IR壓降量ΔV中的每一個是否不大于預(yù)定容許值。例如，當IR壓降量的容許值為0.3V時，確定單元33的IR壓降量超出容許值。然后在步驟S404中，從放置于單元33附近的單元34、35和36中選擇出放置在最接近于單元33的單元36。然后，重新放置單元36，使其遠離單元33，如圖14C中所示。在圖14C中，虛線表示重新放置之前的單元36的位置，而實線表示重新放置之后的單元36的位置。
如上所述，在設(shè)計根據(jù)本實施例的半導(dǎo)體集成電路的方法中，當時鐘路徑上的單元的IR壓降量超出容許值時，重新放置在時鐘路徑上的單元附近放置的單元，使其遠離時鐘路徑上的單元直到其IR壓降量不大于容許值。因此，根據(jù)本實施例的設(shè)計方法，可以設(shè)計出不需要移動時鐘路徑上的單元而來抑制由于IR壓降引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路。
(第四實施例)在第四實施例中，描述一種抑制由于IR壓降而引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路。圖15是示出根據(jù)本實施例的半導(dǎo)體集成電路的布局結(jié)果的說明。圖15中示出的半導(dǎo)體集成電路包括多個單元(帶有標記C的矩形區(qū)域)和在該多個單元之間連接的布線。值得注意的是，在圖15中，為了簡化附圖，除用于單元之間連接的電源布線之外的布線在圖中沒有示出。
根據(jù)本實施例的半導(dǎo)體集成電路類似于根據(jù)第一實施例的半導(dǎo)體集成電路，其中圖15中示出的單元為標準單元，將該單元放置成使其在多個條形區(qū)41中頂部對齊，而電源布線42a和42b設(shè)置在其中布置條形區(qū)41的二維區(qū)域中。電源布線42a和42b經(jīng)由接點(圖15中帶有“x”標記的矩形)連接于沿單元高度方向延伸的電源布線43a和43b。電源布線42a和43a上施加有電源電壓VDD，而電源布線42b和43b上施加有接地電壓VSS。同樣，從半導(dǎo)體集成電路外部提供的電源電壓經(jīng)由電源布線42a、42b、43a和43b提供給除單元40之外的每個單元。
在圖15中，單元40是時鐘路徑上的任意類型的單元。如同第一實施例中所述，要求時鐘路徑上的單元比其它單元更不容易受IR壓降的影響。因此，根據(jù)本實施例的半導(dǎo)體集成電路具有其中提供專用于給單元40提供電源的電源布線的特征。
為了實現(xiàn)此目的，根據(jù)本實施例的半導(dǎo)體集成電路包括特定時鐘電源布線45a和45b。該特定時鐘電源布線45a和45b為沿單元高度方向延伸的布線，且設(shè)置在單元40附近。在單元40附近的四個點(由圖15中的箭頭表示的點)切斷將單元40夾在中間的電源布線42a和42b，使得單元40與電源布線42a和42b分開。由此，形成兩端被切斷的相對較短的電源布線44a和44b。單元40連接于電源布線44a和44b，且電源布線44a和44b經(jīng)由接點連接于特定時鐘電源布線45a和45b。按照該種方式，經(jīng)由特定時鐘電源布線45a和45b以及電源布線44a和44b來提供從半導(dǎo)體集成電路外部提供的電源電壓。
簡而言之，根據(jù)本實施例的半導(dǎo)體集成電路包括用于給時鐘路徑上的單元40供電的第一電源布線44a、44b、45a和45b和用于給除單元40之外的其它單元供電的第二電源布線42a、42b、43a和43b。同樣，將第一電源布線設(shè)置成與第二電源布線分開，以便于給單元40供電。例如，第一和第二電源布線可以連接于各自不同的電源端子，該兩種類型的電源布線在半導(dǎo)體集成電路內(nèi)部不可以相互連接。另外，第一和第二電源布線在其中放置單元的二維區(qū)域中不可以連接，但可以在其中放置單元的該二維區(qū)域的外部連接。
在常規(guī)的半導(dǎo)體集成電路(圖19)中，給所有單元提供來自同一電源布線的電源。因此，如果操作時鐘路徑上的單元之外的單元，電流流經(jīng)電源布線以降低提供給該時鐘路徑上的單元的電源電壓，由此導(dǎo)致時鐘偏移。該種時鐘偏移發(fā)生會導(dǎo)致電路故障。
另一方面，根據(jù)本實施例的半導(dǎo)體集成電路包括專門用于給時鐘路徑上的單元提供電源的電源布線，而且沒有其它單元連接于該電源布線。因此，即使操作除時鐘路徑上的單元之外的單元，該操作也不影響專用的電源布線。因此，可以抑制由于IR壓降而引起的時鐘偏移發(fā)生。
在上述例示的說明中，提供專用于給時鐘路徑上的單元40提供電源的電源布線。然而，并入半導(dǎo)體集成電路中的時鐘路徑一般包括多個單元。因此，在一般半導(dǎo)體集成電路中，并不對路徑上的所有單元而僅是對時鐘路徑上的部分單元設(shè)置專用電源布線。
同樣，在其中在放置所有單元之后設(shè)置專用電源布線的情況下，如果已經(jīng)將單元放置在其中要設(shè)置專用電源布線的位置，則例如，可以執(zhí)行工程變更命令(ECO)工序(一種獨立重新放置已放置的單元的工序)，以重新放置單元。例如，當在獲得圖16A中示出的布局結(jié)果之后，在時鐘路徑上的單元46附近(在圖16A中，在單元46的正右方)設(shè)置特定時鐘電源布線47a和47b時，單元48將會成為障礙。在這種情況下，如圖16B中所示，重新放置單元48，使其不阻礙特定時鐘電源布線47a和47b。在圖16B中，虛線表示重新布置之前的單元48的位置，而實線表示重新布置之后的單元48的位置。
(第五實施例)在第五實施例中，描述了一種抑制由于IR壓降而引起的時鐘偏移發(fā)生的半導(dǎo)體集成電路。圖17是示出根據(jù)本實施例的電源供給方法的說明。圖17中示出的半導(dǎo)體集成電路包括多個單元(未示出)、在單元之間連接的布線(未示出)、電源端子、沿預(yù)定方向(圖17中，沿縱向方向)延伸的電源布線52、以及沿垂直于電源布線52的方向(在圖17中，沿橫向方向)延伸的電源布線53。電源端子51連接于電源布線52。電源布線52經(jīng)由接點54連接于電源布線53。電源布線53連接于未示出的單元。電源端子51上施加有例如3.0V的電源電壓。由此，包含于半導(dǎo)體集成電路中的單元上施加有3.0V的電源電壓。
同樣，除上述元件之外，圖17中示出的半導(dǎo)體集成電路包括電源端子55、與電源布線52平行延伸的附加電源布線56和功率晶體管57。電源端子55連接于該附加電源布線56。該附加電源布線56經(jīng)由功率晶體管57連接于電源布線53。電源端子55施加有比施加到電源端子51的電源電壓高的電源電壓，例如5.0V。
圖18是示出功率晶體管57的細節(jié)的說明。如圖18中所示，功率晶體管57具有源極、柵極和漏極。功率晶體管57的源極連接于附加電源布線56，柵極接地，漏極連接于電源布線53。如上所述的柵極接地的功率晶體管57作為電平轉(zhuǎn)移電路使用，該電平轉(zhuǎn)移電路用于將連接于源極的附加電源布線56上的5.0V的電源電壓降低至要提供給單元的電壓3.0V，由此將電壓施加到連接于漏極的電源布線53。
在常規(guī)的半導(dǎo)體集成電路中，如圖20中所示，在芯片的中心處發(fā)生大的IR壓降。為了確保即使發(fā)生IR壓降時也不會引起電路故障，采用了一種方法，其中將電路設(shè)計成具有考慮到IR壓降而設(shè)置的設(shè)計余量。
同樣，為了消除發(fā)生在芯片中心處的IR壓降，公知一種直接將電源布線添加到芯片中心的方法(旁路(bypass)方法)。然而，添加的電源布線也包括電阻元件。因此，即使采用這種旁路方法，經(jīng)由添加的電源布線提供給各單元的電源電壓還會降低。因此，將其電平等于原始電源布線的電平的電源電壓施加到該添加的電源布線時，其抑制在芯片中心處的IR壓降發(fā)生的效果將受限。
另一方面，在根據(jù)本實施例的半導(dǎo)體集成電路中，將其電平高于原始電源布線的電平的電源電壓施加到該添加的電源布線。通過操作功率晶體管，使施加到該添加的電源布線的電源電壓下降至要提供給各單元的電源電壓。因此，根據(jù)本實施例的半導(dǎo)體集成電路，可以有效抑制發(fā)生在芯片中心處的IR壓降。因此可以抑制由于IR壓降引起的時鐘偏移的發(fā)生。
在上述說明中，半導(dǎo)體集成電路包括一個電源端子55、一個附加電源布線56和一個功率晶體管。另外，可以提供多個此種元件。
本發(fā)明提供的半導(dǎo)體集成電路和半導(dǎo)體集成電路設(shè)計方法具有防止由于IR壓降引起的時鐘偏移發(fā)生的效果。因此，本發(fā)明可以用于各種半導(dǎo)體集成電路，諸如按照單元基方案設(shè)計的半導(dǎo)體集成電路和部分按照單元基方案設(shè)計的半導(dǎo)體集成電路。
雖然已經(jīng)詳細描述了本發(fā)明，上述說明在各方面為示例性的，并不受限于此。應(yīng)該理解，在不脫離本發(fā)明的范圍下可以作出大量其它修改和改變。
權(quán)利要求
1.一種按照單元基方案設(shè)計半導(dǎo)體集成電路的方法，包括下述步驟放置包含于要被設(shè)計的電路中的單元；當向要被設(shè)計的電路提供預(yù)定電源電壓時，為單元中的時鐘路徑上的所有或部分單元的每一個，計算由于電源布線的電阻而發(fā)生的每一單元的電源電壓的壓降程度；和重新放置在該壓降程度計算步驟中計算出的其壓降程度不滿足一個預(yù)定參考的時鐘路徑上的單元，使得在時鐘路徑上的該單元附近的單元遠離時鐘路徑上的該單元。
2.一種按照單元基方案設(shè)計的半導(dǎo)體集成電路，包括多個單元，放置在彼此平行設(shè)置的多個條形區(qū)中，使其項部對齊；第一電源布線，用于向該多個單元中的時鐘路徑上的所有或部分單元提供電源；和第二電源布線，用于向該多個單元中的剩余單元提供電源，其中將該第一電源布線設(shè)置成與該第二電源布線分開。
3.一種按照單元基方案設(shè)計的半導(dǎo)體集成電路，包括多個放置在二維區(qū)域中的單元；一個設(shè)置在該二維區(qū)域中用于給該多個單元提供電源的電源布線；一個附加電源布線，該附加電源布線設(shè)置在該二維區(qū)域中，與該電源布線分開，且施加有一個高于電源布線電壓的電壓；和一個電壓轉(zhuǎn)換部分，用于將該附加電源布線上的電壓降低至要提供給該多個單元的電源電壓，并將該降低的電壓施加到該電源布線。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中所述電壓轉(zhuǎn)換部分包括一個功率晶體管。
全文摘要
在半導(dǎo)體集成電路中，由于電阻元件包含于電源布線中，使得提供給時鐘路徑上的單元的電源電壓降低，由此產(chǎn)生時鐘偏移。為了避免該問題，設(shè)置一個集中于時鐘路徑上的單元(10)上的單元放置禁止區(qū)，且在該單元放置禁止區(qū)中不放置用于執(zhí)行邏輯操作的單元。同樣，為由多個緊密放置在一起的單元形成的每一單元組，設(shè)置一個單元放置禁止區(qū)。此外，在該單元放置禁止區(qū)中可以放置一個電容單元。
文檔編號H01L23/52GK1953180SQ200610148449
公開日2007年4月25日 申請日期2004年11月4日 優(yōu)先權(quán)日2003年11月4日
發(fā)明者松村陽一, 大橋貴子, 藤村克也, 伊藤千尋, 谷口博樹 申請人:松下電器產(chǎn)業(yè)株式會社