專利名稱：半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)，更具體地涉及一種包括位于半導(dǎo)體襯底表面上的至少一個(gè)nFET和至少一個(gè)pFET的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)。根據(jù)本發(fā)明，nFET和pFET均包括至少單一柵極金屬，且nFET柵極疊層被設(shè)計(jì)為具有沒(méi)有凈負(fù)電荷的柵極電介質(zhì)疊層，而pFET柵極疊層被設(shè)計(jì)為具有沒(méi)有凈正電荷的柵極電介質(zhì)疊層。本發(fā)明還提供一種形成該CMOS結(jié)構(gòu)的方法。
背景技術(shù)：
在當(dāng)前的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)中，典型地采用多晶硅柵極。利用多晶硅柵極的一個(gè)缺點(diǎn)是，在反轉(zhuǎn)處，多晶硅柵極通常經(jīng)歷在鄰近柵極電介質(zhì)的多晶硅柵極的區(qū)域中的載流子耗盡。載流子的這種耗盡在本領(lǐng)域中稱為多晶硅耗盡效應(yīng)。耗盡效應(yīng)降低CMOS器件的有效柵極電容。理想地，由于高的柵極電容典型地等同于在反轉(zhuǎn)層中積聚的更多電荷，因此希望CMOS器件的柵極電容很高。隨著越多的電荷積聚在溝道中，當(dāng)晶體管偏置時(shí)源極/漏極電流變得越大。
還公知包括柵極疊層的CMOS器件，該柵極疊層包括底部多晶硅部分和頂部硅化物部分。在該柵極疊層中的硅化物層有助于柵極電阻的降低。電阻的降低引起柵極的時(shí)間傳輸延遲RC的降低。雖然硅化物頂部柵極區(qū)可以幫助降低晶體管的電阻，在形成于底部多晶硅柵極與柵極電介質(zhì)之間的界面附近，電荷仍然耗盡，從而引起較小的有效柵極電容。
可利用的另一種CMOS器件是這樣的一種CMOS器件，其中在含Si材料例如多晶硅的柵電極下方柵電極包括至少一個(gè)金屬層。在這種CMOS器件中，柵極的金屬防止流經(jīng)柵極的電荷的耗盡。這防止了柵極電容的有效厚度的降低。雖然金屬柵極器件關(guān)注關(guān)于多晶硅柵極的上述耗盡問(wèn)題，但由于閾值電壓的不穩(wěn)定，很難利用金屬柵極器件獲得nFET和pFET功函數(shù)。當(dāng)高k電介質(zhì)例如Hf基電介質(zhì)用作金屬柵極器件的柵極電介質(zhì)時(shí)尤其如此。
考慮到以上情況，并且為了利用金屬柵極疊層繼續(xù)CMOS的按比例縮小趨勢(shì)，需要提供一種CMOS結(jié)構(gòu)，其中金屬柵極疊層中的至少一個(gè)具有nFET功函數(shù)，而至少另一個(gè)金屬柵極具有pFET功函數(shù)。應(yīng)注意，在此使用的術(shù)語(yǔ)“功函數(shù)”是指電介質(zhì)疊層和柵電極的有效功函數(shù)。

發(fā)明內(nèi)容
本發(fā)明提供一種包括位于半導(dǎo)體襯底表面上的至少一個(gè)nFET和至少一個(gè)pFET的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)。根據(jù)本發(fā)明，nFET和pFET均包括至少單一柵極金屬，且所述nFET柵極疊層被設(shè)計(jì)為具有沒(méi)有凈負(fù)電荷的柵極電介質(zhì)疊層，而所述pFET柵極疊層被設(shè)計(jì)為具有沒(méi)有凈正電荷的柵極電介質(zhì)疊層。具體地說(shuō)，本發(fā)明提供一種CMOS結(jié)構(gòu)，其中nFET柵極疊層被設(shè)計(jì)為包括帶邊功函數(shù)，而pFET柵極疊層被設(shè)計(jì)為具有1/4間隙(gap)功函數(shù)。
廣泛地說(shuō)，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔；第一柵極電介質(zhì)疊層，其具有大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)nFET器件區(qū)內(nèi)；第二柵極電介質(zhì)疊層，其具有大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)pFET器件區(qū)內(nèi)，其中所述第一柵極電介質(zhì)疊層不同于所述第二柵極電介質(zhì)疊層，以及其中所述第一柵極電介質(zhì)疊層不包含凈負(fù)電荷，而所述第二柵極電介質(zhì)疊層不包含凈正電荷；以及單一金屬層，位于所述第一柵極電介質(zhì)疊層和所述第二柵極電介質(zhì)疊層上。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述第一柵極電介質(zhì)疊層包括第一高k電介質(zhì)和包含堿土金屬的層或包含稀土金屬(或類稀土)的層，而所述第二柵極電介質(zhì)疊層包括第二高k電介質(zhì)。在此這些材料在下面更詳細(xì)限定。在另一實(shí)施例中，所述第一柵極電介質(zhì)疊層包括界面層，而所述第二柵極電介質(zhì)疊層沒(méi)有所述界面層。在本發(fā)明的又一實(shí)施例中，所述第一和第二柵極電介質(zhì)疊層中均存在所述界面層。
在本發(fā)明的又一實(shí)施例中，第二金屬層可位于所述器件區(qū)中的一者中的所述單一金屬層頂上。
在本發(fā)明的高度優(yōu)選實(shí)施例中，提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔；在所述至少一個(gè)nFET器件區(qū)內(nèi)的至少一個(gè)柵極疊層，其從底到頂包括界面層、HfO2/MgO或HfO2/La2O3柵極電介質(zhì)、TiN和多晶Si；以及在所述至少一個(gè)pFET器件區(qū)內(nèi)的至少一個(gè)柵極疊層，其從底到頂包括Al2O3或AlN柵極電介質(zhì)、TiN和多晶Si。
除了上述半導(dǎo)體結(jié)構(gòu)外，本發(fā)明還提供一種制造該半導(dǎo)體結(jié)構(gòu)的方法。廣泛地說(shuō)，本發(fā)明方法包括以下步驟提供包括半導(dǎo)體襯底的結(jié)構(gòu)，所述半導(dǎo)體襯底包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔，且所述至少一個(gè)nFET器件區(qū)包括位于所述襯底的表面上的第一柵極電介質(zhì)疊層，所述第一柵極電介質(zhì)疊層具有大于二氧化硅的凈介電常數(shù)，而所述至少一個(gè)pFET器件區(qū)具有位于所述襯底的表面上的第二柵極電介質(zhì)疊層，所述第二柵極電介質(zhì)疊層具有大于二氧化硅的凈介電常數(shù)，所述第一柵極電介質(zhì)疊層不同于所述第二柵極電介質(zhì)疊層，以及其中所述第一柵極電介質(zhì)疊層不包含凈負(fù)電荷，而所述第二柵極電介質(zhì)疊層不包含凈正電荷；以及在所述第一和第二柵極電介質(zhì)疊層上形成第一金屬。


圖1A-1N是(通過(guò)截面圖)示出了在制造包括雙柵極電介質(zhì)和至少單一柵極金屬的半導(dǎo)體結(jié)構(gòu)的本發(fā)明中所采用的基本處理步驟的圖示表示。
圖2是(通過(guò)截面圖)示出了在單一柵極金屬頂上形成柵電極并將各種材料層構(gòu)圖為柵極疊層之后的圖1N的結(jié)構(gòu)的圖示表示。
圖3是(通過(guò)截面圖)示出了本發(fā)明的可選結(jié)構(gòu)的圖示表示，該結(jié)構(gòu)包括在nFET器件區(qū)中的包括第一金屬層、功函數(shù)限定金屬和柵電極的柵極疊層，以及在pFET器件區(qū)中的包括第一金屬層和含Si電極的柵極疊層。
圖4是(通過(guò)截面圖)示出了本發(fā)明的另一可選結(jié)構(gòu)的圖示表示，該結(jié)構(gòu)包括在pFET器件區(qū)中的包括第一金屬層、功函數(shù)限定金屬和柵電極的柵極疊層，以及在nFET器件區(qū)中的包括第一金屬層和柵電極的柵極疊層。
圖5A-5L是(通過(guò)截面圖)示出了其中使用金屬/金屬柵極疊層的本發(fā)明的可選工藝流程。
具體實(shí)施例方式
現(xiàn)在將參考以下的討論和本申請(qǐng)的附圖更詳細(xì)地說(shuō)明本發(fā)明，本發(fā)明提供了一種具有至少單一柵極金屬和雙柵極電介質(zhì)的半導(dǎo)體結(jié)構(gòu)及其形成方法。應(yīng)注意，為了示例的目的提供本申請(qǐng)的附圖，因此，附圖沒(méi)有接比例繪制。并且，在此使用相同的參考標(biāo)號(hào)表示相同和/或?qū)?yīng)的部件。還應(yīng)注意，本發(fā)明提供了將柵極疊層調(diào)整為具有合適的功函數(shù)以用作nFET器件和pFET器件的方法。
現(xiàn)在將參考圖1A-1N更詳細(xì)說(shuō)明本發(fā)明的方法。應(yīng)注意，這些附圖示出了包括單個(gè)nFET器件區(qū)和單個(gè)pFET器件區(qū)的半導(dǎo)體襯底的部分。雖然具體示出和說(shuō)明了該實(shí)施例，本發(fā)明不限于nFET器件和pFET器件的單個(gè)區(qū)，而是可以預(yù)期位于襯底的剩余部分內(nèi)的多個(gè)這些器件區(qū)的每一個(gè)。并且，在對(duì)應(yīng)的器件區(qū)中可以形成多于一個(gè)的nFET器件和pFET器件。
首先參考圖1A，其示出了用于本發(fā)明的初始結(jié)構(gòu)。初始結(jié)構(gòu)包括半導(dǎo)體襯底10，該半導(dǎo)體襯底10包括至少一個(gè)nFET器件區(qū)12(即襯底10中隨后將在其中形成nFET的區(qū)域)和至少一個(gè)pFET器件區(qū)14(即襯底10中隨后將在其中形成pFET的區(qū)域)。根據(jù)本發(fā)明，至少一個(gè)nFET器件區(qū)12和至少一個(gè)pFET器件區(qū)14(沿橫向方向)被隔離區(qū)16分隔。
圖1A中示出的初始結(jié)構(gòu)的半導(dǎo)體襯底10包括任何半導(dǎo)體材料，該半導(dǎo)體材料包括但不限于Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其它III/V或II/VI化合物半導(dǎo)體。半導(dǎo)體襯底10還可以包括有機(jī)半導(dǎo)體或多層半導(dǎo)體，例如Si/SiGe或絕緣體上半導(dǎo)體(SOI)。在本發(fā)明的一些實(shí)施例中，優(yōu)選半導(dǎo)體襯底10由含Si半導(dǎo)體材料，即包括硅的半導(dǎo)體材料構(gòu)成。半導(dǎo)體襯底10可以是摻雜的、未摻雜的或者其中包含摻雜區(qū)和未摻雜區(qū)。半導(dǎo)體襯底10可以包括單個(gè)晶向或者其可以包括具有不同晶向的至少兩個(gè)共面的表面區(qū)(后一種襯底在本領(lǐng)域中稱為混合晶體)。當(dāng)采用混合晶體時(shí)，nFET典型地形成在(100)晶面上，而pFET典型地形成在(110)晶面上?；旌暇w可以通過(guò)例如在以下文獻(xiàn)中所述的技術(shù)形成2003年6月17日提交的美國(guó)序列號(hào)10/250,241即現(xiàn)在的美國(guó)公開(kāi)號(hào)20040256700A1、2003年12月2日提交的美國(guó)序列號(hào)10/725,850、以及2003年10月29日提交的美國(guó)序列號(hào)10/696,634，在此引入它們中的每一篇的整個(gè)內(nèi)容作為參考。
應(yīng)注意，在本發(fā)明的附圖中，為了示例的目的示出了包括被絕緣埋層10B分隔的底部半導(dǎo)體層10A和頂部半導(dǎo)體層10C的SOI襯底，且該示圖決不表明本發(fā)明限于該實(shí)施例。相反地，也可以預(yù)期如上所述的體半導(dǎo)體以及其它多層半導(dǎo)體。在示例中，頂部和底部半導(dǎo)體層10C和10A分別包括上述半導(dǎo)體材料中的一種，而絕緣埋層10B由結(jié)晶或非結(jié)晶氧化物、氮化物或氧氮化物構(gòu)成。SOI襯底可以利用本領(lǐng)域中公知的標(biāo)準(zhǔn)工藝，包括例如層轉(zhuǎn)移工藝或SIMOX(氧離子注入隔離)形成。
半導(dǎo)體襯底10還可以包括第一摻雜(n或p)區(qū)和第二摻雜(n或p)區(qū)。為了清楚，本發(fā)明的附圖中沒(méi)有具體示出摻雜區(qū)。第一摻雜區(qū)和第二摻雜區(qū)可以是相同的，或者它們可以具有不同的導(dǎo)電性和/或摻雜濃度。這些摻雜區(qū)稱為“阱”，并且利用常規(guī)離子注入工藝形成。
然后，在半導(dǎo)體襯底10中典型地形成至少一個(gè)隔離區(qū)16。隔離區(qū)16可以是溝槽隔離區(qū)或場(chǎng)氧化物隔離區(qū)。溝槽隔離區(qū)利用本領(lǐng)域的技術(shù)人員公知的常規(guī)溝槽隔離工藝形成。例如，光刻、蝕刻和用溝槽電介質(zhì)填充溝槽可以被用于形成溝槽隔離區(qū)?？蛇x地，在溝槽填充前可以在溝槽中形成襯里(liner)，在溝槽填充后可以進(jìn)行致密化步驟，并且在溝槽填充后還可以進(jìn)行平面化工藝。用于形成溝槽隔離區(qū)的溝槽深度可以變化，且對(duì)本發(fā)明不是關(guān)鍵的。例如，當(dāng)采用SOI襯底時(shí)溝槽的深度可以延伸到絕緣埋層10B的表面，當(dāng)采用SOI襯底時(shí)其也可以延伸而完全穿過(guò)絕緣埋層10B，或者當(dāng)采用SOI襯底時(shí)其可以延伸而僅僅穿過(guò)頂部半導(dǎo)體層10C的部分。場(chǎng)氧化物可以利用所謂的硅局部氧化工藝形成。注意，至少一個(gè)隔離區(qū)16提供了相鄰柵極區(qū)之間的隔離，當(dāng)相鄰柵極具有相反的導(dǎo)電性即nFET和pFET時(shí)典型地需要這種隔離。相鄰柵極區(qū)可以具有相同的導(dǎo)電性(即均為n或p型)，或者可選地它們可以具有不同的導(dǎo)電性(即一個(gè)為n型而另一個(gè)為p型)。后一情況示于本申請(qǐng)的附圖中。
在處理半導(dǎo)體襯底10之后，通過(guò)化學(xué)氧化在半導(dǎo)體襯底10的表面上可選擇地形成界面層(未示出)。利用本領(lǐng)域技術(shù)人員公知的常規(guī)濕法化學(xué)工藝技術(shù)形成該可選擇的界面層?？蛇x地，界面層可以通過(guò)熱氧化、氧氮化或通過(guò)氣相沉積形成。當(dāng)襯底10是含Si半導(dǎo)體時(shí)，界面層由通過(guò)濕法處理生長(zhǎng)的化學(xué)氧化物、或者熱生長(zhǎng)或沉積的氧化硅、氧氮化硅或氮化的氧化硅構(gòu)成。當(dāng)襯底10不是含Si半導(dǎo)體時(shí)，界面層可以包括半導(dǎo)體氧化物、半導(dǎo)體氧氮化物、或氮化的半導(dǎo)體氧化物，或者任何其它的界面電介質(zhì)例如具有半導(dǎo)體材料的具有低界面俘獲密度(trap density)的一種界面電介質(zhì)。
界面層的厚度典型地為約0.4至約1.2nm，其中約0.6至約1nm的厚度更典型。然而，在通常在COMS制造期間所需要的較高溫度下處理之后，該厚度可以不同。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，界面層是通過(guò)濕法化學(xué)氧化形成的厚度為約0.6至約1.0nm的氧化硅層。該濕法化學(xué)氧化的工藝步驟包括在65℃下用氫氧化銨、過(guò)氧化氫和水(以1∶1∶5的比率)的混合物處理清洗過(guò)的半導(dǎo)體表面(例如用HF最后處理的半導(dǎo)體表面)?？蛇x地，界面層也可以通過(guò)在其中臭氧濃度通常在百萬(wàn)分之2(ppm)至40ppm范圍內(nèi)但不限于該范圍的臭氧化的水溶液中處理用HF最后處理的半導(dǎo)體表面而形成。
接著，如圖1B所示，如果存在界面層，在界面層表面上，或者在半導(dǎo)體襯底10的表面上，通過(guò)沉積工藝?yán)缁瘜W(xué)氣相沉積(CVD)、等離子體輔助CVD、物理氣相沉積(PVD)、金屬有機(jī)化學(xué)氣相沉積(MOCVD)、原子層沉積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液沉積以及其它類似的沉積工藝，形成在本發(fā)明中用作nFET器件的柵極電介質(zhì)疊層的部分的第一高k電介質(zhì)18。應(yīng)注意，在本發(fā)明的該步驟中，在兩個(gè)器件區(qū)中均形成第一高k電介質(zhì)18。在一些實(shí)施例中，還可以在隔離區(qū)頂上形成第一高k電介質(zhì)18。第一高k電介質(zhì)18還可以利用上述工藝的任何組合形成。
本發(fā)明中采用的第一高k電介質(zhì)18是典型地與nFET器件一起使用的其介電常數(shù)大于約4.0，典型地大于7.0的任何介電材料。注意，二氧化硅具有約4.0的介電常數(shù)，因此，本發(fā)明預(yù)期其介電常數(shù)大于二氧化硅的介電常數(shù)的任何電介質(zhì)。第一高k電介質(zhì)18典型地是與nFET器件一起使用的金屬氧化物或混合的金屬氧化物。該高k電介質(zhì)的示例性實(shí)例包括但不限于TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、MgO、MgNO、Hf基電介質(zhì)(在此將在下面更詳細(xì)說(shuō)明)和包括其多層的組合。優(yōu)選地，第一高k電介質(zhì)18是Hf基電介質(zhì)。
術(shù)語(yǔ)“Hf基電介質(zhì)”在此旨在包括包含鉿Hf的任何高k電介質(zhì)。該Hf基電介質(zhì)的實(shí)例包括氧化鉿(HfO2)、硅酸鉿(HfSiOx)和氧氮化鉿硅(HfSiON)或它們的多層。在一些實(shí)施例中，Hf基電介質(zhì)包括HfO2和ZrO2或稀土氧化物例如La2O3的混合物。也可以采用MgO和MgNO。典型地，Hf基電介質(zhì)是氧化鉿或硅酸鉿。Hf基電介質(zhì)典型地具有大于約10.0的介電常數(shù)。
第一高k電介質(zhì)18的物理厚度可以變化，但典型地，第一高k電介質(zhì)18具有約0.5至約10nm的厚度，其中約0.5至約3nm的厚度更典型。
在本發(fā)明的一個(gè)實(shí)施例中，第一高k電介質(zhì)18是通過(guò)MOCVD形成的氧化鉿，其中采用流速為約70至約90mgm的鉿酸四丁酯(hafnium-tetrabutoxide)(Hf前體)和流速為約250至約350sccm的O2。采用在0.3至0.5乇的反應(yīng)室壓力和400至500℃的襯底溫度進(jìn)行氧化鉿的沉積。
在本發(fā)明的另一個(gè)實(shí)施例中，第一高k電介質(zhì)18是通過(guò)采用以下條件的MOCVD形成的硅酸鉿(i)前體鉿酸四丁酯流速為70至90mg/m，O2的流速為約25至約100sccm以及SiH4的流速為20至60sccm；(ii)反應(yīng)室壓力為0.3至0.5乇；以及(iii)襯底溫度為400至500℃。
接著，如圖1C所示，在nFET器件區(qū)12內(nèi)形成第一構(gòu)圖的阻擋掩模20。根據(jù)本發(fā)明，第一構(gòu)圖的阻擋掩模20包括阻擋掩模材料層20B和可顯影的ARC層(抗反射涂層)20A。阻擋掩模材料層20B包括有機(jī)光致抗蝕劑材料，可顯影的ARC層20A包括具有抗反射特性的有機(jī)涂層。第一構(gòu)圖的阻擋掩模20通過(guò)利用常規(guī)沉積工藝?yán)缧?、化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積、浸漬涂覆等沉積層20A然后沉積層20B而形成。然后在構(gòu)圖的均厚沉積層中采用光刻，在nFET器件區(qū)12內(nèi)形成第一構(gòu)圖的阻擋掩模20。光刻步驟包括將層曝光至輻照?qǐng)D形以及顯影曝光的層。
如圖1C所示，在pFET器件區(qū)14內(nèi)的第一高k電介質(zhì)18被暴露，而第一構(gòu)圖的阻擋掩模20保護(hù)在nFET器件區(qū)12內(nèi)的第一高k電介質(zhì)18。接著，利用濕法化學(xué)蝕刻工藝去除在pFET器件區(qū)14內(nèi)的暴露的第一高k電介質(zhì)18，以暴露半導(dǎo)體襯底10的表面。注意，在本發(fā)明的該步驟期間，在pFET器件區(qū)14內(nèi)的可選擇的界面層也典型地被去除。濕法化學(xué)蝕刻工藝包括使用在去除介電材料時(shí)具有選擇性的化學(xué)蝕刻劑。精確的化學(xué)蝕刻劑的選擇可以根據(jù)將要被去除的介電材料變化，并且其選擇可以由本領(lǐng)域技術(shù)人員確定。所形成得到的結(jié)構(gòu)示于例如圖1D中。
圖1E示出了在去除了第一構(gòu)圖的阻擋掩模20之后的結(jié)構(gòu)，該第一構(gòu)圖的阻擋掩模20用于保護(hù)存在于nFET器件區(qū)12內(nèi)的第一高k電介質(zhì)18。利用相對(duì)于高k層具有選擇性的且對(duì)于本領(lǐng)域技術(shù)人員公知的常規(guī)剝離工藝，去除第一構(gòu)圖的阻擋掩模20。注意，在本發(fā)明的此時(shí)，nFET器件區(qū)12包括第一高k電介質(zhì)18，而在pFET器件區(qū)14內(nèi)除了部分隔離區(qū)外，不存在電介質(zhì)和可選擇的界面層。
接著，在圖1E所示的結(jié)構(gòu)的整個(gè)表面內(nèi)，形成不同于第一高k電介質(zhì)18的第二高k電介質(zhì)22，提供例如圖1F中所示的結(jié)構(gòu)。根據(jù)本發(fā)明，第二高k電介質(zhì)22適于與pFET器件一起使用。可用作第二高k電介質(zhì)22的這種電介質(zhì)的示例性實(shí)例包括但不限于Al2O3、AlON、AlN以及其組合和多層。
第二高k電介質(zhì)22通過(guò)沉積工藝?yán)缁瘜W(xué)氣相沉積(CVD)、等離子體輔助CVD、物理氣相沉積(PVD)、金屬有機(jī)化學(xué)氣相沉積(MOCVD)、原子層沉積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液沉積以及包括其組合的其它類似的沉積工藝而形成。
第二高k電介質(zhì)22的物理厚度可以變化，但典型地，第二高k電介質(zhì)22具有約0.5至約10nm的厚度，其中約0.5至約3nm的厚度更典型。
接著，如圖1G所示，在結(jié)構(gòu)中形成保護(hù)存在于pFET器件區(qū)14內(nèi)的各種層的第二構(gòu)圖的阻擋掩模24。除了沒(méi)有采用ARC層以外，第二構(gòu)圖的阻擋掩模24與構(gòu)圖的阻擋掩模20基本上相同。因此，第二構(gòu)圖的阻擋掩模24由上述阻擋掩模材料中的一種構(gòu)成。如上所述處理第二構(gòu)圖的阻擋掩模24。在一些實(shí)施例中，附著層(未示出)存在于阻擋掩模材料與pFET器件區(qū)14內(nèi)的第二高k電介質(zhì)的表面部分之間。附著層的實(shí)例是烷氧基硅烷，例如六甲基二硅烷(HMDS)。
在提供了保護(hù)pFET器件區(qū)14內(nèi)的各種層的第二構(gòu)圖的阻擋掩模24之后，利用從nFET器件區(qū)12選擇性去除該介電材料的濕法化學(xué)蝕刻工藝，去除存在于nFET器件區(qū)12內(nèi)的暴露的第二高k電介質(zhì)22。精確的化學(xué)蝕刻劑的選擇可以根據(jù)將要被去除的介電材料變化，并且其選擇可以由本領(lǐng)域技術(shù)人員確定。在從nFET器件區(qū)12內(nèi)去除了第二高k電介質(zhì)22之后所形成得到的結(jié)構(gòu)示于例如圖1H中。
圖1I示出了利用常規(guī)剝離工藝從圖1H中所示的結(jié)構(gòu)去除了第二構(gòu)圖的阻擋掩模24之后形成的結(jié)構(gòu)。
接著，如圖1J所示，然后在nFET器件區(qū)12內(nèi)的第一高k電介質(zhì)18和在pFET器件區(qū)14內(nèi)的第二高k電介質(zhì)22的暴露表面上以及隔離區(qū)16頂上，形成包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層26。包含堿土金屬的材料包括具有分子式MxAy的化合物，其中M是堿土金屬(Be、Mg、Ca、Sr、和/或Ba)，A是O、S或鹵化物中的一種，x是1或2，以及y是1、2或3。應(yīng)注意，本發(fā)明預(yù)期的包含堿土金屬的化合物包括堿土金屬的混合物和/或陰離子例如-OCl-2的混合物?？捎糜诒景l(fā)明中的包含堿土金屬的化合物的實(shí)例包括但不限于MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2和BaI2。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，包含堿土金屬的化合物包括Mg。MgO是用于本發(fā)明中的高度優(yōu)選的包含堿土金屬的材料。
利用常規(guī)沉積工藝，包括例如從靶的濺射、在氧等離子體條件下的堿土金屬的反應(yīng)濺射、電鍍、蒸發(fā)、分子束沉積、MOCVD、ALD、PVD以及其它類似的沉積工藝，形成包含堿土金屬的材料。包含堿土金屬的材料典型地具有約0.1nm至約3.0nm的沉積厚度，其中約0.3nm至約1.6nm的厚度最典型。
當(dāng)包含稀土金屬的層用作層26時(shí)，包含稀土金屬的層包括選自元素周期表的IIIB族的至少一種元素的氧化物或氮化物，這些元素包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu或其混合物。優(yōu)選地，包含稀土金屬的層包括La、Ce、Y、Sm、Er和/或Tb的氧化物，其中La2O3或LaN更優(yōu)選。
利用常規(guī)沉積工藝，包括例如蒸發(fā)、分子束沉積、MOCVD、ALD、PVP以及其它類似的沉積工藝，形成包含稀土金屬的層。在本發(fā)明的一個(gè)實(shí)施例中，通過(guò)將該結(jié)構(gòu)置于分子束沉積反應(yīng)室的預(yù)真空鎖(load-lock)中，隨后將該反應(yīng)室抽真空至10-5至10-8乇的范圍，形成包含稀土金屬的層。在這些步驟后，在不破壞真空度的條件下，將該結(jié)構(gòu)插入這樣的生長(zhǎng)室，其中通過(guò)將稀土金屬與氧或氮的原子/分子束引導(dǎo)到該結(jié)構(gòu)的表面上，沉積包含稀土金屬的層，例如氧化鑭。具體地說(shuō)，因?yàn)樯L(zhǎng)室的低壓力，釋放的原子/分子物類是束狀的，且在到達(dá)該結(jié)構(gòu)之前沒(méi)有分散。采用約300℃的襯底溫度。在沉積La2O3的情況下，La蒸發(fā)單元保持在1400℃至1700℃的溫度范圍內(nèi)，并采用1至3sccm的分子氧流速?？蛇x地，還可以采用原子或受激氧，其可以通過(guò)使氧氣穿過(guò)在50至600瓦特的范圍內(nèi)激發(fā)的射頻源而產(chǎn)生。在沉積期間，反應(yīng)室內(nèi)的壓力可以在1×10-5至8×10-5乇的范圍內(nèi)，并且氧化鑭的生長(zhǎng)速率可以在每分鐘0.1至2nm的范圍內(nèi)，更典型地在每分鐘0.5至1.5nm的范圍內(nèi)。
包含稀土金屬的層典型地具有約0.1nm至約3.0nm的厚度，更典型地具有約0.3nm至約1.6nm的厚度。
接著，如圖1K所示，在結(jié)構(gòu)中形成保護(hù)存在于nFET器件區(qū)12內(nèi)的各種層的第三構(gòu)圖的阻擋掩模28。第三構(gòu)圖的阻擋掩模28與第二構(gòu)圖的阻擋掩模24相同。在一些實(shí)施例中，附著層(未示出)存在于阻擋掩模材料與nFET器件區(qū)12內(nèi)的第一高k電介質(zhì)18的表面部分之間。附著層的實(shí)例是烷氧基硅烷，例如六甲基二硅烷(HMDS)。
圖1L示出了在利用選擇性去除pFET器件區(qū)14內(nèi)的材料26的暴露部分的蝕刻工藝從pFET器件區(qū)14內(nèi)去除了層26之后形成的結(jié)構(gòu)。應(yīng)注意，在nFET器件區(qū)12內(nèi)包含堿土金屬和包含稀土金屬的層26的存在導(dǎo)致不包括凈負(fù)電荷的電介質(zhì)疊層(層18和26的組合)。pFET器件區(qū)14內(nèi)的電介質(zhì)疊層不具有凈正電荷。
圖1M示出了在利用常規(guī)剝離工藝去除了nFET器件區(qū)12內(nèi)的第三構(gòu)圖的阻擋掩模之后的結(jié)構(gòu)。應(yīng)注意，在上述處理步驟中，第一和第二電介質(zhì)疊層的形成可以與以上具體說(shuō)明和示出的相反。
接著，如圖1N所示，利用常規(guī)沉積工藝在圖1M中示出的結(jié)構(gòu)的所有暴露表面上形成第一金屬30。可用于形成第一金屬30的常規(guī)沉積的實(shí)例包括但不限于CVD、PVD、ALD、濺射或蒸發(fā)。第一金屬30包括能夠傳導(dǎo)電子的金屬材料。具體地說(shuō)，第一金屬層30是金屬氮化物或金屬硅氮化物。第一金屬30可包括選自元素周期表的IVB或VB族的金屬。因此，第一金屬30可包括Ti、Zr、Hf、V、Nb、或Ta，高度優(yōu)選Ti或Ta。通過(guò)實(shí)例，第一金屬30優(yōu)選包括TiN或TaN。
第一金屬30的物理厚度可以變化，但典型地，第一金屬30的厚度為約0.5至約200nm，更典型地為約5至約80nm。
在本發(fā)明的一個(gè)實(shí)施例中，第一金屬30是TiN，該TiN通過(guò)由保持在1550℃至1900℃，典型地在1600℃至1750℃的范圍內(nèi)的溢出(effusion)單元蒸發(fā)Ti，并采用穿過(guò)遠(yuǎn)射頻源的氮的原子/受激束沉積而成。襯底溫度可在300℃左右，以及氮流速可在0.5sccm至3.0sccm。這些范圍是示例性的，決不限制本發(fā)明。氮流速取決于沉積室的特性，尤其取決于對(duì)沉積室的泵浦速率。TiN還可以以例如化學(xué)氣相沉積或?yàn)R射的其它方式沉積，且沉積技術(shù)不關(guān)鍵。
如圖1N所示，結(jié)構(gòu)包括半導(dǎo)體襯底10，該半導(dǎo)體襯底10包括被隔離區(qū)16分隔的至少一個(gè)nFET器件區(qū)12和至少一個(gè)pFET器件區(qū)14。其凈介電常數(shù)大于二氧化硅的第一柵極電介質(zhì)疊層(18和26的組合)位于半導(dǎo)體襯底10的表面上且在所述至少一個(gè)nFET器件區(qū)12內(nèi)，而其介電常數(shù)大于二氧化硅的(由電介質(zhì)22限定的)第二柵極電介質(zhì)疊層位于半導(dǎo)體襯底10的表面上且在所述至少一個(gè)pFET器件區(qū)14內(nèi)。根據(jù)本發(fā)明，(由層18和26限定的)第一柵極電介質(zhì)疊層不同于(由電介質(zhì)22限定的)第二柵極電介質(zhì)疊層，且第一柵極電介質(zhì)疊層不包含凈負(fù)電荷，而第二柵極電介質(zhì)疊層不包含凈正電荷。圖1N所示的結(jié)構(gòu)還包括位于第一柵極電介質(zhì)疊層和第二柵極電介質(zhì)疊層上的第一金屬30。根據(jù)本發(fā)明，第一柵極電介質(zhì)疊層包括第一高k電介質(zhì)18和包含堿土金屬的層或包含稀土金屬的層26，而第二高k柵極電介質(zhì)疊層包括第二高k電介質(zhì)22。在一些實(shí)施例中，界面層可存在于兩種電介質(zhì)疊層中或僅存在于nFET器件區(qū)12中的柵極電介質(zhì)疊層中。
在形成第一金屬30之后，在第一金屬30的頂上形成柵電極32。具體地說(shuō)，利用已知的沉積工藝，例如物理氣相沉積、CVD或蒸發(fā)，在第一金屬30上形成導(dǎo)電材料的均厚層。用作柵電極32的導(dǎo)電材料包括但不限于單晶、多晶或非晶形式的含Si材料例如Si或SiGe合金層。柵電極32也可以是導(dǎo)電金屬或?qū)щ娊饘俸辖?。在此也預(yù)期上述導(dǎo)電材料的組合。含Si材料優(yōu)選作為柵電極(或?qū)w)32，更優(yōu)選多晶Si。除了上述導(dǎo)電材料外，本發(fā)明還預(yù)期其中導(dǎo)體被完全硅化的實(shí)例，或者包括硅化物和Si或SiGe的組合的疊層。硅化物利用對(duì)于本領(lǐng)域技術(shù)人員公知的常規(guī)硅化工藝制成。完全硅化的柵極可以利用常規(guī)置換(replacement)柵極工藝形成；其細(xì)節(jié)對(duì)于本發(fā)明的實(shí)施不關(guān)鍵。柵電極32的均厚層材料可以是摻雜的或未摻雜的。如果是摻雜的，其可以采用原位摻雜沉積工藝形成?？蛇x地，摻雜的柵極導(dǎo)體可以通過(guò)沉積、離子注入和退火形成。離子注入和退火可以發(fā)生在隨后的構(gòu)圖材料疊層的蝕刻步驟之前或之后。柵電極32的摻雜將改變形成的柵極導(dǎo)體的功函數(shù)。nFET的摻雜劑離子的示例性實(shí)例包括選自元素周期表的VA族的元素，而當(dāng)形成pFET時(shí)可以采用IIIA族元素。在本發(fā)明的此時(shí)沉積的柵電極32的厚度，即高度，可以根據(jù)采用的沉積工藝而變化。典型地，柵電極32具有約20至約180nm的垂直厚度，其中約40至約150nm的厚度更典型。
接著，通過(guò)光刻和蝕刻上述材料層，形成柵極疊層。在柵極疊層形成后所形成得到的結(jié)構(gòu)示于例如圖2中。
在構(gòu)圖材料疊層之后，典型地但不總是在每個(gè)構(gòu)圖的材料疊層的暴露側(cè)壁上形成至少一個(gè)隔離物(spacer)(未示出)。所述至少一個(gè)隔離物由絕緣體例如氧化物、氮化物、氧氮化物和/或它們的任何組合構(gòu)成。所述至少一個(gè)隔離物通過(guò)沉積和蝕刻形成。
所述至少一個(gè)隔離物的寬度必須足夠?qū)挘员?隨后將形成的)源極和漏極硅化物接觸不侵入構(gòu)圖的材料疊層的邊緣下面。典型地，當(dāng)所述至少一個(gè)隔離物在底部所測(cè)的寬度為約20至約80nm時(shí)，源極/漏極硅化物不會(huì)侵入構(gòu)圖的材料疊層的邊緣下面。
通過(guò)對(duì)其進(jìn)行熱氧化、氮化或氧氮化工藝，在本發(fā)明的此時(shí)也可以鈍化構(gòu)圖的材料疊層。鈍化步驟形成了使材料疊層周圍的材料鈍化的薄層。該步驟可以被先前的隔離物形成步驟替代使用或與其結(jié)合使用。當(dāng)與隔離物形成步驟一起使用時(shí)，在材料疊層鈍化工藝之后進(jìn)行隔離物形成。
然后在襯底中形成源極/漏極擴(kuò)散區(qū)(未示出)。源極/漏極擴(kuò)散區(qū)是利用離子注入和退火步驟形成的。退火步驟用于激活通過(guò)先前的注入步驟注入的摻雜劑。本領(lǐng)域的技術(shù)人員公知離子注入和退火的條件。源極/漏極擴(kuò)散區(qū)還可以包括延伸注入?yún)^(qū)，其是在源極/漏極注入之前采用具有常規(guī)延伸注入形成的。延伸注入后可以進(jìn)行激活退火，或者可選地，在延伸注入及源極/漏極注入期間注入的摻雜劑可以采用相同的激活退火周期而被激活。這里也預(yù)期暈圈(Halo)注入。
在一些情況下，可以隨后進(jìn)行氣體退火(5-10％的氫)，該氣體退火在500℃至550℃下進(jìn)行，用于界面層/半導(dǎo)體襯底界面態(tài)鈍化。
可以利用本領(lǐng)域技術(shù)人員公知的處理步驟，形成進(jìn)一步的CMOS處理，例如形成硅化物接觸(源極/漏極和柵極)以及形成具有金屬互連的BEOL(后段制程)互連級(jí)。
圖3和4示出了本發(fā)明的其它實(shí)施例，其中功函數(shù)限定金屬34存在于第一金屬30與柵電極32之間的器件區(qū)中的一個(gè)內(nèi)。通過(guò)“功函數(shù)限定金屬”，其表示可用于調(diào)整或設(shè)定柵極疊層的功函數(shù)的金屬層。對(duì)于n型功函數(shù)，功函數(shù)限定金屬34包括選自元素周期表的IIIB、IVB或VB族的至少一種元素(元素的命名法是基于CAS版本)。這里也預(yù)期在鑭系內(nèi)的元素(例如La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu)。可用于對(duì)導(dǎo)電電極提供n型功函數(shù)的金屬的示例性實(shí)例包括但不限于Sc、Y、La、Zr、Hf、V、Nb、Ta、Ti以及選自鑭系的元素。優(yōu)選地，用于提供n型功函數(shù)偏移的功函數(shù)限定金屬是選自鑭族的元素中的一種。對(duì)于p型功函數(shù)，功函數(shù)限定金屬34包括選自元素周期表的VIB、VIIB或VIII族的至少一種元素(元素的命名法是基于CAS版本)?？捎糜趯?duì)導(dǎo)電電極提供p型功函數(shù)的金屬的示例性實(shí)例包括但不限于Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。優(yōu)選地，用于提供p型功函數(shù)偏移的功函數(shù)限定金屬34是Re、Ru或Pt中的一種。
通過(guò)常規(guī)沉積工藝?yán)缁瘜W(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積、濺射、鍍敷、化學(xué)溶液沉積等形成功函數(shù)限定金屬34。然后通過(guò)光刻構(gòu)圖功函數(shù)限定金屬34，并采用蝕刻以從器件區(qū)中的一者中去除功函數(shù)限定金屬34，提供圖3或4所示的結(jié)構(gòu)。功函數(shù)限定金屬34典型地具有約2至約80nm的厚度，其中約10nm的厚度更典型。
當(dāng)在每個(gè)器件區(qū)域內(nèi)形成柵極疊層區(qū)、隔離物等時(shí)，可以如上所述處理圖3和4中示出的結(jié)構(gòu)。
現(xiàn)在參考圖5A-5L，其示出了其中nFET器件區(qū)12包括金屬/金屬柵極疊層的本發(fā)明的工藝流程。雖然示出了該具體處理流程，可以對(duì)其進(jìn)行改變以在pFET器件區(qū)14內(nèi)形成金屬/金屬柵極疊層。
圖5A示出了用于本發(fā)明的初始結(jié)構(gòu)。應(yīng)注意，初始結(jié)構(gòu)5A包括與關(guān)于圖1A的上述部件相同的部件。也就是說(shuō)，示于圖5A的初始結(jié)構(gòu)包括半導(dǎo)體襯底10，該半導(dǎo)體襯底10包括被隔離區(qū)16分隔的至少一個(gè)nFET器件區(qū)12和至少一個(gè)pFET器件區(qū)14。如上所述，半導(dǎo)體襯底10可以包括體半導(dǎo)體(未具體示出)或絕緣體上半導(dǎo)體(如圖所示)，該絕緣體上半導(dǎo)體包括頂部半導(dǎo)體層10C、絕緣埋層10B和底部半導(dǎo)體層10A。
雖然未示出，但在本發(fā)明的此時(shí)初始結(jié)構(gòu)可以可選擇地包括在圖5A中示出的半導(dǎo)體襯底10的表面上的界面層。在本發(fā)明的一些實(shí)施例中，該結(jié)構(gòu)可以可選地包括厚的犧牲SiO2(約3至約10nm)，其用于在高k電介質(zhì)去除工藝期間保護(hù)器件溝道區(qū)中的一者或兩者。該犧牲SiO2層可以通過(guò)對(duì)下伏的器件溝道區(qū)具有選擇性的合適蝕刻化學(xué)緊接在形成高k材料之前被去除。
接著，在圖5A所示的初始結(jié)構(gòu)的表面上形成第一高k電介質(zhì)(如上所述)，隨后形成包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層(如上所述)以及第一金屬30(如上所述)。在這些附圖中，參考標(biāo)號(hào)18’用于描述第一高k電介質(zhì)和包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層。在圖5B中示出了包括第一高k電介質(zhì)和包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層18’和第一金屬30的疊層的結(jié)構(gòu)。
接著，如圖5C所示，形成保護(hù)nFET器件區(qū)12的構(gòu)圖的第一阻擋掩模50，而使pFET器件區(qū)14內(nèi)的材料疊層暴露。第一構(gòu)圖的阻擋掩模50包括常規(guī)抗蝕劑材料，其可以可選擇地包括ARC涂層并通過(guò)本領(lǐng)域公知的包括沉積和光刻的常規(guī)技術(shù)形成。
在保護(hù)器件區(qū)中的一者后，然后去除襯底10頂上的材料疊層，提供例如圖5D所示的結(jié)構(gòu)。典型地，圖5D示出了在從pFET器件區(qū)14去除了第一金屬30和包含堿土金屬的材料或包含稀土金屬(類稀土)的材料的層以及第一高k電介質(zhì)的電介質(zhì)疊層18’之后形成的結(jié)構(gòu)。根據(jù)本發(fā)明，一種或多種蝕刻(干法、濕法或所述蝕刻技術(shù)的任何組合)可用于去除pFET器件區(qū)14中的襯底10頂上的材料疊層。在一個(gè)實(shí)施例中，將干法蝕刻工藝用于從pFET器件區(qū)14去除第一金屬30，以及將相同或不同的干法蝕刻用于從pFET器件區(qū)14去除電介質(zhì)疊層18’。
在提供了其中從器件區(qū)中的一者去除了材料疊層的結(jié)構(gòu)之后，利用本領(lǐng)域公知的常規(guī)剝離工藝從結(jié)構(gòu)去除第一構(gòu)圖的阻擋掩模50。圖5E示出了一種這樣的結(jié)構(gòu)，該結(jié)構(gòu)在從其剝離了第一構(gòu)圖的阻擋掩模50之后形成。在本發(fā)明的此時(shí)，可以可選擇地形成界面層(未示出)。
接著，如圖5F所示，形成第二高k電介質(zhì)22(如上所述)。圖5G示出了在pFET器件區(qū)中第二構(gòu)圖的阻擋掩模24(如上所述)的形成。應(yīng)注意，示于圖5G中的該結(jié)構(gòu)表示一個(gè)實(shí)施例，且第二構(gòu)圖的阻擋掩?？梢孕纬稍趎FET器件區(qū)中，而不是所示出的pFET器件中。在所示出的具體實(shí)施例中，使nFET器件區(qū)12內(nèi)的第二高k電介質(zhì)層22暴露。
在希望的器件區(qū)內(nèi)形成第二構(gòu)圖的阻擋掩模24之后，利用選擇性蝕刻工藝去除第二高k電介質(zhì)22的暴露部分，該選擇性蝕刻工藝包括能夠去除層22的蝕刻劑，在第一金屬30上停止。示例的實(shí)施例的所得到的結(jié)構(gòu)示于圖5H中。
圖5I示出了利用本領(lǐng)域技術(shù)人員公知的常規(guī)剝離工藝從結(jié)構(gòu)中去除了第二構(gòu)圖的阻擋掩模24之后的結(jié)構(gòu)。然后利用形成第一金屬30的上述技術(shù)，形成可包括與第一金屬30相同或不同的金屬的第二金屬52(參見(jiàn)例如圖5J示出的結(jié)構(gòu))。在一個(gè)實(shí)施例中，第一和第二金屬(層30和52)由TiN構(gòu)成。
圖5K示出了在第二金屬52的頂上形成柵電極32(如上所述)之后的結(jié)構(gòu)，以及圖5L示出了在構(gòu)圖每個(gè)器件區(qū)內(nèi)的材料層之后的結(jié)構(gòu)。在所示例的具體實(shí)施例中，nFET器件區(qū)內(nèi)的柵極疊層包括柵極疊層18’、第一金屬30、第二金屬52以及柵電極32，而pFET器件區(qū)14內(nèi)的柵極疊層包括第二高k電介質(zhì)22、第二金屬52以及柵電極32。在一些實(shí)施例中，nFET器件區(qū)中的柵極疊層可包括柵極疊層18’、第二金屬52以及柵電極32，而pFET器件區(qū)14中的柵極疊層可包括第二高k電介質(zhì)22、第一金屬30、第二金屬52以及柵電極32。該實(shí)施例通過(guò)改變圖5C所示的阻擋掩模以使其保護(hù)pFET器件區(qū)14而不是nFET器件區(qū)12來(lái)得以實(shí)現(xiàn)。還可以對(duì)圖5L所示的結(jié)構(gòu)進(jìn)行如上所述的進(jìn)一步的器件處理。應(yīng)注意，如上所述設(shè)計(jì)柵極疊層。
雖然關(guān)于其優(yōu)選實(shí)施例具體示出和說(shuō)明了本發(fā)明，本領(lǐng)域的技術(shù)人員將理解，只要不脫離本發(fā)明的精神和范圍，可以在形式和細(xì)節(jié)上進(jìn)行前述和其它改變。因此，本發(fā)明旨在不限于所述和所示的具體形式和細(xì)節(jié)，但應(yīng)落入所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔；第一柵極電介質(zhì)疊層，其具有大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)nFET器件區(qū)內(nèi)；第二柵極電介質(zhì)疊層，其具有大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)pFET器件區(qū)內(nèi)，其中所述第一柵極電介質(zhì)疊層不同于所述第二柵極電介質(zhì)疊層，以及其中所述第一柵極電介質(zhì)疊層不包含凈負(fù)電荷，而所述第二柵極電介質(zhì)疊層不包含凈正電荷；以及單一金屬層，位于所述第一柵極電介質(zhì)疊層和所述第二柵極電介質(zhì)疊層上。
2.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述第一柵極電介質(zhì)疊層包括第一高k電介質(zhì)材料和包含堿土金屬的材料或包含稀土金屬的材料。
3.根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu)，其中所述第一柵極電介質(zhì)疊層包括選自HfO2、HfSiOx、氧氮化鉿硅和它們的多層的Hf基電介質(zhì)。
4.根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu)，其中所述包含堿土金屬的材料具有分子式MxAy，其中M是堿土金屬，A是O、S或鹵化物中的一種，x是1或2，以及y是1、2或3。
5.根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu)，其中所述包含稀土金屬的材料包括選自元素周期表的IIIB族的至少一種元素的氧化物或氮化物。
6.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述第二柵極電介質(zhì)疊層包括Al2O3或AlN。
7.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述單一金屬層包括金屬氮化物或金屬硅氮化物，其中所述金屬選自元素周期表的IVB或VB族。
8.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，還包括在所述器件區(qū)中的一者中的所述單一金屬層頂上的第二金屬層以及在所述第二金屬層和所述單一金屬層兩者的頂上的柵電極。
9.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，還包括在所述單一金屬層頂上的柵電極。
10.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，還包括在所述至少一個(gè)nFET器件區(qū)或所述至少一個(gè)pFET器件區(qū)中的所述單一金屬層頂上的功函數(shù)限定金屬，在所述至少一個(gè)nFET器件區(qū)內(nèi)的所述功函數(shù)限定金屬包括選自元素周期表的IIIB、IVB、VB族或鑭系的至少一種元素，以及在所述至少一個(gè)pFET器件區(qū)內(nèi)的所述功函數(shù)限定金屬包括選自元素周期表的VIB、VIIB或VIII族的至少一種元素。
11.根據(jù)權(quán)利要求10的半導(dǎo)體結(jié)構(gòu)，還包括在所述單一金屬層頂上和所述功函數(shù)限定金屬頂上的柵電極。
12.一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔；在所述至少一個(gè)nFET器件區(qū)內(nèi)的至少一個(gè)柵極疊層，其從底到頂包括界面層、HfO2/MgO或HfO2/La2O3柵極電介質(zhì)疊層、TiN和多晶Si；以及在所述至少一個(gè)pFET器件區(qū)內(nèi)的至少一個(gè)柵極疊層，其從底到頂包括界面層、Al2O3或AlN柵極電介質(zhì)疊層、TiN和多晶Si。
13.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括以下步驟提供包括半導(dǎo)體襯底的結(jié)構(gòu)，所述半導(dǎo)體襯底包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔，且所述至少一個(gè)nFET器件區(qū)包括位于所述襯底的表面上的第一柵極電介質(zhì)疊層，所述第一柵極電介質(zhì)疊層具有大于二氧化硅的凈介電常數(shù)，而所述至少一個(gè)pFET器件區(qū)具有位于所述襯底的表面上的第二柵極電介質(zhì)疊層，所述第二柵極電介質(zhì)疊層具有大于二氧化硅的凈介電常數(shù)，所述第一柵極電介質(zhì)疊層不同于所述第二柵極電介質(zhì)疊層，以及所述第一柵極電介質(zhì)疊層不包含凈負(fù)電荷，而所述第二柵極電介質(zhì)疊層不包含凈正電荷；以及在所述第一和第二柵極電介質(zhì)疊層上形成單一金屬層。
14.根據(jù)權(quán)利要求13的方法，其中所述第一柵極電介質(zhì)疊層包括第一高k電介質(zhì)材料和包含堿土金屬的材料或包含稀土金屬的材料。
15.根據(jù)權(quán)利要求13的方法，其中所述包含堿土金屬的材料具有分子式MxAy，其中M是堿土金屬，A是O、S或鹵化物中的一種，x是1或2，以及y是1、2或3。
16.根據(jù)權(quán)利要求13的方法，其中所述包含稀土金屬的材料包括選自元素周期表的IIIB族的至少一種元素的氧化物或氮化物。
17.根據(jù)權(quán)利要求13的方法，其中所述第二柵極電介質(zhì)疊層包括Al2O3或AlN。
18.根據(jù)權(quán)利要求13的方法，其中所述單一金屬層包括金屬氮化物或金屬硅氮化物，其中所述金屬選自元素周期表的IVB或VB族。
19.根據(jù)權(quán)利要求13的方法，還包括在所述器件區(qū)的一者中的所述單一金屬層的頂上選擇性地形成第二金屬層。
20.根據(jù)權(quán)利要求13的方法，還包括在所述至少一個(gè)nFET器件區(qū)或所述至少一個(gè)pFET器件區(qū)中的所述單一金屬層頂上形成功函數(shù)限定金屬，在所述至少一個(gè)nFET器件區(qū)內(nèi)的所述功函數(shù)限定金屬包括選自元素周期表的IIIB、IVB、VB族或鑭系的至少一種元素，以及在所述至少一個(gè)pFET器件區(qū)內(nèi)的所述功函數(shù)限定金屬包括選自元素周期表的VIB、VIIB或VIII族的至少一種元素。
21.一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述器件區(qū)被隔離區(qū)分隔；第一柵極電介質(zhì)疊層，其具有大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)nFET器件區(qū)內(nèi)；第二柵極電介質(zhì)疊層，其具有大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)pFET器件區(qū)內(nèi)，其中所述第一柵極電介質(zhì)疊層不同于所述第二柵極電介質(zhì)疊層，以及其中所述第一柵極電介質(zhì)疊層不包含凈負(fù)電荷，而所述第二柵極電介質(zhì)疊層不包含凈正電荷；第一金屬層，位于所述第一柵極電介質(zhì)疊層和所述第二柵極電介質(zhì)疊層上；以及至少一個(gè)第二金屬層，與所述第一金屬層相同或不同，位于所述器件區(qū)的一者中的所述第一金屬層上。
22.根據(jù)權(quán)利要求21的半導(dǎo)體結(jié)構(gòu)，其中所述第二金屬層是功函數(shù)限定金屬。
全文摘要
提供了一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)，其包括位于半導(dǎo)體襯底的表面上的至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)。根據(jù)本發(fā)明，所述nFET和pFET均包括至少單一柵極金屬，且所述nFET柵極疊層被設(shè)計(jì)為具有沒(méi)有凈負(fù)電荷的柵極電介質(zhì)疊層，而所述pFET柵極疊層被設(shè)計(jì)為具有沒(méi)有凈正電荷的柵極電介質(zhì)疊層。具體地說(shuō)，本發(fā)明提供一種CMOS結(jié)構(gòu)，其中nFET柵極疊層被設(shè)計(jì)為包括帶邊功函數(shù)，而pFET柵極疊層被設(shè)計(jì)為具有1/4間隙功函數(shù)。在本發(fā)明的一個(gè)實(shí)施例中，所述第一柵極電介質(zhì)疊層包括第一高k電介質(zhì)和包含堿土金屬的層或包含稀土金屬的層，而所述第二高k柵極電介質(zhì)疊層包括第二高k電介質(zhì)。
文檔編號(hào)H01L21/336GK1992273SQ200610146589
公開(kāi)日2007年7月4日 申請(qǐng)日期2006年11月15日 優(yōu)先權(quán)日2005年12月28日
發(fā)明者B·B·多里斯, V·K·帕魯許里, B·P·林德?tīng)? V·納拉亞南, Y-H·金 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司