專利名稱：具有電荷捕獲存儲單元的半導(dǎo)體存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電可寫和可擦的非易失閃存的領(lǐng)域。其尤其講述了一種具有電荷捕獲單元的非易失存儲器，所述電荷捕獲單元包括尤其適用于虛接地NOR存儲單元結(jié)構(gòu)的捕獲電介質(zhì)。
背景技術(shù)：
電荷捕獲半導(dǎo)體存儲器典型地具有按照列和行排列的電荷捕獲存儲單元的陣列，其中每個存儲單元被構(gòu)造為包括有柵極電介質(zhì)的晶體管，所述柵極電介質(zhì)典型地由夾在兩個邊界層之間的電荷捕獲存儲層組成。通常，存儲層材料比邊界層材料具有更小的能量帶隙和更大的陷阱密度，使得在存儲層中被捕獲的載荷子保持局部化。典型地，氮化物被用作存儲層材料，而氧化物被用作邊界層材料。根據(jù)實(shí)際的結(jié)構(gòu)，載荷子可以利用溝道熱電子(CHE)或Fowler-Nordheim隧穿從溝道區(qū)被轉(zhuǎn)移到存儲層。擦除一個電荷捕獲存儲單元可以通過注入熱空孔或通過Fowler-Nordheim隧穿來實(shí)現(xiàn)。
在典型的共源存儲單元結(jié)構(gòu)中，導(dǎo)電源線連接一個列的源區(qū)，與源線平行排列的導(dǎo)電字線連接一個列的柵電極，并用于選擇單個的存儲單元。導(dǎo)電位線被安排在與之正交對準(zhǔn)的所述字線和源線的上方，并與漏區(qū)保持電接觸。與之不同的是，在典型的虛接地結(jié)構(gòu)中，位線與源區(qū)及漏區(qū)都保持電接觸，其中每兩個相鄰的位線被用于編程和檢測一個存儲單元。
文獻(xiàn)DE 10258194A1講述過一種半導(dǎo)體存儲器，其具有虛接地結(jié)構(gòu)的電荷捕獲存儲單元，其中流過溝道區(qū)的電流方向與字線垂直，并且位線被排列在與之隔離的字線上方。局部互連(跳線連接)被設(shè)置在與之絕緣的、被連接到位線上的字線之間。就存儲晶體管的連續(xù)編號而言，位于字線一側(cè)的這些局部互連分別將偶數(shù)編號的存儲晶體管的源/漏區(qū)導(dǎo)電地連接到連續(xù)奇數(shù)編號的存儲晶體管的源/漏區(qū)，并且在該字線的相對側(cè)，這些局部互連分別將奇數(shù)編號的存儲晶體管的源/漏區(qū)導(dǎo)電地連接到連續(xù)偶數(shù)編號的存儲晶體管的源/漏區(qū)。而且，字線可以與字線條接觸以降低其電阻率。
上述文獻(xiàn)DE 10258194A1的電荷捕獲存儲單元是以平面結(jié)構(gòu)被結(jié)構(gòu)化的，但在存儲單元的進(jìn)一步按比例縮小方面可能出現(xiàn)嚴(yán)重問題。更具體地說，按比例縮小存儲單元將導(dǎo)致溝道區(qū)越來越短的長度、也即在源/漏區(qū)之間的區(qū)域間距，從而更可能導(dǎo)致存儲單元的擊穿。另外，使用實(shí)質(zhì)上在存儲單元存儲層的漏極側(cè)和源極側(cè)上需要局部化的電荷分布的多位存儲模式的存儲單元可能會導(dǎo)致電荷分布的不利疊加，從而阻止邏輯態(tài)的明顯區(qū)分。

發(fā)明內(nèi)容
本發(fā)明提供一種具有電荷捕獲單元的存儲器和制造具有電荷捕獲單元的存儲器的方法。在一種實(shí)施例中，具有電荷捕獲存儲單元的存儲器包括一個襯底、多個導(dǎo)電字線以及多個存儲單元。所述存儲單元包括多個淺槽隔離、由所述淺槽隔離所限定的多個源/漏區(qū)、由字線的相應(yīng)部分構(gòu)成且與相鄰源/漏區(qū)之間的襯底相對以形成多個溝道區(qū)的多個柵電極，其中所述柵電極通過捕獲電介質(zhì)與所述源/漏區(qū)隔離。所述柵電極被布置在至少部分地形成在所述襯底內(nèi)的槽中。


附圖被引入來對本發(fā)明提供進(jìn)一步的理解，并被引入和構(gòu)成本說明書的一部分。該附圖示出了本發(fā)明的實(shí)施例，并與說明一起用于解釋本發(fā)明的原理。本發(fā)明的其它實(shí)施例和本發(fā)明許多預(yù)定的優(yōu)點(diǎn)將容易被理解，因?yàn)閰⒖枷旅娴脑敿?xì)說明能更好地理解它們。附圖的元件沒有必要相互定比例。類似的參考數(shù)字表示相似的部件。
圖1簡要地示出了存儲器字線和位線的實(shí)施例。
圖2用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的中間產(chǎn)品的詳細(xì)實(shí)施例。
圖3A和3B用如圖2的A、B線所示的沿著要被制造的字線的橫截面示出了圖2的中間產(chǎn)品的詳細(xì)實(shí)施例。
圖4用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖5用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖6用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的用于構(gòu)造掩模層的第一變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖7用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的用于構(gòu)造掩模層的第一變型方案的另一中間產(chǎn)品的詳細(xì)圖8用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的用于構(gòu)造掩模層的第二變型方案的另一中間產(chǎn)品的詳細(xì)圖9用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的用于構(gòu)造掩模層的第二變型方案的另一中間產(chǎn)品的詳細(xì)圖10用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了根據(jù)制造方法的用于構(gòu)造掩模層的第一變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖11用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了根據(jù)制造方法的用于構(gòu)造掩模層的第一變型方案的、按照淀積柵極導(dǎo)電材料的第一變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖12用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了根據(jù)制造方法的用于構(gòu)造掩模層的第一變型方案的、按照淀積柵極導(dǎo)電材料的第二變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖13示出了根據(jù)圖12的第二變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖14示出了根據(jù)圖13的第二變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖15示出了根據(jù)圖14的第二變型方案的另一中間產(chǎn)品的詳細(xì)實(shí)施例。
圖16示出了根據(jù)圖11所示的用于淀積柵極導(dǎo)電材料的第一變型方案的另一中間產(chǎn)品的詳細(xì)透視圖實(shí)施例。
圖17示出了根據(jù)圖16的另一中間產(chǎn)品的詳細(xì)透視圖實(shí)施例。
具體實(shí)施例方式
在下面的詳述中請參考附圖，該附圖構(gòu)成詳述的一部分，并且通過示出本發(fā)明可以被付諸實(shí)踐的具體實(shí)施例來說明。在這方面，方向性的術(shù)語，例如“頂部”、“底部”、“前部”、“后部”、“前面的”、“后面的”等等，在使用時是參考所述附圖的方向。因?yàn)楸景l(fā)明實(shí)施例的部件可以置為若干不同方向，所以方向性的術(shù)語是用于解釋的目的，而不是限制。應(yīng)當(dāng)理解可以使用其它實(shí)施例，而且可以進(jìn)行結(jié)構(gòu)或邏輯上的改變，而不脫離本發(fā)明的范圍。因此以下的詳述不是限制意義上的，本發(fā)明的范圍由所附權(quán)利要求書來定義。
本發(fā)明提供了一種改善的電荷捕獲存儲器，其允許進(jìn)一步按比例縮小而不會導(dǎo)致與縮小存儲單元有關(guān)的問題，例如單元的擊穿和多位模式下的邏輯態(tài)的區(qū)分。本發(fā)明還提供了用于制造這種電荷捕獲存儲器的改善方法。
根據(jù)本發(fā)明的一種實(shí)施例，給出了一種具有電荷捕獲存儲單元的半導(dǎo)體存儲器，其包括一個在單元陣列區(qū)具有第一極性的襯底(或半導(dǎo)體本體)，所述單元陣列區(qū)包括基本連續(xù)地沿著第一方向(y)排列的多個淺槽隔離(STI)。另外，多個導(dǎo)電字線沿著橫切于(典型地為正交對準(zhǔn))所述第一方向(y)的第二方向(x)排列并與所述襯底隔離。相鄰字線之間的襯底區(qū)域被注入具有第二極性(若第一極性為正的則第二極性為負(fù)的，或者相反)的雜質(zhì)，以由此在所述第二方向(x)上形成由所述淺槽隔離所限定的多個被注入的源/漏區(qū)。在源/漏區(qū)的高度優(yōu)選的實(shí)現(xiàn)當(dāng)中，這些源/漏區(qū)被橫向地布置成鄰近于所述字線。
在本發(fā)明半導(dǎo)體存儲器的一種實(shí)施例中，提供了多個柵電極(典型地和優(yōu)選地通過字線的相應(yīng)部分構(gòu)成)，這些柵電極與至少在相鄰源/漏區(qū)之間的區(qū)域中的襯底相對以由此形成多個溝道區(qū)，從而允許電流在源/漏區(qū)之間流通。所述柵電極分別通過用于從其相應(yīng)的溝道區(qū)捕獲電荷(載荷子)的捕獲電介質(zhì)而與至少所述源/漏區(qū)隔離，這在電荷捕獲存儲器中是典型的。在該存儲器的一種可能優(yōu)選的可能實(shí)現(xiàn)中，所述柵電極通過所述存儲層(或替換地為捕獲電介質(zhì))與所述襯底基本完全地隔離。捕獲電介質(zhì)被設(shè)計(jì)為三層結(jié)構(gòu)，其包括被夾在兩個邊界層之間的存儲層，其中存儲層材料在一種實(shí)施例中為氮化物、尤其是氮化硅，尤其在硅襯底的情況下，而且，該邊界層材料在一種實(shí)施例中為氧化物、尤其是氧化硅，尤其在硅襯底的情況下。
在本發(fā)明的半導(dǎo)體存儲器中，所述源/漏區(qū)沿著第一方向(y)被布置在交替的奇數(shù)和偶數(shù)編號的列中，以及沿著第二方向(x)被布置在交替的奇數(shù)和偶數(shù)編號的行中。另外，基本被提供在所述槽隔離上方的多個導(dǎo)電局部互連(或?qū)щ娊徊孢B接或?qū)щ娞€連接)電連接所述源/漏區(qū)的相應(yīng)的對，其中在連續(xù)編號中，偶數(shù)編號的行中的每對源/漏區(qū)連接偶數(shù)編號的列中的一個源/漏區(qū)和下一個奇數(shù)編號的列中的一個相鄰源/漏區(qū)，而奇數(shù)編號的行中的每對源/漏區(qū)連接奇數(shù)編號的列中的一個源/漏區(qū)和下一個偶數(shù)編號的列中的一個相鄰源/漏區(qū)。另外，多個導(dǎo)電位線在所述局部互連上方沿著所述第一方向(y)排列，其中每個位線連接偶數(shù)編號的或奇數(shù)編號的行中的多個局部互連。在引言部分已提到的DE 10258194A1中講述了一種電荷捕獲存儲器，該文獻(xiàn)的公開在此被引作參考。
根據(jù)本發(fā)明的特征部分的特征，所述柵電極被布置在至少部分地形成在所述襯底內(nèi)的槽中。所述柵電極與襯底是隔離的，尤其是通過所述存儲層(或替換地為優(yōu)選地包括夾在兩個邊界層之間的存儲層的捕獲電介質(zhì))至少與所述源/漏區(qū)是隔離的。因此，捕獲電介質(zhì)典型地被布置在位于柵電極和襯底(的一個或多個部分)之間的槽內(nèi)。該這些槽的高度優(yōu)選的實(shí)現(xiàn)中，這些槽沿著它們的深度在平行于位線的方向上的截面基本上是U形的。
本發(fā)明的電荷捕獲存儲器優(yōu)選地適于對稱工作，其中“對稱”被認(rèn)為是允許漏/源區(qū)的對稱工作，這在兩(或多)位存儲器中是通常的。
因此，能夠有利地通過相對于通常情況放大溝道區(qū)長度而解決尤其在多位器件中的窄的源/漏間距的問題。換句話說，被凹進(jìn)的溝道區(qū)被用來獲得相對于如DE 10258194A1中所披露的平面情況要放大的柵長度。尤其是，這種電荷捕獲存儲器允許熱載流子編程的多位器件的伸縮性延伸到120nm的源/漏間距范圍，這等效于0.006μm2的單位比特尺寸或50nm基本規(guī)則的2.4F2。因此允許一個4F2/2bit交叉點(diǎn)器件的伸縮性延伸到至少50nm的范圍。制造這種存儲器與高性能CMOS工藝是兼容的，無需大的變化，這允許放入的產(chǎn)品沒有特性損失。由于該方案的特征在于局部化的存儲條使得它可以通過熱空孔編程進(jìn)行工作，所以可以實(shí)現(xiàn)低功率編程。這實(shí)現(xiàn)了快速、低功率的遵循NAND基準(zhǔn)的數(shù)據(jù)閃存產(chǎn)品。
根據(jù)本發(fā)明的電荷捕獲存儲器的一種實(shí)施例，用于將槽中的每個柵電極與至少源/漏區(qū)隔離開的所述存儲層(或替換地為捕獲電介質(zhì))包括至少兩個(單獨(dú)布置的)部分，其第一部分至少使所述柵電極和所述源區(qū)隔離(而不和漏區(qū)隔離)，其第二部分至少使所述柵電極和所述漏區(qū)隔離(而不和源區(qū)隔離)。已經(jīng)發(fā)現(xiàn)，尤其在長期使用存儲單元時，載荷子可以長久地尤其蓄積在那些用于使所述柵電極和所述源/漏區(qū)隔離的區(qū)域之間，這可能嚴(yán)重地阻止了存儲層的源極側(cè)或漏極側(cè)的載荷子分布的明顯區(qū)分。因此，所述存儲層(或替換地為捕獲電介質(zhì))的上述結(jié)構(gòu)有利地允許明顯地區(qū)分存儲層上的電荷分布。優(yōu)選地通過去除位于所述槽的底部處的所述存儲層的底部部分，來實(shí)現(xiàn)提供由多個部分(尤其是兩個部分)組成的這種存儲層。因此所述存儲層(或替換地為捕獲電介質(zhì))的第一和第二部分主要位于一個槽的壁上。
在本發(fā)明存儲器的一種實(shí)施例中，所述存儲層(或替換地為捕獲電介質(zhì))的所述第一和第二部分被安排使得在源/漏區(qū)之間的每個溝道區(qū)的長度的至少30％、甚至更優(yōu)選地至少20％是在所述存儲層(或替換地為捕獲電介質(zhì))之外，也就是說不與所述存儲層相對(不與其交疊)。換句話說，每個溝道區(qū)的至少20％、或者更優(yōu)選地至少30％沒有通過所述存儲層(或替換地為捕獲電介質(zhì))與所述柵電極隔離，而是通過另外的電介質(zhì)。這種結(jié)構(gòu)對于上述在存儲層上的載荷子分布的明顯區(qū)分是非常有利的。
在本發(fā)明存儲器的另一實(shí)施例中，面對其相應(yīng)柵電極的每一個溝道區(qū)包括至少一個(凹入或向外方向的)彎曲區(qū)。因此，所述溝道區(qū)的寬度在與連接鄰近于該溝道區(qū)的相應(yīng)源/漏區(qū)的線相垂直的方向上被放大，從而導(dǎo)致徑向方向的電場的非常均勻的分布，避免了在溝道區(qū)邊緣處的不利場尖峰。
在一種實(shí)施例中，本發(fā)明的半導(dǎo)體存儲器工作為虛接地存儲單元陣列。尤其可以優(yōu)選地匹配它使其工作為虛接地NOR存儲單元陣列。本發(fā)明存儲器也優(yōu)選地被用作多位存儲單元存儲器，尤其是兩位存儲單元存儲器。
根據(jù)本發(fā)明的另一實(shí)施例，提供上述具有電荷捕獲單元的半導(dǎo)體存儲器的一種制造方法。該方法包括提供一個在單元陣列區(qū)具有第一極性的襯底；在所述襯底內(nèi)以一個相互間隔形成平行對準(zhǔn)的淺槽隔離；在襯底上方形成包含有犧牲掩模層、例如多晶硅的層結(jié)構(gòu)；與所述淺槽隔離相正交地在所述犧牲掩模層和襯底中刻蝕字線槽；在所述字線槽中生長隧穿介電氧化物層，并在所述隧穿介電氧化物層上淀積一個電荷捕獲存儲層；在所述存儲層的頂上淀積一個柵極電介質(zhì)；在所述字線槽中淀積至少一個柵極導(dǎo)體材料，并回蝕該柵極導(dǎo)體材料以形成凹進(jìn)部分；在所述柵極導(dǎo)體材料上淀積電絕緣材料；形成局部互連隔離；刻蝕局部互連開口；形成具有第二極性的源/漏區(qū)；用導(dǎo)電材料填充局部互連開口；以及形成與所述淺槽隔離平行對準(zhǔn)的導(dǎo)電位線。
典型地通過改變刻蝕化學(xué)把字線槽的刻蝕實(shí)施為多步驟工藝。優(yōu)選地，首先刻蝕所述的犧牲掩模層，然后在所述襯底內(nèi)形成一個凹進(jìn)，這允許非常精確地控制字線槽深度和/或形狀。
另外所述存儲層可以被構(gòu)圖，或者不被構(gòu)圖。構(gòu)圖所述存儲層例如可以包括淀積一個共形的掩模層；然后在所述掩模層上涂敷一個有機(jī)掩模抗蝕劑，接著使該有機(jī)掩?？刮g劑凹進(jìn)；以及去除所述掩模層的敞露部分以由所述掩模層形成側(cè)壁隔離物。替換地，也可以執(zhí)行淀積一個共形的掩模層；接著僅僅刻蝕該掩模層以由該掩模層形成側(cè)壁隔離物。
淀積柵極導(dǎo)體材料可以用兩個變型方案實(shí)現(xiàn)在第一變型方案中，在所述柵極電介質(zhì)上淀積一第一柵極導(dǎo)體材料和一第二柵極導(dǎo)體材料，其中所述第一柵極導(dǎo)體材料被共形地淀積在所述柵極電介質(zhì)上，以形成用于淀積所述第二柵極導(dǎo)體材料的凹槽。而在替換的第二變型方案中，在所述柵極電介質(zhì)上淀積第一柵極導(dǎo)體材料，然后使其凹進(jìn)以便在字線槽內(nèi)形成一個用于淀積所述第二柵極導(dǎo)體材料的凹進(jìn)。
半導(dǎo)體存儲器及其制造方法的實(shí)施例將在下面參考附圖被詳細(xì)講述，其中類似的名稱表示相似的元件。為了避免不必要的重復(fù)，只解釋附圖之間的區(qū)別。
現(xiàn)在參考圖1，其描述了本發(fā)明半導(dǎo)體存儲器的字線和位線的排列方案(或布局)，該存儲器具有虛接地NOR結(jié)構(gòu)的電荷捕獲存儲單元。圖1示出了一種方案的平面圖，其揭示了字線3和施加在該字線3上方的位線2在第一極性的半導(dǎo)體襯底1(例如硅)上的位置以及要被相互導(dǎo)電連接的區(qū)域。顯然，位線2和字線3是垂直交叉布置的。在圖1中看不見的STI(淺槽隔離)12被布置成相互平行地在位線2和字線3的下方與位線2平行對齊。有源區(qū)(在圖1中不可見)被布置在位線2和字線3下方。雖然在圖1中不可見，但STI12和有源區(qū)兩者可以被視為由位線2的邊界33來限定，如圖1所示。
在STI12之間提供了晶體管的溝道區(qū)，其分別具有平行于每個字線3下方的隔離槽的電流方向。字線3因此跨過與字線的縱向成橫向布置的溝道區(qū)的電流方向。
晶體管的源/漏區(qū)(在圖1中不可見)分別以橫向地鄰接字線的方式而存在。所述源/漏區(qū)通過局部互連4相互導(dǎo)電地連接，其中分別跨接相關(guān)隔離槽的一個小段。交叉連接源/漏區(qū)的局部互連4通過位線2在觸點(diǎn)5處被接觸連接。在圖1中，被示出的符號線6通過連接觸點(diǎn)5的位線2，只是為了更好地示出位線2和觸點(diǎn)5之間的接觸連接而已。
盡管在圖1的平面圖中未示出，也可以安排在字線3的頂側(cè)被接觸連接和被布置在位線2上方的字線條，其用于進(jìn)一步降低字線3的體電阻。位線2與字線3及字線條兩者均為電絕緣。
該半導(dǎo)體存儲器的示例性實(shí)施例的更精確的結(jié)構(gòu)將參考下面示出了優(yōu)選制造方法及其變型的附圖來解釋。
圖2用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了半導(dǎo)體存儲器的中間產(chǎn)品的詳圖。開始時提供一種在單元陣列區(qū)具有第一極性(例如p)的襯底1、例如硅襯底，利用慣常技術(shù)形成淺槽隔離12(圖2未示出)，這種慣常技術(shù)例如是在襯墊氧化物層的頂部上施加一個襯墊氧化物層和一個襯墊氮化物層，并構(gòu)造該襯墊氮化物層使得其被用作用于刻蝕隔離槽的掩模。因此，在襯底1或半導(dǎo)體本體的頂側(cè)制造出隔離槽，這些隔離槽以某個相互間隔并行地排列，并優(yōu)選地填充有半導(dǎo)體材料的氧化物。但在隔離槽內(nèi)也可以有不同的電介質(zhì)。在填充隔離槽之后去除襯墊氧化物層和襯墊氮化物層。通常，利用合適的注入和退火步驟來制造阱。
接下來，在合適的清除步驟之后，緊跟著在襯底1或半導(dǎo)體本體的上側(cè)的頂部淀積一個CMOS柵疊層11。該CMOS柵疊層被有利地設(shè)計(jì)用于需要利用慣常的CMOS工藝制造的存儲器芯片周邊的周邊晶體管元件，這種CMOS柵疊層包括一個形成在襯底1頂部的氧化物層7(優(yōu)選為被用作CMOS柵極氧化物的熱氧化物層)、優(yōu)選為例如通過化學(xué)蒸鍍(CVD)被形成在氧化物層7頂部上的多晶硅的犧牲層8、例如通過CVD形成在多晶硅8上的由電絕緣材料(例如氧化物層)制成的第一硬掩模層9、例如通過CVD形成在第一硬掩模層9頂部上的由電絕緣材料(例如氮化物層或替換地為碳層)制成的第二硬掩模層10，該第二硬掩模層10適用于隨后的化學(xué)-機(jī)械拋光(CMP)。雖然在圖2未示出，也可以在第二硬掩模層的頂部上施加另一個由替換材料、例如碳制成的硬掩模層。正如上文已述，為代替可能采用的多晶硅金屬硅化物(polycid)層，周邊晶體管柵疊層11可以有利地被用作掩?；驙奚鼘觼碇圃齑鎯w管結(jié)構(gòu)。然后，硬掩模10被構(gòu)圖為條帶狀，以便由此能將字線槽13構(gòu)圖為柵疊層的層結(jié)構(gòu)和襯底。更具體說，字線槽13典型地以多階段工藝被刻蝕，至少包括第一步驟和第二步驟，在第一步驟中，在柵極氧化物層7停止刻蝕，在第二步驟中，向襯底1內(nèi)刻蝕一個凹槽，以便允許非常精確地控制字線槽13的深度和形狀的刻蝕。
圖3A和3B用如圖2的A、B線所示的沿著要被制造的字線的橫截面示出了圖2的中間產(chǎn)品的詳圖，其中圖3A對應(yīng)于圖2中的A線，圖3B對應(yīng)于圖2中的B線。因此，在圖3A中示出了沿著字線槽的剖面圖，其中STI12被填充了電絕緣材料14，字線槽13被如此地刻蝕，使得每個槽隔離材料14從其槽13突出來以形成類似于“臺階15”的結(jié)構(gòu)。作為替代方案，雖未示出但甚至更優(yōu)選地，每個槽隔離材料14可以被凹進(jìn)，使得其槽(向下的臺階或凹槽)典型地在STI12之間形成有源區(qū)(以后的溝道區(qū))的非常有利的凹形彎曲(這是極小溝道區(qū)長度的結(jié)果)，從而允許更均勻的電場分布和在以后的溝道區(qū)邊緣處避免不利的場尖峰。換句話說，在與一條連接鄰近于溝道區(qū)的要被制造的相應(yīng)源/漏區(qū)的線相垂直的方向上，溝道區(qū)的寬度通過凹形彎曲被放大。圖3B示出了在相鄰字線槽之間的剖面圖，其中被填充有電絕緣材料14的STI12保持不變。
圖4用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的另一中間產(chǎn)品的詳圖。雖然在圖4中未示出，但首先可以在槽13中生長一個用于消除刻蝕損傷的犧牲(熱)氧化物層，從而產(chǎn)生一個非常均勻的無擾槽13表面，所述犧牲氧化物層可以被濕化學(xué)地刻蝕。然后生長一個以槽13為底側(cè)的熱氧化物層16，其適合被用作厚度例如約為4nm的隧穿電介質(zhì)。在氧化物層16的頂上例如通過低壓CVD淀積一個電荷捕獲存儲層17、如氮化物層。
圖5用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了制造方法的另一中間產(chǎn)品的詳圖，而圖6和7分別示出了用于構(gòu)造圖5所示的掩模層的第一變型方案的第四和第五中間產(chǎn)品的詳圖。因此在圖5中，在存儲層17上施加一個用于掩蓋存儲層17的被共形地淀積的掩模層18。所述掩模層18例如可以由多晶硅或碳制成，但只要在接下來刻蝕存儲層時能掩蓋該存儲層，則可以采用各種其它材料。
接下來在圖6中，例如通過旋涂技術(shù)在所述共形掩模層18上淀積一個有機(jī)掩?？刮g劑層19(例如光刻膠)，在淀積之后例如采用反應(yīng)離子刻蝕(RIE)使該掩模抗蝕劑層凹進(jìn)。
然后在圖7中，通過各向同性刻蝕、隨后去除抗蝕劑層和各向異性的刻蝕步驟，掩模層18的沒有被有機(jī)掩模抗蝕劑層19蓋住的敞露部分被去除，以便能形成掩模層18材料的側(cè)壁隔離物(Spacer)20。利用有機(jī)掩模抗蝕劑層19具有制造小尺寸側(cè)壁隔離物20的優(yōu)點(diǎn)，例如基本上位于形成在襯底1內(nèi)的凹槽中。另外，這種有機(jī)掩?？刮g劑層19有利地可能減小槽底刻蝕掩模層18的刻蝕損傷，因?yàn)檠谀拥腞IE被保持在最小值。
圖8用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了用于構(gòu)5的掩模層的第二變型方案的另一中間產(chǎn)品的詳圖。在圖8中，僅僅利用掩模層18的RIE、也即不用施加有機(jī)掩模抗蝕劑層，已經(jīng)形成了比圖5C的側(cè)壁隔離物20更大的側(cè)壁隔離物20。
圖9如圖1的A-A線所示沿著要被制造的位線示出了用于構(gòu)圖掩模層的第二變型方案的另一中間產(chǎn)品的詳圖。針對圖9和其它附圖所描述的所有步驟也可以在構(gòu)圖掩模層的第一變型方案中起作用，以產(chǎn)生更小的側(cè)壁隔離物。因此在圖9中，電荷捕獲存儲層17的未保護(hù)部分被去除(例如通過用熱磷酸刻蝕)，以產(chǎn)生存儲層17的分開的第一和第二部分21，其中存儲層17的位于槽13底部的一部分已被去除。此后去除任何剩余的掩模層，例如通過各向同性的干蝕或濕化學(xué)刻蝕。
圖10用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了根據(jù)制造方法的用于構(gòu)造掩模層的第一變型方案的另一中間產(chǎn)品的詳圖。在圖10中，在存儲層部分21的頂上淀積/生長一個頂部邊界層(柵極電介質(zhì))22。該頂部邊界層22優(yōu)選地利用兩步工藝，包括形成高溫氧化物和形成熱氧化物。利用氧化物在硅上比在氮化物上有高得多的生長速度，可以如期地在槽13底部的上方實(shí)現(xiàn)邊界層的合適厚度，從而尤其在存儲晶體管的寫特性和數(shù)據(jù)保存方面導(dǎo)致非常有利的效果。
圖11用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了根據(jù)制造方法的用于構(gòu)造掩模層的第一變型方案的、按照淀積柵極導(dǎo)電材料的第一變型方案的另一中間產(chǎn)品的詳圖。在圖11中，第一柵極導(dǎo)體23(導(dǎo)電材料)、例如多晶硅或非晶硅已經(jīng)被淀積和凹進(jìn)到字線槽13中，隨后淀積和凹進(jìn)第二柵極導(dǎo)體24(導(dǎo)電材料)、例如WSi、WN/W或TiN，以便減小第一柵極導(dǎo)體23的電阻，接著在第二柵極導(dǎo)體24上淀積電絕緣材料，該電絕緣材料被化學(xué)-機(jī)械地拋光以制成槽13的平表面。替代地，可以采用只有一個導(dǎo)體(例如TiN)的金屬柵結(jié)構(gòu)。
圖12用如圖1的A-A線所示的沿著要被制造的位線的橫截面示出了根據(jù)制造方法的用于構(gòu)造掩模層的第一變型方案的、按照淀積柵極導(dǎo)電材料的第二變型方案的另一中間產(chǎn)品的詳圖。在圖12中，第一柵極導(dǎo)體23(導(dǎo)電材料)、例如多晶硅或非晶硅已經(jīng)被共形地淀積在字線槽13中，從而形成溝槽26。
圖13示出了根據(jù)圖12的第二實(shí)施例的另一中間產(chǎn)品的詳圖，其中第二柵極導(dǎo)體24(導(dǎo)電材料)、例如WSi、WN/W或TiN已經(jīng)例如通過CVD被淀積和例如通過各向異性RIE被凹進(jìn)，以便減小第一柵極導(dǎo)體23的電阻。
圖14示出了根據(jù)圖13的第二實(shí)施例的另一中間產(chǎn)品的詳圖，其中第一柵極導(dǎo)體23已經(jīng)例如通過各向同性RIE或濕化學(xué)刻蝕被回蝕。
圖15示出了根據(jù)圖14的第二實(shí)施例的另一中間產(chǎn)品的詳圖，其中隔離電介質(zhì)25、例如二氧化硅已經(jīng)被淀積到通過回蝕第一柵極導(dǎo)體23所產(chǎn)生的凹進(jìn)部分中，隨后是化學(xué)-機(jī)械拋光以平整所述的槽。
圖16示出了根據(jù)圖11所示的用于淀積柵極導(dǎo)電材料的第一實(shí)施例的另一中間產(chǎn)品的詳細(xì)透視圖。在圖16中，利用諸如RIE的刻蝕工藝通過光刻術(shù)形成局部互連隔離開口29。而且還示出了屬于與所述存儲晶體管不同的周邊晶體管的另一淺槽隔離30。
圖17示出了根據(jù)圖16的中間產(chǎn)品的另一中間產(chǎn)品的詳細(xì)透視圖。然后，局部互連隔離開口29已經(jīng)被填充了電絕緣材料32、例如氧化物，隨后平整所述的絕緣材料32。因此，通過選擇性地去除絕緣結(jié)構(gòu)之間的犧牲層8來獲得局部互連開口。可以采用常規(guī)的光刻術(shù)來限制所述局部互連結(jié)構(gòu)的刻蝕工藝。隨后可以注入摻雜，以形成第二極性的源/漏區(qū)31。接下來，局部互連開口被填充導(dǎo)電材料以形成局部互連4。實(shí)現(xiàn)源/漏區(qū)31的注入，使得源/漏區(qū)沿著第一方向(y)被布置在交替的奇數(shù)和偶數(shù)編號的列中，以及沿著第二方向(x)被布置在交替的奇數(shù)和偶數(shù)編號的行中。而且形成導(dǎo)電的局部互連4，使得其分別連接源/漏區(qū)31的每個對，其中偶數(shù)編號的行中的每對源/漏區(qū)31連接偶數(shù)編號的列中的一個源/漏區(qū)和下一個奇數(shù)編號的列中的一個相鄰源/漏區(qū)，奇數(shù)編號的行中的每對源/漏區(qū)31連接奇數(shù)編號的列中的一個源/漏區(qū)31和下一個偶數(shù)編號的列中的一個相鄰源/漏區(qū)。從而，以自對準(zhǔn)的方式對隔離32和字線疊層25、24、23形成局部互連。
在淀積另一硬掩模之后，可以進(jìn)行周邊結(jié)構(gòu)、也即存儲單元陣列和局部互連外部的所有CMOS器件的柵極構(gòu)圖。然后接著是高性能CMOS工藝的標(biāo)準(zhǔn)過程以便制造晶體管，這對于本領(lǐng)域技術(shù)人員是公知的，在此不必進(jìn)一步詳述。尤其是，可以制造自對準(zhǔn)硅化的(salicided)柵和源/漏區(qū)。在電介質(zhì)淀積和平整步驟之后，可以形成位線結(jié)構(gòu)以定址局部互連，其中每個位線連接偶數(shù)或奇數(shù)編號的行中的多個局部互連4，以制造出虛接地陣列，這對于本領(lǐng)域技術(shù)人員是公知的(譬如在文獻(xiàn)DE 10258194A1中被公開)。
盡管這里說明和講述了具體的實(shí)施例，但本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解各種替換和/或等價實(shí)施可以替換所示和所述的具體實(shí)施例，而不會脫離本發(fā)明的范圍。本申請將涵蓋這里所討論的具體實(shí)施例的任何改編或變化。因此本發(fā)明應(yīng)只受權(quán)利要求書及其等同物的限制。
權(quán)利要求
1.具有電荷捕獲存儲單元的存儲器，包括一個襯底；多個導(dǎo)電字線；多個存儲單元，所述存儲單元包括多個淺槽隔離、由所述淺槽隔離所限定的多個源/漏區(qū)、由字線的相應(yīng)部分構(gòu)成且與相鄰源/漏區(qū)之間的襯底相對以形成多個溝道區(qū)的多個柵電極，所述柵電極通過捕獲電介質(zhì)與所述源/漏區(qū)隔離，且其中所述柵電極被布置在至少部分地形成在所述襯底內(nèi)的槽中。
2.權(quán)利要求1的存儲器，其中，所述捕獲電介質(zhì)包括一個夾在兩個邊界層之間的存儲層。
3.權(quán)利要求2的存儲器，其中，所述存儲層是在一個槽中隔離一個柵電極的捕獲電介質(zhì)的一部分，該存儲層包括至少兩個部分，其第一部分隔離所述柵電極和所述源區(qū)，其第二部分隔離所述柵電極和所述漏區(qū)。
4.權(quán)利要求3的存儲器，其中，所述第一和第二部分通過去除位于所述槽的底部處的所述存儲層的底部部分而被形成。
5.權(quán)利要求3的存儲器，其中，所述第一和第二部分被安排使得每個溝道區(qū)的長度的至少30％不與所述存儲層相對。
6.權(quán)利要求3的存儲器，其中，所述存儲層的所述第一和第二部分被安排使得每個溝道區(qū)的長度的至少20％不與所述存儲層相對。
7.權(quán)利要求1的存儲器，其中，面對所述柵電極的每一個溝道區(qū)包括至少一個彎曲區(qū)，使得所述溝道區(qū)的寬度在與連接鄰近于該溝道區(qū)的源/漏區(qū)的線相垂直的方向上被放大。
8.權(quán)利要求1的存儲器，其中，所述槽被形成為一般U形。
9.權(quán)利要求1的存儲器，其中，所述源/漏區(qū)被橫向地布置成鄰近于所述字線。
10.權(quán)利要求1的存儲器，其中，所述柵電極通過所述捕獲電介質(zhì)層與所述襯底隔離。
11.具有電荷捕獲存儲單元的閃存，包括一個襯底；多個導(dǎo)電字線；多個閃存單元，所述閃存單元包括多個淺槽隔離、由所述淺槽隔離所限定的多個源/漏區(qū)、由字線的相應(yīng)部分構(gòu)成且與相鄰源/漏區(qū)之間的襯底相對的多個柵電極，所述柵電極通過捕獲電介質(zhì)與所述源/漏區(qū)隔離，且其中所述柵電極被布置在至少部分地形成在所述襯底內(nèi)的槽中。
12.權(quán)利要求11的閃存，其適于工作為虛接地NOR存儲單元陣列。
13.半導(dǎo)體存儲器，含有一個在存儲單元陣列區(qū)具有第一極性的襯底，所述存儲單元陣列區(qū)包括基本連續(xù)地沿著第一方向(y)排列的多個淺槽隔離、和沿著橫切于所述第一方向的第二方向(x)排列并與所述襯底隔離的多個導(dǎo)電字線，其中相鄰字線之間的襯底區(qū)域被注入具有第二極性的雜質(zhì)，由此在所述第二方向(x)上形成由所述淺槽隔離所限定的多個源/漏區(qū)，其中多個柵電極由字線的相應(yīng)部分構(gòu)成且與相鄰源/漏區(qū)之間的襯底相對以形成多個溝道區(qū)，所述柵電極通過捕獲電介質(zhì)與至少所述源/漏區(qū)隔離，所述源/漏區(qū)沿著第一方向(y)被布置在交替的奇數(shù)和偶數(shù)編號的列中，以及沿著第二方向(x)被布置在交替的奇數(shù)和偶數(shù)編號的行中；基本在所述槽隔離上方的多個導(dǎo)電局部互連電連接所述源/漏區(qū)的每個對，其中偶數(shù)編號的行中的每對源/漏區(qū)連接偶數(shù)編號的列中的一個源/漏區(qū)和下一個奇數(shù)編號的列中的一個相鄰源/漏區(qū)，而奇數(shù)編號的行中的每對源/漏區(qū)連接奇數(shù)編號的列中的一個源/漏區(qū)和下一個偶數(shù)編號的列中的一個相鄰源/漏區(qū)；以及多個導(dǎo)電位線在所述局部互連上方沿著所述第一方向(y)排列，其中每個位線連接偶數(shù)編號的或奇數(shù)編號的行中的多個局部互連，其中所述柵電極被布置在至少部分地形成在所述襯底內(nèi)的槽中。
14.權(quán)利要求13的半導(dǎo)體存儲器，其中，所述捕獲電介質(zhì)由一個夾在兩個邊界層之間的存儲層構(gòu)成。
15.權(quán)利要求14的半導(dǎo)體存儲器，其中，所述存儲層是在一個槽中隔離一個柵電極的捕獲電介質(zhì)的一部分，該存儲層包括至少兩個部分，其第一部分隔離所述柵電極和所述源區(qū)，其第二部分隔離所述柵電極和所述漏區(qū)。
16.權(quán)利要求15的半導(dǎo)體存儲器，其中，所述存儲層的所述第一和第二部分通過去除位于所述槽的底部處的所述存儲層的底部部分而被形成。
17.權(quán)利要求16的半導(dǎo)體存儲器，其中，所述存儲層的所述第一和第二部分被安排使得每個溝道區(qū)的長度的至少30％不與所述存儲層相對。
18.權(quán)利要求16的半導(dǎo)體存儲器，其中，所述存儲層的所述第一和第二部分被安排使得每個溝道區(qū)的長度的至少20％不與所述存儲層相對。
19.權(quán)利要求13的半導(dǎo)體存儲器，其中，面對所述柵電極的每一個溝道區(qū)包括至少一個彎曲區(qū)，使得所述溝道區(qū)的寬度在與連接鄰近于該溝道區(qū)的源/漏區(qū)的線相垂直的方向上被放大。
20.權(quán)利要求13的半導(dǎo)體存儲器，其中，所述槽被形成為基本U形。
21.權(quán)利要求13的半導(dǎo)體存儲器，其中，所述源/漏區(qū)被橫向地布置成鄰近于所述字線。
22.權(quán)利要求13的半導(dǎo)體存儲器，其中，所述柵電極通過所述捕獲電介質(zhì)層與所述襯底基本完全地隔離。
23.權(quán)利要求13的半導(dǎo)體存儲器，其適于工作為虛接地NOR存儲單元陣列。
24.權(quán)利要求13的半導(dǎo)體存儲器，其適于工作為多位存儲單元存儲器。
25.權(quán)利要求13的半導(dǎo)體存儲器，其中，所述存儲層是氮化物層，且所述邊界層是氧化物層。
26.權(quán)利要求13的半導(dǎo)體存儲器，其中，所述局部互連由導(dǎo)電材料而不是多晶硅制成。
27.權(quán)利要求13的半導(dǎo)體存儲器，其適于工作為對稱的電荷捕獲存儲器。
28.制造半導(dǎo)體存儲器的方法，包括提供一個在存儲單元陣列區(qū)具有第一極性的襯底；在所述襯底內(nèi)以一個相互間隔形成平行對準(zhǔn)的淺槽隔離；在襯底上方形成包含有犧牲掩模層的犧牲層結(jié)構(gòu)；與所述淺槽隔離相正交地在所述犧牲掩模層和襯底中刻蝕字線槽；在所述字線槽中生長隧穿介電氧化物層，并在所述隧穿介電氧化物層上淀積一個電荷捕獲存儲層；在所述存儲層的頂上淀積一個柵極電介質(zhì)；在所述字線槽中淀積至少一個柵極導(dǎo)體材料，并回蝕該柵極導(dǎo)體材料以形成凹進(jìn)部分；在所述柵極導(dǎo)體材料上淀積電絕緣材料；形成局部互連隔離；刻蝕局部互連開口；形成源/漏區(qū)；用導(dǎo)電材料填充局部互連開口。
29.權(quán)利要求28的方法，其中所述的字線層是多晶硅。
30.權(quán)利要求28的方法，其中刻蝕字線槽是一種多步驟工藝。
31.權(quán)利要求28的方法，其中在所述字線槽中生長隧穿介電氧化物層之前，生長和去除一個犧牲氧化物層。
32.權(quán)利要求28的方法，其中包括構(gòu)圖所述存儲層的進(jìn)一步步驟。
33.權(quán)利要求32的方法，其中構(gòu)圖所述存儲層包括淀積一個共形的掩模層；在所述掩模層上涂敷一個有機(jī)掩模抗蝕劑，并使該有機(jī)掩模抗蝕劑凹進(jìn)；以及去除所述掩模層的敞露部分以由所述掩模層形成側(cè)壁隔離物。
34.權(quán)利要求32的方法，其中構(gòu)圖所述存儲層包括淀積一個共形的掩模層；刻蝕該掩模層以形成該掩模層的側(cè)壁隔離物。
35.權(quán)利要求28的方法，其中在所述柵極電介質(zhì)上淀積一第一柵極導(dǎo)體材料和一第二柵極導(dǎo)體材料。
36.權(quán)利要求35的方法，其中所述第一柵極導(dǎo)體材料被共形地淀積在所述柵極電介質(zhì)上，以形成用于淀積所述第二柵極導(dǎo)體材料的凹槽。
37.具有電荷捕獲存儲單元的存儲器，包括多個字線和位線；存儲器襯底；和多個具有溝道區(qū)的存儲晶體管，其中所述存儲晶體管的每個溝道區(qū)的電流方向橫切于相關(guān)的字線，所述位線被布置在所述字線的頂側(cè)上并以一種方式與后者電絕緣，而且設(shè)有源-漏區(qū)的導(dǎo)電局部互連，該局部互連被安排在所述字線之間的間隙中的部分內(nèi)，并以一種方式與后者電絕緣和被連接到所述位線上，并且多個柵電極被布置在至少部分地形成在存儲器襯底內(nèi)的槽中。
全文摘要
具有電荷捕獲存儲單元的半導(dǎo)體存儲器，其中存儲晶體管的每個溝道區(qū)的電流方向橫切于相關(guān)的字線，所述位線被布置在所述字線的頂側(cè)上并以一種方式與后者電絕緣，而且設(shè)有源－漏區(qū)的導(dǎo)電局部互連，該局部互連被安排在所述字線之間的間隙中的部分內(nèi)，并以一種方式與后者電絕緣和被連接到所述位線上，其中柵電極被布置在至少部分地形成在存儲器襯底內(nèi)的槽中。
文檔編號H01L21/70GK1855511SQ20061005151
公開日2006年11月1日 申請日期2006年2月28日 優(yōu)先權(quán)日2005年2月28日
發(fā)明者J·威勒, T·米科拉杰克, C·盧威格, N·舒爾茨, K·-H·庫斯特斯 申請人:英飛凌科技股份公司