專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有電容器作為布線結(jié)構(gòu)中電容性單元的半導(dǎo)體集成電路器件。具體地，本發(fā)明涉及一種半導(dǎo)體集成電路器件，適用于在電容器中記錄數(shù)據(jù)的SRAM(靜態(tài)隨機(jī)存取存儲器)。
背景技術(shù)：
近年來，設(shè)計(jì)半導(dǎo)體集成電路器件，將電源電壓降低到大約1.0V到2.1V。隨著這種趨勢，嘗試精細(xì)地設(shè)置不同的單元尺寸或布線線路寬度。例如，在SRAM中，縮減存儲單元尺寸，并且使與存儲器相連的布線線路變窄。這種線路寬度和存儲單元尺寸的縮減對于高速操作是有效的，因?yàn)闇p少了連接在單元之間的布線線路的阻抗值。相反地，存在增加布線線路的寄生電容值從而影響單元特性的可能。例如，由圖14的六個(gè)MOS晶體管Q1到Q6組成的SRAM單元使用連接在互相反向地導(dǎo)通/截止的一對驅(qū)動(dòng)晶體管Q3和Q4的柵極端子和漏極端子之間的布線線路N1和N2(在本說明書中，下文中布線線路N1和N2稱為“節(jié)點(diǎn)布線線路”，以及節(jié)點(diǎn)布線線路表示與負(fù)載晶體管Q1的漏極端子和驅(qū)動(dòng)晶體管Q3相連之處的節(jié)點(diǎn)相連的線路，以及與線路負(fù)載晶體管Q2的漏極端子和驅(qū)動(dòng)晶體管Q4相連之處的節(jié)點(diǎn)相連的線路)的寄生電容(下文中稱為“節(jié)點(diǎn)電容”)。然而，隨著存儲單元尺寸或線路寬度的縮減，組成節(jié)點(diǎn)電容的擴(kuò)散層(柵極區(qū))也縮減。這減小了節(jié)點(diǎn)電容，并且導(dǎo)致軟故障(soft error)。另外，術(shù)語“軟故障”表示當(dāng)利用α線或中子束來應(yīng)用存儲單元時(shí)在節(jié)點(diǎn)電容中聚積的數(shù)據(jù)電荷向半導(dǎo)體襯底一側(cè)泄漏，導(dǎo)致數(shù)據(jù)丟失。
為了克服這種軟故障，在日本未審專利公開No.10-163440中公開了一種技術(shù)，涉及部分地層壓經(jīng)由絕緣層組成存儲單元的一對驅(qū)動(dòng)晶體管的各個(gè)節(jié)點(diǎn)布線線路(在圖14所示的范例中為節(jié)點(diǎn)布線線路N1和N2)。則在層壓部分中形成電容器，從而增加了節(jié)點(diǎn)布線線路的寄生電容，即，節(jié)點(diǎn)電容。因此，隨著節(jié)點(diǎn)電容的增加，聚積的數(shù)據(jù)電荷的量增加，因此可以獲得良好地抗軟故障的SRAM，而不增加存儲器尺寸。
此外，在日本未審專利公開No.2002-324855中公開了一種技術(shù)，涉及為了增加節(jié)點(diǎn)電容，在半導(dǎo)體襯底上形成的絕緣膜中形成溝槽，并且在溝槽中嵌入導(dǎo)電膜，從而形成節(jié)點(diǎn)布線線路。此外，日本未審專利公開No.2002-324855公開了一種技術(shù)在節(jié)點(diǎn)布線線路的一部分中形成類插頭的第一電極，使第一電極的上端露出希望的高度，并且形成電容性絕緣膜以及第二電極來覆蓋露出的部分。利用日本未審專利公開No，2002-324855中的技術(shù)，使用第一電極的上表面和側(cè)表面形成了電容器，因此可以增加與第二電極相對的電容器的面積，這對于增加節(jié)點(diǎn)電容是有效的。此外，電容性絕緣膜和第二電極在第一電極上具有平坦的表面，使得形成組成具有均勻厚度的電容器的電容性絕緣膜成為可能，并且提高了電容器的可靠性。
利用與在Soft Error Immune 0.64μm2SRAM Cell with MIM NodeCapacitor by 65nm CMOS Technology for Ultra High Speed SRAM0-7803-7873-3/03/$17.00(c)2003 IEEE(下文中稱為非專利文獻(xiàn)1)中公開的類似技術(shù)，像日本未審專利公開No.2002-324855一樣，在絕緣膜中形成的一對節(jié)點(diǎn)布線線路之間形成了溝槽。電容性絕緣膜覆蓋溝槽，并且導(dǎo)電膜作為第二電極被嵌入在溝槽中，因此在一對節(jié)點(diǎn)布線線路和第二電極之間形成了電容器。利用該技術(shù)，形成了第二電極，覆蓋在絕緣膜中形成的溝槽。因此，沒有節(jié)點(diǎn)布線線路突出絕緣膜，并且相比于日本未審專利公開No.2002-324855的技術(shù)，該技術(shù)對于使表面水平是有效的。
日本未審專利公開No.10-163440的技術(shù)要求層壓一對驅(qū)動(dòng)晶體管的節(jié)點(diǎn)布線線路。結(jié)果，應(yīng)該層壓兩個(gè)層的節(jié)點(diǎn)布線線路。因此，相比于在相同的層中形成兩個(gè)節(jié)點(diǎn)線路的現(xiàn)有SRAM，改變了節(jié)點(diǎn)布線線路圖樣。此外，形成用于使在上層中形成的節(jié)點(diǎn)布線線路與晶體管相連的觸點(diǎn)的步驟必然會(huì)增加步驟數(shù)。此外，只在兩個(gè)節(jié)點(diǎn)布線線路的相交部分形成電容器，因此難以保證大面積的相對電極，并且限制了節(jié)點(diǎn)電容的增加。
利用日本未審專利公開No.2002-324855的技術(shù)，在相同的層中形成了一對驅(qū)動(dòng)晶體管的兩個(gè)節(jié)點(diǎn)電極，因此可以增加節(jié)點(diǎn)電容，而不改變現(xiàn)有SRAM的節(jié)點(diǎn)布線線路圖樣。此外，根據(jù)日本未審專利公開No.2004-324855和非專利文獻(xiàn)1的兩種技術(shù)，在節(jié)點(diǎn)布線線路的上表面和側(cè)表面之間形成電容器，并且形成了形成用于覆蓋上表面和側(cè)表面的第二電極。因此，上述技術(shù)對于增加節(jié)點(diǎn)布線線路的面積是有效的，從而增加了電容器的節(jié)點(diǎn)電容。然而，根據(jù)日本未審專利公開No.2004-324855和非專利文獻(xiàn)1的兩種技術(shù)，只使用節(jié)點(diǎn)布線線路和第二電極形成了電容器。因此，影響節(jié)點(diǎn)電容的與電極相對的電容器的面積取決于節(jié)點(diǎn)布線線路的面積。因此，在縮減節(jié)點(diǎn)布線線路寬度的情況中，減少了與電極相對的電容器的面積，這對于增加節(jié)點(diǎn)電容是不利的。此外，根據(jù)非專利文獻(xiàn)1的技術(shù)，只在存儲單元的一部分中形成第二電極，因此在具有第二電極的面積和其它面積存在高度差。恐怕會(huì)在上層中形成布線線路的斷開。具體地，如果在一個(gè)存儲單元中獨(dú)立地形成多個(gè)第二電極，在各個(gè)第二電極及其周邊部分之間會(huì)產(chǎn)生高度差，并且其整個(gè)長度相當(dāng)長。
此外，在生產(chǎn)出半導(dǎo)體集成電路元件之后，執(zhí)行各種特征檢驗(yàn)。例如，在執(zhí)行CDM(元件充電模型)檢驗(yàn)來檢驗(yàn)標(biāo)準(zhǔn)電壓的情況中，利用產(chǎn)生的靜電來充電半導(dǎo)體集成電路元件。因此，對通過經(jīng)由電容絕緣膜在節(jié)點(diǎn)布線線路中形成電容電極來給出節(jié)點(diǎn)電容而獲得的SRAM進(jìn)行充電。此外，同時(shí)充電電容電極，導(dǎo)致節(jié)點(diǎn)布線線路、電源線或地線的放電，從而電容絕緣膜遭受靜電放電破壞。電容絕緣膜的靜電放電破壞導(dǎo)致電容電極和節(jié)點(diǎn)布線線路之間的短路，從而使SRAM不能工作。即使沒有短路，喪失了節(jié)點(diǎn)電容，使得降低了抗軟故障的能力。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的方案的半導(dǎo)體集成電路元件包括電路單元，形成在半導(dǎo)體襯底之上；以及多個(gè)電容器，形成在半導(dǎo)體襯底之上。每一個(gè)電容器包括下電容電極，由與電路單元相連的下層布線線路組成；電容絕緣膜，覆蓋下層布線線路的上表面和側(cè)表面；以及上電容電極，形成在電容絕緣膜之上。下電容電極至少包括由下層布線線路組成的電源線和地線之一。根據(jù)本發(fā)明的元件，使用由下層布線線路組成的下電容電極的上表面和側(cè)表面形成電容器，并且電源線或地線被用作下電容電極，從而可以增加電容器電容。
根據(jù)本發(fā)明的半導(dǎo)體集成電路元件，可以增加電容器電容。


通過下面結(jié)合附圖所進(jìn)行的描述，顯而易見本發(fā)明的上述及其它目的、優(yōu)點(diǎn)和性質(zhì)，圖中圖1是根據(jù)本發(fā)明實(shí)施例的SRAM的等效電路圖；圖2A示出了在根據(jù)本發(fā)明實(shí)施例的SRAM中使用的保護(hù)單元的范例；圖2B示出了在根據(jù)本發(fā)明實(shí)施例的SRAM中使用的另一個(gè)保護(hù)單元的范例；圖3A示出了包括根據(jù)本發(fā)明實(shí)施例的SRAM的整個(gè)半導(dǎo)體芯片的布置范例；圖3B示出了包括根據(jù)本發(fā)明實(shí)施例的SRAM的整個(gè)半導(dǎo)體芯片的另一個(gè)布置范例；圖4是圖3A所示的區(qū)域Q的放大視圖；圖5示出了在圖4的區(qū)域R中的擴(kuò)散層和柵極電極的布置；圖6示出了在圖4的區(qū)域R中的第一布線層的布置；圖7示出了在圖4的區(qū)域R中的電容電極層的布置；圖8示出了在圖4的區(qū)域R中的第二布線層的布置；圖9是圖8的線路A-A’的截面圖；圖10是圖8的線路B-B’的截面圖；圖11是圖8的線路C-C’的截面圖；圖12是圖8的線路D-D’的截面圖；圖13A是示出了在制作電容器的處理中的一個(gè)步驟的截面圖；圖13B是示出了在制作電容器的處理中的一個(gè)步驟的截面圖；圖13C是示出了在制作電容器的處理中的一個(gè)步驟的截面圖；
圖13D是示出了在制作電容器的處理中的一個(gè)步驟的截面圖；以及圖14是示出了傳統(tǒng)SRAM的等效電路圖。
具體實(shí)施例方式
現(xiàn)在結(jié)合示出的實(shí)施例來說明本發(fā)明。本領(lǐng)域的技術(shù)人員可以認(rèn)識到，使用本發(fā)明的教導(dǎo)可以實(shí)現(xiàn)多個(gè)可選實(shí)施例，并且本發(fā)明不局限于為了演示目的而示出的實(shí)施例。
根據(jù)本發(fā)明的半導(dǎo)體集成電路元件包括在半導(dǎo)體襯底之上形成的電路單元和電容器。電容器包括由與電路單元相連的下層布線線路組成的下電容電極、覆蓋下層布線線路的上表面和側(cè)表面的電容絕緣膜以及在電容絕緣膜之上形成的上電容電極。此外，下電容電極至少包括由下層布線線路組成的電源線或地線之一。在將根據(jù)本發(fā)明的半導(dǎo)體集成電路元件應(yīng)用到SRAM的情況中，在存儲單元區(qū)域上，除了與上層布線線路電連接的部分，形成上電容電極。此外，當(dāng)在半導(dǎo)體襯底上排列多個(gè)存儲單元時(shí)，上電容電極延伸到相鄰存儲單元。此外，在根據(jù)本發(fā)明的SRAM中，至少一個(gè)存儲單元和阱接觸單元位于一個(gè)線路上，阱接觸單元被配置用于使存儲單元與由上層布線線路組成的電源線和地線相連。下電源線和下地線延伸到阱接觸單元，并且與此處的電源線或地線電連接。
此外，可能給本發(fā)明的半導(dǎo)體集成電路元件提供保護(hù)單元。保護(hù)單元由MOS晶體管、雙極晶體管組成，或者由二極管以及組成SRAM的發(fā)送晶體管、驅(qū)動(dòng)晶體管和負(fù)載晶體管組成。此外，在存儲單元和阱接觸單元被排列在一個(gè)方向的位置上，在存儲單元陣列的至少一側(cè)上設(shè)置保護(hù)單元。即，存儲單元陣列包括其中存儲單元和阱接觸單元被排列在一個(gè)方向上的多個(gè)存儲單元線路，而保護(hù)單元被設(shè)置在一個(gè)存儲單元線路的至少一側(cè)上。在這種情況中，保護(hù)單元與存儲單元線路一一對應(yīng)地相連?；蛘?，保護(hù)單元同時(shí)與多個(gè)存儲單元線路相連。
第一實(shí)施例接下來，結(jié)合附圖來說明本發(fā)明的實(shí)施例。圖1是根據(jù)本發(fā)明實(shí)施例的SRAM的等效電路圖，其由六個(gè)MOS晶體管Q1到Q6組成。如圖1所示，兩個(gè)位線DL1和DL2與一個(gè)字線WL相交，并且在相交處定義了存儲單元MC。存儲單元MC包括分別由P溝道MOS晶體管組成的負(fù)載晶體管Q1和Q2、分別由N溝道MOS晶體管組成的驅(qū)動(dòng)晶體管Q3和Q4，以及分別由N溝道MOS晶體管組成、并且將數(shù)據(jù)發(fā)送到位線DL1和DL2的發(fā)送晶體管Q5和Q6。然后，負(fù)載晶體管Q1和Q2具有與電源VDD相連的源極端子、分別與驅(qū)動(dòng)晶體管Q3和Q4的漏極端子相連的漏極端子、分別與驅(qū)動(dòng)晶體管Q3和Q4的柵極相連的柵極。此外，驅(qū)動(dòng)晶體管Q3和Q4的源極端子與地GND相連。驅(qū)動(dòng)晶體管Q3的漏極端子經(jīng)由節(jié)點(diǎn)布線線路N1與驅(qū)動(dòng)晶體管Q4的柵極相連，驅(qū)動(dòng)晶體管Q4的漏極端子經(jīng)由節(jié)點(diǎn)布線線路N2與驅(qū)動(dòng)晶體管Q3的柵極相連。驅(qū)動(dòng)晶體管Q3和Q4的漏極端子分別經(jīng)由發(fā)送晶體管Q5和Q6與位線DL1和DL2相連。發(fā)送晶體管Q5和Q6的每一個(gè)柵極與字線WL相連。此外，節(jié)點(diǎn)布線線路N1和N2與作為節(jié)點(diǎn)電容的電容器C1和C2相連。電容器C3和C4與電容器C1和C2相關(guān)地連接在地GND和電源VDD之間。即，電容器C3連接在電容器C1和地GND之間，以及電容器C4連接在電容器C1和電源VDD之間。類似地，電容器C3連接在電容器C2和地GND之間，以及電容器C4連接在電容器C2和電源VDD之間。
此外，保護(hù)單元連接在地GND和節(jié)點(diǎn)N3之間，節(jié)點(diǎn)N3與電容器C1和C2以及電容器C3和C4相連。保護(hù)單元由N溝道MOS晶體管Q11組成。MOS晶體管Q11具有與節(jié)點(diǎn)N3相連的漏極、與地GND相連的柵極和源極。保護(hù)單元是圖2A所示的二極管或者圖2B所示的NPN-型雙極晶體管的二極管連接。
圖3A示出了包括本發(fā)明的SRAM的完整半導(dǎo)體芯片CH的布置。在此，在半導(dǎo)體芯片CH中，排列了多個(gè)單元陣列塊CAB。在每一個(gè)單元陣列塊CAB中，排列了多個(gè)單元陣列CA。在每一個(gè)單元陣列CA中，存儲單元MC和阱接觸單元TU是按照下面所要描述的那樣進(jìn)行排列的。此外，在每一個(gè)單元陣列塊CAB中，在每一個(gè)單元陣列CA的末端設(shè)置包括保護(hù)單元的保護(hù)部分HO。
圖4示出了單元陣列CA的一部分的布置，并示出了與圖3A的虛線所包圍的部分相對應(yīng)的區(qū)域。單元陣列CA包括按照矩陣排列并且在X和Y方向中延伸的多個(gè)存儲單元MC。此外，阱接觸單元TU被排列在每一個(gè)存儲單元MC的X方向中，使多個(gè)存儲單元MC中的每一個(gè)與電源VDD和地GND相連。在示出的范例中，阱接觸單元TU被設(shè)置在單元陣列CA的一端。在每一個(gè)存儲單元MC上，一對位線DL1和DL2在Y方向中延伸。在阱接觸單元TU上，一個(gè)電源線VDDL和一個(gè)地線GNDL沿著Y方向延伸。盡管圖4中省略了圖1的字線WL，在下層區(qū)域中由多晶硅制成的字線在X方向中延伸，此外，在上層區(qū)域中，作為下層字線的延續(xù)部分的由金屬制成的字線在X方向中延伸。
接下來詳細(xì)說明在SRAM的單元陣列CA中的一個(gè)存儲單元MC、其中的一個(gè)阱接觸單元TU、設(shè)置在由圖4的交替長和短虛線包圍的區(qū)域R中的單元陣列CA的一端的保護(hù)部分HO。另外，阱接觸單元TU和保護(hù)部分HO之間的邊界同樣表示單元陣列CA和保護(hù)部分之間的邊界，并且在圖4中由點(diǎn)P表示。圖5到8的每一個(gè)示出了存儲單元MC、阱接觸單元TU和保護(hù)部分HO的擴(kuò)散層、柵極層、第一布線層、電容電極層以及第二布線層的布置。圖9到12分別是圖8的線路A-A’、線路B-B’、線路C-C’以及線路D-D’的截面圖。
圖5是示出了擴(kuò)散層和柵極層的平面圖。N型擴(kuò)散層103、P型擴(kuò)散層104以及柵極電極106被用于形成存儲單元MC中的N溝道MOS晶體管Q3到Q6和P溝道MOS晶體管Q1和Q2。在阱接觸單元TU中，盡管柵極電極106部分地與N型擴(kuò)散層103交叉，沒有晶體管在相交部分形成。此外，在保護(hù)部分HO中，形成了作為保護(hù)單元的由N型擴(kuò)散層103和柵極電極107組成的N溝道MOS晶體管Q11。結(jié)合圖9到12的截面圖來說明圖5的配置。在硅襯底100中形成場絕緣膜101。在由場絕緣膜101包圍的區(qū)域內(nèi)形成N型擴(kuò)散層103和P型擴(kuò)散層104。在本實(shí)施例中，在N型硅襯底100中形成P型阱102，并且在P型阱102中形成N型擴(kuò)散層103。不用說，可以使用P型硅襯底。在硅襯底100的表面上形成薄的硅氧化膜，并且在其上形成多晶硅膜。然后，使這些膜形成希望的形狀，從而形成柵極絕緣膜105和柵極電極106。即，使硅氧化膜形成圖樣來形成柵極絕緣膜105，并且使多晶硅膜形成圖樣來形成柵極電極106。此外，在本實(shí)施例中，在柵極電極106的兩側(cè)上形成側(cè)壁106a，并且MOS晶體管具有LDD結(jié)構(gòu)。然而，為了便于解釋，附圖中省略了LDD層。在存儲單元MC中，使用每一個(gè)擴(kuò)散層和柵極電極從而形成了六個(gè)MOS晶體管Q1到Q6。在形成MOS晶體管Q1到Q6的同時(shí)，在保護(hù)部分HO中形成MOS晶體管Q11。此外，發(fā)送晶體管Q5和Q6的柵極電極隨著字線WL在X方向中延伸。字線WL與阱接觸單元TU在X方向中相交。
圖6是示出了第一布線層的平面圖。為了與MOS晶體管Q1到Q6和Q11相連，形成多個(gè)通孔V1。通過第一通孔V1相連的第一布線層H1被形成為所希望的圖樣。結(jié)合圖9到12的截面圖來說明圖6的結(jié)構(gòu)。在圖5的柵極電極106和柵極電極107上形成第一中間層絕緣膜111。在中間層絕緣膜111中，形成多個(gè)第一通孔V1，以便達(dá)到擴(kuò)散層103和104以及阱接觸單元TU中的柵極電極。通過在穿過中間層絕緣膜111的通孔中形成由TiN(氮化鈦)構(gòu)成的阻擋金屬膜112、在其中埋入例如W(鎢)的布線金屬113、并且根據(jù)化學(xué)機(jī)械拋光(CMP)方法使其表面經(jīng)歷平面化以便沖洗中間層絕緣膜111的表面，來形成第一通孔V1。還在其上形成第二中間層絕緣膜121。在第二中間層絕緣膜121之上形成圖4的第一布線層H1。
作為所謂的埋入布線層來形成第一布線層H1。通過將由TiN構(gòu)成的阻擋金屬膜122和例如W的布線金屬123埋入在幾乎第二中間層絕緣膜121的整個(gè)厚度中形成為希望圖樣的凹槽中，準(zhǔn)備第一布線層H1。參考圖6，第一布線層H1部分地形成節(jié)點(diǎn)布線線路N1和N2，用于使存儲單元MC中的晶體管Q1到Q6的源極端子、漏極端子以及柵極互相連接。即，由第一節(jié)點(diǎn)布線線路N1形成第一布線層H1，用于使負(fù)載晶體管Q1、驅(qū)動(dòng)晶體管Q3以及發(fā)送晶體管Q5的源極端子與發(fā)送晶體管Q4的柵極相連。此外，形成第一布線層H1作為第二節(jié)點(diǎn)布線線路N2，用于使負(fù)載晶體管Q2、發(fā)送晶體管Q4以及發(fā)送晶體管Q6的源極端子與驅(qū)動(dòng)晶體管Q3的柵極相連。第一布線層H1的另一部分形成下電源線UVDDL和下地線UGNDL。第一布線層H1的另外一部分形成與頂層中的位線DL1和DL2電連接的繼電電極T11，如下面所述的。
同時(shí)，如圖6所示，在阱接觸單元TU中，第一布線層H1部分地形成從存儲單元MC延伸出來的下電源線UVDDL和下地線UGNDL。第一布線層H1的另一個(gè)部分形成與圖6未示出的上金屬字線電連接的繼電電極T12。在保護(hù)部分HO中，第一布線層H1的一部分形成延伸到柵極電極107和源極(N型擴(kuò)散層103)的下地線UGNDL，并且其另一部分形成延伸到MOS晶體管Q11的漏極(N型擴(kuò)散層103)的繼電電極T13。
圖7是示出了第二布線層的平面圖。結(jié)合圖9到12的截面圖來說明圖7的結(jié)構(gòu)。從第二中間層絕緣膜121中露出由阻擋金屬膜122和布線金屬123形成的第一布線層H1的上表面和下側(cè)表面。在露出第一布線層H1的表面上形成由氮化硅構(gòu)成的薄的電容絕緣膜131。按照這種方式，第一布線層H1被電容絕緣膜131覆蓋。此外，在電容絕緣膜131上形成具有所要求圖樣的、由例如W的高熔點(diǎn)金屬構(gòu)成的第二布線層H2。電容絕緣膜131上的第二布線層H2被用于形成上電容電極132。第二布線層H2被形成為具有遠(yuǎn)大于第一布線層H1的露出部分的厚度。因此，上電容電極132完全地填滿了在第一布線層H1的圖樣之間形成的凹處，并幾乎水平。形成第二布線層H1，即上電容電極132，覆蓋存儲單元MC的幾乎整個(gè)區(qū)域，除了包括繼電電極T11的區(qū)域之外。此外，在阱接觸單元TU中，形成上電容電極132，不干擾與下面所述頂層中的電源線VDDL相連的第二通孔V2。此外，第二布線層H2的一部分延伸到保護(hù)部分HO。
現(xiàn)在，簡要說明第一布線層H1、電容絕緣膜131和第二布線層H2(上電容電極132)的制造過程。如圖13A所示，在第二中間層絕緣膜121的幾乎整個(gè)厚度中形成所要求圖樣的凹槽。形成由TiN構(gòu)成的阻擋金屬膜122來覆蓋凹槽的表面。然后，將由W構(gòu)成的無線金屬123埋入凹槽中。根據(jù)CMP方法對阻擋金屬膜122進(jìn)行平面化，以便與第二中間層絕緣膜121的表面平齊。按照這種方式，如圖13B所示，準(zhǔn)備了埋入第二中間層絕緣膜121中的第一布線層H1。其后，如圖13C所示，將第二中間層絕緣膜121蝕刻到所希望的深度，以便從第二中間層絕緣膜121中露出第一布線層H1的上部分。結(jié)果，露出了第一布線層H1的上表面和上側(cè)表面。然后，根據(jù)CVD方法，在整個(gè)表面上形成具有所希望厚度的氮化硅膜，從而形成電容絕緣膜131。此外，如圖13D所示，通過在電容絕緣膜131上濺射形成W膜，從而形成第二布線層H2。第二布線層H2被形成為具有遠(yuǎn)大于第一布線層H1的露出部分的厚度。形成的W膜完全地填滿第一布線層H1的圖樣之間的凹處。此后，選擇性地將第二布線層H2和位于第二布線層之下的電容絕緣膜131蝕刻為所要求的圖樣。如果需要，根據(jù)圖13D的虛線所示的CMP方法拋光第二布線層H2的表面，并因此使其平整。去除了超出圖13D虛線的部分，獲得平坦的表面。
在具有第二布線層H2的區(qū)域內(nèi)，利用作為第二布線層H2的上電容電極132、位于上電容電極之下的電容絕緣膜131以及位于電容絕緣膜131之下的第一布線層H1，形成電容器。即，電容器包括上電容電極132、第一布線層H1和介入它們之間的電容絕緣膜131。在用作節(jié)點(diǎn)布線線路N1的第一布線層H1中形成電容器C1。在用作節(jié)點(diǎn)布線線路N2的第一布線圖像H1中形成電容器C2。此外，在用作下地線UGNDL的第一布線層H1中形成電容器C3。在用作下電源線UVDDL的第一布線層H1中形成電容器C4。如圖1所示，因此節(jié)點(diǎn)布線線路N1和N2與電容器C1和C2相連。此外，電容器C1和C2經(jīng)由第二布線層H2與電容器C3和C4串聯(lián)。即，電容器C3被設(shè)置在電容器C1和下地線UGNDL之間，以及電容器C4被設(shè)置在電容器C1和下電源線UVDDL之間。此外，電容器C3被設(shè)置在電容器C2和下地線UGNDL之間，以及電容器C4被設(shè)置在電容器C2和下電源線UVDDL之間。換句話說，在電容器C1和地線GND之間經(jīng)由下地線UGNDL形成電容器C3，以及在電容器C1和電源線VDD之間經(jīng)由下電源線UVDDL形成電容器C4。類似地，在電容器C2和地線GND之間經(jīng)由下地線UGNDL形成電容器C3，以及在電容器C2和電源線VDD之間經(jīng)由下電源線UVDDL形成電容器C4。
回到參考圖7，在第二布線層H2上形成第二通孔V2。第二通孔V2位于存儲單元MC中的繼電電極T11之上。此外，在阱接觸單元TU中的繼電電極T12、下電源線UVDDL以及下地線UGNDL之上形成第二通孔V2。在保護(hù)部分HO中的第二布線層H2和繼電電極T13的延伸部分上形成第二通孔V2。如圖9到12所示，在第二布線層H2上形成第三中間層絕緣膜141。在第三中間層絕緣膜141中形成第二通孔V2。通過利用由TiN構(gòu)成的阻擋金屬膜142覆蓋在第三中間層絕緣膜141中形成的穿孔的表面、以及在其中埋入例如W的布線金屬143并且使膜平坦以便與第三中間層絕緣膜141平齊，制備第二通孔V2。
圖8是示出了第三布線層的平面圖。第三布線層H3形成存儲單元MC中的位線DL1和DL2。此外，第三布線層H3形成阱接觸單元TU中的電源線VDDL、地線GNDL以及繼電電極T3。另外，繼電電極T3與示出的上金屬字線相連。這些布線線路經(jīng)由第二通孔V2與下層布線線路相連。例如，在存儲單元MC中，位線DL1和DL2通過第二通孔V2、繼電電極T11和第一通孔V1與發(fā)送晶體管Q5和Q6的漏極端子相連。在保護(hù)部分HO中，第三布線層H3形成與布線線路CNT相連的保護(hù)單元，布線線路CNT用于使上電容電極132和MOS晶體管Q11的漏極相連。與布線線路CNT相連的保護(hù)單元經(jīng)由第二通孔V2與上電容電極132和MOS晶體管Q11的漏極相連。結(jié)合圖9到12的截面圖來說明圖8的結(jié)構(gòu)。在第三中間層絕緣膜141上，具有多層TiN/Al(鋁)/TiN結(jié)構(gòu)的第三布線層H3被形成為所希望的圖樣。電源線VDDL通過第二通孔V2、下電源線UVDDL以及第一通孔V1與負(fù)載晶體管Q1和Q2的源極端子相連。地線GNDL通過第二通孔V2、下地線UGNDL以及第一通孔V1與驅(qū)動(dòng)晶體管Q3和Q4的源極端子相連。第三布線層H3的繼電電極T3通過第二通孔V2、繼電電極T11以及第一通孔V1與字線WL相連。另外，字線WL與上金屬字線MWL相連，以便減少其阻抗值。在保護(hù)部分HO中，與布線線路CNT相連的保護(hù)單元的一端通過第二通孔V2與上電容電極132相連，并且其另一端通過第二通孔V2、繼電電極T13以及第一通孔V1與MOS晶體管Q11的漏極相連。
在上述配置的SRAM中，通過使用第一布線層H1(即節(jié)點(diǎn)布線線路N1和N2)、下地線UGNDL以及下電源線UVDDL，此外，電容絕源膜131覆蓋這些布線線路的上表面和上側(cè)表面，以及上電容電極132作為在電容絕緣膜131之上形成的第二布線層H2，形成了電容器C1到C4。然后，設(shè)置在節(jié)點(diǎn)布線線路N1和N2以及上電容電極132之間的電容器C1和C2通過相同的上電容電極132與設(shè)置在下地線UGNDL和下電源線UVDDL之間的電容器C3和C4串聯(lián)。此外，與電容器C3和C4串聯(lián)的電容器C1和C2進(jìn)一步經(jīng)由電容器C3或C4與地GND或電源VDD相連。簡而言之，電容器C1到C4中的每一個(gè)跟與兩個(gè)驅(qū)動(dòng)晶體管Q3和Q4的源極端子相連的節(jié)點(diǎn)布線線路N1和N2并聯(lián)連接。例如，形成電容器C1的第一布線層H1和節(jié)點(diǎn)布線線路N1經(jīng)由負(fù)載晶體管Q1與電源VDD相連，并且經(jīng)由電容器C1和C4與電源VDD相連。此外，作為電容器C1到C4中共享的節(jié)點(diǎn)N3的上電容電極132與MOS晶體管Q11的漏極相連。同時(shí)，作為電容器C1到C4中共享的節(jié)點(diǎn)N3的上電容電極132經(jīng)由MOS晶體管Q11與下地線UGNDL相連。
參考圖1，如上所述，電容器C1和C3連接在節(jié)點(diǎn)布線線路N1和地GND之間，并且電容器C1和C4連接在節(jié)點(diǎn)布線線路N1和電源VDD之間。此外，電容器C2和C3連接在節(jié)點(diǎn)布線線路N2和地GND之間，以及電容器C2和C4連接在節(jié)點(diǎn)布線線路N2和電源VDD之間。此外，電容器C1和C2連接在節(jié)點(diǎn)布線線路N1和N2之間。通過應(yīng)用α線，在硅襯底中產(chǎn)生電子和空穴對，并且電子(負(fù)電荷)和空穴(正電荷)影響存儲在存儲單元中的數(shù)據(jù)。因此，通過應(yīng)用α線所產(chǎn)生的電子和空穴會(huì)導(dǎo)致軟故障。然而，利用上述結(jié)構(gòu)，連接在節(jié)點(diǎn)布線N1和N2以及地GND和電源VDD之間的電容器C1到C4增加了電容，從而提高了抗軟故障的能力。此外，在本實(shí)施例中，從連接在節(jié)點(diǎn)布線線路N1和N2之間的電容器C1和C2中產(chǎn)生的節(jié)點(diǎn)間電容進(jìn)一步提高了抗軟軟故障能力。此外，不像日本未審專利公開No.10-163440的技術(shù)，不必要在兩層中形成節(jié)點(diǎn)布線線路N1和N2對，并且可以在單個(gè)層中形成這些布線線路。因此，對于節(jié)點(diǎn)布線線路不需要采用復(fù)雜的制作處理。
此外，在實(shí)施例中，在包括下地線UGNDL和下電源線UVDDL以及節(jié)點(diǎn)布線線路N1和N2的幾乎整個(gè)存儲單元MC上，形成第二布線層H2，第二布線層H2形成電容器C1到C4的上電容電極。此外，第二布線層H2的上表面是平坦的，因此上第三中間層絕緣膜141和在其上形成的第三布線層H3可以在幾乎整個(gè)存儲單元MC上獲得平面。因此，可以避免絕緣膜和布線線路的形成時(shí)會(huì)發(fā)生的斷開。因此，相比于在一個(gè)存儲單元中排列多個(gè)上電容電極的非專利文獻(xiàn)1的結(jié)構(gòu)，可以縮減延伸到周邊部分的上電容電極的整個(gè)長度，并且可以減少與周邊部分的高度差。此外，優(yōu)選地，上電容電極處于浮空狀態(tài)、與電源相連的狀態(tài)或接地狀態(tài)中。此外，如果上電容電極處于浮空狀態(tài)中，優(yōu)選的是保護(hù)單元連接在浮空狀態(tài)中的上電容電極和電源線或地線之間。
此外，如果由于CDM測試對SRAM進(jìn)行充電，則可以對作為上電容電極132的第二布線層H2進(jìn)行充電。然而，在上述結(jié)構(gòu)中，上電容電極132，即圖1的節(jié)點(diǎn)N3與作為保護(hù)部分HO的保護(hù)單元的MOS晶體管Q11相連，因此第二布線層H2中聚積的電荷經(jīng)由MOD晶體管Q11流過下地線UGNDL。因此，可能避免由于上電容電極132和上電容電極之下的節(jié)點(diǎn)布線線路N1和N2或下地線UGNDL之間的放電而導(dǎo)致的電容絕緣膜的損壞。因此，避免上電容電極132與節(jié)點(diǎn)布線線路N1和N2或下地線UGNDL短路，確保足夠的節(jié)點(diǎn)電容和較高的抗軟故障能力。
在第一實(shí)施例中，在節(jié)點(diǎn)布線線路N1和N2、下地線UGNDL和下電源線UVDDL上形成了作為第二布線層H2的上電容電極132。然而，對于下地線UGNDL和下電源線UVDDL，至少可以在下地線UGNDL上形成上電容電極。相比于只在節(jié)點(diǎn)布線線路上形成電極的相關(guān)技術(shù)的結(jié)構(gòu)，即使這種結(jié)構(gòu)也可以增加節(jié)點(diǎn)電容。
此外，在第一實(shí)施例中，在下地線UGNDL和下電源線UVDDL上形成上電容電極132，使上電容電極132可能延伸到相鄰存儲單元。具體地在使存儲單元最小化的情況中，為了形成上電容電極132，不必要使用更精細(xì)的掩膜圖樣。因此，利于掩膜設(shè)計(jì)，并且可以容易地制作上電容電極。
在第一實(shí)施例中，針對每一個(gè)單元陣列CA形成保護(hù)單元，然而如圖3B所示，在多個(gè)單元陣列CA中可以共享一個(gè)保護(hù)部分HO。在這種情況中，電容電極可以是針對多個(gè)單元陣列CA共同設(shè)置的，并且電容電極與保護(hù)部分HO電連接。此外，可以在單元陣列CA的兩側(cè)上設(shè)置保護(hù)部分。另外，如果上電容電極被負(fù)充電，保護(hù)部分可以被設(shè)置在單元陣列和電源線之間。即，在上電容電極132和電源線之間設(shè)置保護(hù)單元。
第一實(shí)施例說明了將本發(fā)明的電容器應(yīng)用于SRAM的范例，然而本發(fā)明適用于除了SRAM之外的任意半導(dǎo)體集成電路元件的電容器。即，由與半導(dǎo)體集成電路元件的電路單元相連的下層布線線路組成的下電容電極組成電容器的一部分，并且下電容電極只需要至少包括由下層布線線路組成的電源線和地線之一。根據(jù)本發(fā)明的半導(dǎo)體集成電路元件，使用由下層布線線路組成的下電容電極的上表面和側(cè)表面，形成了電容器，并且電源線或地線被用作下電容電極，增加了電容器電容。此外，上電容電極可以延伸出電源線或地線，并因此可以是整個(gè)電路單元。使由于上電容電極而導(dǎo)致的高度差最小化，獲得了平坦表面，并且確保了在其上形成的上層布線層的平坦表面。因此，可靠地形成上層布線層。在將本發(fā)明的半導(dǎo)體集成電路元件應(yīng)用于SRAM的情況中，不僅節(jié)點(diǎn)布線線路而且下電源線或下地線可以被用作下電容電極，從而可以增加節(jié)點(diǎn)電容，以增加用于存儲數(shù)據(jù)的電荷，并提高了抵抗由于α線的應(yīng)用而導(dǎo)致的軟故障的能力，即使縮減SRAM的單元尺寸和布線線路寬度。
顯而易見的是，本發(fā)明不局限于上述實(shí)施例，并且可以被修改和改變，而不脫離本發(fā)明的范圍和精神。
權(quán)利要求
1.一種半導(dǎo)體集成電路元件，其中包括電路單元，形成在半導(dǎo)體襯底之上；以及多個(gè)電容器，形成在半導(dǎo)體襯底之上，每一個(gè)電容器包括下電容電極，由與電路單元相連的下層布線線路組成；電容絕緣膜，覆蓋下層布線線路的上表面和側(cè)表面；以及上電容電極，形成在電容絕緣膜之上，下電容電極至少包括由下層布線線路形成的電源線和地線之一。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路元件，其中，下電容電極被埋入在半導(dǎo)體襯底之上形成的中間層絕緣膜中形成的槽中，以及從中間層絕緣膜中露出下電容電極的上表面和至少側(cè)表面的一部分，電容絕緣膜覆蓋從中間層絕緣膜中露出的下電容電極的露出表面，以及至少上電容電極的一部分與下電容電極的露出表面相對。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路元件，其中，電路單元是SRAM的存儲單元，以及SRAM包括驅(qū)動(dòng)晶體管對，其中利用節(jié)點(diǎn)布線線路對至少將驅(qū)動(dòng)晶體管對中柵極和漏極交叉連接，多個(gè)電容器包括每一個(gè)與節(jié)點(diǎn)布線線路對相連的電容器對，以及電容器的下電容電極由節(jié)點(diǎn)布線線路以及至少下地線和下電源線之一形成。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路元件，其中，SRAM具有六個(gè)晶體管，包括發(fā)送晶體管對，每一個(gè)發(fā)送晶體管連接在節(jié)點(diǎn)布線線路對和位線對之間；以及負(fù)載晶體管對，每一個(gè)負(fù)載晶體管與驅(qū)動(dòng)晶體管對相連。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路元件，其中，上電容電極覆蓋節(jié)點(diǎn)布線線路以及至少下地線和下電源線之一。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路元件，其中，上電容電極至少處于浮空狀態(tài)、與電源電勢相連的狀態(tài)和接地狀態(tài)之一。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路元件，其中，上電容電極處于浮空狀態(tài)中，并且保護(hù)單元連接在上電容電極和電源線或地線之間。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路元件，其中，在存儲單元區(qū)域上，除了與上層布線線路電連接的部分，形成上電容電極。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路元件，其中，保護(hù)單元由MOS晶體管、雙極晶體管組成，或由二極管以及發(fā)送晶體管、驅(qū)動(dòng)晶體管以及負(fù)載晶體管組成。
10.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路元件，其中，在半導(dǎo)體襯底上排列多個(gè)存儲單元作為存儲單元，以及上電容電極延伸到相鄰存儲單元。
11.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路元件，其中，SRAM至少包括一個(gè)存儲單元以及阱接觸單元，阱接觸單元用于使存儲單元與由上層布線線路組成的電源線和地線相連，以及下電源線和下地線延伸到阱接觸單元，并且分別與阱接觸單元中的電源線和地線電連接。
12.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路元件，其中，SRAM至少包括一個(gè)存儲單元以及阱接觸單元，阱接觸單元用于使存儲單元與由上層布線線路組成的電源線和地線相連，以及在存儲單元線路的至少一側(cè)上設(shè)置保護(hù)單元，其中在所述至少一側(cè)上，存儲單元和阱接觸單元排列在一個(gè)方向上。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路元件，其中，保護(hù)單元一一對應(yīng)地與存儲單元線路相連。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路元件，其中，保護(hù)單元共同與多個(gè)存儲單元線路相連。
15.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路元件，其中，依次在存儲單元中的晶體管上形成第一布線層、第二布線層和第三布線層，第一布線層形成節(jié)點(diǎn)布線線路、下電源線和下地線，第二布線層形成上電容電極，以及第三布線層形成上層布線線路。
全文摘要
提供一種能夠增加電容器電容的半導(dǎo)體集成電路元件。根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路元件包括電路單元，形成在半導(dǎo)體襯底之上；以及電容器，形成在半導(dǎo)體襯底之上。電容器包括下電容電極，由與電路單元相連的下層布線線路組成；電容絕緣膜，覆蓋下層布線線路的上表面和側(cè)表面；以及上電容電極，形成在電容絕緣膜之上，下電容電極至少包括由下層布線線路形成的電源線和地線之一。
文檔編號H01L27/04GK1819210SQ20061000422
公開日2006年8月16日 申請日期2006年1月27日 優(yōu)先權(quán)日2005年2月3日
發(fā)明者二階堂裕文, 平林誠滋 申請人:恩益禧電子股份有限公司