專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，特別是涉及提高了VDSS耐壓的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
參照圖10及圖11，以MOSFET為例說明現(xiàn)有的半導(dǎo)體裝置及其制造方法。
如圖10，在n+型硅半導(dǎo)體襯底21上層積n-型外延層22等，設(shè)置漏極區(qū)域20，并在其表面設(shè)置多個p型溝道區(qū)域24。在相鄰的溝道區(qū)域24間的n-型外延層表面，介由柵極絕緣膜31設(shè)置柵極電極33。柵極電極33的其周圍由層間絕緣膜36覆蓋。另外，在溝道區(qū)域24表面設(shè)置n+型源極區(qū)域35，其與源極電極38接觸。
在上述所謂的平面結(jié)構(gòu)的MOSFET中，已公知如下技術(shù)，在相鄰的溝道區(qū)域24間的n-型外延層22表面配置雜質(zhì)濃度比外延層22的高的n型雜質(zhì)層40。在耐壓為600V的MOSFET的情況下，可將n型雜質(zhì)層40的雜質(zhì)濃度提高到約1×1016cm-3。由此，具有將MOSFET導(dǎo)通狀態(tài)下的源極-漏極間電阻降低的效果(例如參照專利第2622378號)。
參照圖11說明上述的MOSFET的制造方法。
準(zhǔn)備在n+型硅半導(dǎo)體襯底21上層積n-型外延層22等的襯底，形成漏極區(qū)域20。對n-型外延層22的整個面離子注入n型雜質(zhì)(例如磷P)(圖11(A))。然后，形成柵極氧化膜31及柵極電極33，以柵極電極33為掩模，離子注入p型雜質(zhì)(例如硼B(yǎng))(圖11(B))。然后，通過熱處理將n型雜質(zhì)及p型雜質(zhì)擴散，形成n型雜質(zhì)層40及溝道區(qū)域24。在溝道區(qū)域24表面形成源極區(qū)域31(圖11(C))。然后，由層間絕緣膜覆蓋柵極電極33，形成源極電極(未圖示)。
專利文獻1專利第2622378號公報在圖10所示的MOSFET中，柵極電極33下方的漏極區(qū)域20在MOSFET為導(dǎo)通狀態(tài)時，作為向襯底垂直方向流過電流的區(qū)域起作用。即，在導(dǎo)通狀態(tài)時，由于漏極區(qū)域20的電阻越低越好，故在相鄰的溝道區(qū)域間的漏極區(qū)域20表面(下面將該區(qū)域稱作π部45)配置雜質(zhì)濃度高的n型雜質(zhì)層40。
另一方面，在MOSFET為截止?fàn)顟B(tài)時，施加漏極-源極電壓，構(gòu)成反向偏壓，從與溝道區(qū)域24的pn結(jié)擴散耗盡層50，使其耗盡化，提高耐壓。即，為謀求漏極區(qū)域20的低電阻化，最好提高π部45的雜質(zhì)濃度。但是，如果將π部45的雜質(zhì)濃度提高到必要濃度以上，如圖10的虛線，存在耗盡層50的擴張寬度變窄，耐壓劣化的問題。
另外，通過擴散形成的溝道區(qū)域24中，從底面到側(cè)面的曲率變大，在底部附近，相鄰的溝道區(qū)域24的間隔加寬。即，在表面附近被完全夾斷的耗盡層50也在溝道區(qū)域24的底部附近變得夾斷不充分，存在在溝道區(qū)域24的角部(參照圖10的區(qū)域a)容易引起擊穿的問題。
另外，由于在形成柵極電極之前進行n型雜質(zhì)層40的離子注入(參照圖11(A))，故在柵極電極形成中的熱處理中雜質(zhì)(例如磷)被擴散。因此，存在如下問題，在形成溝道區(qū)域24后，溝道區(qū)域24的深度容易比π部45的深度淺，VDSS低下。

發(fā)明內(nèi)容
本發(fā)明是鑒于這樣的課題構(gòu)成的，本發(fā)明第一方面提供半導(dǎo)體裝置，其具有一導(dǎo)電型半導(dǎo)體襯底；在所述襯底上層積有一導(dǎo)電型半導(dǎo)體層的漏極區(qū)域；反向?qū)щ娦蜏系绤^(qū)域，其在所述半導(dǎo)體層表面設(shè)有多個；一導(dǎo)電型雜質(zhì)區(qū)域，其設(shè)于相鄰的所述溝道區(qū)域之間，具有與該溝道區(qū)域的側(cè)面大致垂直的接合面；柵極電極，其設(shè)于所述一導(dǎo)電型雜質(zhì)區(qū)域上方的所述半導(dǎo)體層表面；絕緣膜，其覆蓋所述柵極電極；一導(dǎo)電型源極區(qū)域，其設(shè)于所述溝道區(qū)域表面。
本發(fā)明第二方面提供半導(dǎo)體裝置的制造方法，其具有在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層，形成漏極區(qū)域，形成第一絕緣膜的工序；在所述第一絕緣膜上形成柵極電極的工序；在所述柵極電極外側(cè)形成多個反向?qū)щ娦蜏系绤^(qū)域的工序；形成具有與所述溝道區(qū)域的側(cè)面大致垂直的接合面的一導(dǎo)電型雜質(zhì)區(qū)域的工序；在所述溝道區(qū)域表面形成一導(dǎo)電型源極區(qū)域的工序；形成覆蓋所述一導(dǎo)電型雜質(zhì)區(qū)域上方的所述柵極電極的第二絕緣膜的工序。
本發(fā)明第三方面提供半導(dǎo)體裝置的制造方法，其具有在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層，形成漏極區(qū)域，并在整個面上形成第一絕緣膜的工序；在所述第一絕緣膜上形成以規(guī)定的分離寬度分離的多個柵極電極的工序；在所述多個柵極電極間的所述半導(dǎo)體層表面注入一導(dǎo)電型雜質(zhì)的區(qū)域；在所述多個柵極電極外側(cè)的所述半導(dǎo)體層表面注入反向?qū)щ娦碗s質(zhì)的工序；進行熱處理，形成多個溝道區(qū)域、和具有與該溝道區(qū)域的側(cè)面大致垂直的接合面的一導(dǎo)電型雜質(zhì)區(qū)域的工序；在所述溝道區(qū)域表面形成一導(dǎo)電型源極區(qū)域的工序；形成一體覆蓋所述多個柵極電極的第二絕緣膜的工序。


圖1(A)是說明本發(fā)明半導(dǎo)體裝置的剖面圖，(B)是其剖面圖；圖2是說明本發(fā)明半導(dǎo)體裝置的特性圖；圖3是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖4是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖5是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖6是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖7是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖8(A)～(B)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖9是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖10是說明現(xiàn)有的半導(dǎo)體裝置的剖面圖；圖11(A)～(C)是說明現(xiàn)有的半導(dǎo)體裝置的制造方法的剖面圖。
符號說明粘固1 n+型半導(dǎo)體襯底2 n-型外延層(漏極區(qū)域)4 溝道區(qū)域11 柵極氧化膜13 柵極電極14 n型雜質(zhì)區(qū)域15 源極區(qū)域16 層間絕緣膜
18 源極電極21 n+型半導(dǎo)體襯底22 n-型外延層(漏極區(qū)域)24 溝道區(qū)域31 柵極氧化膜33 柵極電極35 源極區(qū)域36 層間絕緣膜38 源極電極40 n型雜質(zhì)層45 π部50 耗盡層具體實施方式
參照圖1～圖9，以n溝道型MOSFET為例說明本發(fā)明的實施例。
圖1是表示第一實施例的MOSFET的結(jié)構(gòu)的剖面圖。圖表示一個單元的剖面圖，配置多個這樣的單元，構(gòu)成MOSFET。
MOSFET具有半導(dǎo)體襯底1、半導(dǎo)體層2、溝道區(qū)域4、一導(dǎo)電型雜質(zhì)區(qū)域14、柵極電極13、柵極絕緣膜11、層間絕緣膜16、源極區(qū)域15。
準(zhǔn)備在n+型硅半導(dǎo)體襯底1上層積例如n-型外延層2的襯底，設(shè)置漏極區(qū)域10。在n-型外延層2表面設(shè)置p型溝道區(qū)域4。溝道區(qū)域4是通過進行離子注入及擴散而在外延層2表面設(shè)置多個的p型雜質(zhì)區(qū)域。另外，也有通過進行雜質(zhì)擴散，在半導(dǎo)體襯底2上形成低電阻層1的情況。
在n-型外延層2表面設(shè)置柵極氧化膜11，并在柵極氧化膜11上配置柵極電極13。在柵極電極13上設(shè)置層間絕緣膜16，且柵極電極13由柵極氧化膜11及層間絕緣膜16將周圍覆蓋。
如圖，構(gòu)成一個單元的柵極電極13由分離寬度LKT的分離孔12分離成兩個。分離的柵極電極13a、13b由一個層間絕緣膜16覆蓋。被分離的柵極電極13a、13b的各柵極寬度Lg均等。柵極電極13例如在平面圖案中被配置成帶狀，溝道區(qū)域4也在其兩側(cè)配置成帶狀。
源極區(qū)域15是設(shè)于溝道區(qū)域4的高濃度的n型雜質(zhì)區(qū)域，其配置于柵極電極13下方的一部分和其外側(cè)。源極區(qū)域15通過層間絕緣膜16間的接觸孔CH與源極電極18接觸。
在柵極電極13下方的n-型外延層2表面設(shè)置n型雜質(zhì)區(qū)域14。n型雜質(zhì)區(qū)域14的側(cè)面形成與相鄰的溝道區(qū)域4側(cè)面大致垂直的接合面。另外，n型雜質(zhì)區(qū)域14的底部和溝道區(qū)域4的底部大致位于同一深度。
分離了的柵極電極13a、13b相對n型雜質(zhì)區(qū)域14對稱配置。即，如點劃線，分離孔12的中心線和n型雜質(zhì)區(qū)域14的中心線大致一致。另外，柵極寬度Lg為溝道區(qū)域4的深度Xch以下。由此，得到具有與溝道區(qū)域4的側(cè)面大致垂直的接合面，且與溝道區(qū)域4具有同一深度的n型雜質(zhì)區(qū)域14。對此后述。另外，雖省略圖示，而在襯底1背面形成漏極電極。另外，由于以下分離的柵極電極13a、13b相同，故使用柵極電極13a進行說明。
圖1(B)是表示在截止?fàn)顟B(tài)下施加了漏極-源極電壓時的耗盡層50的形態(tài)的剖面圖。另外，層間絕緣膜16及源極電極18被省略。
在本實施例中，n型雜質(zhì)區(qū)域14的側(cè)面具有與相鄰的溝道區(qū)域4的側(cè)面大致垂直的接合面，且n型雜質(zhì)區(qū)域14底部和溝道區(qū)域4底部處于大致同一的深度。即，溝道區(qū)域4的剖面形狀不是其端部具有曲率的彎曲形狀，相鄰的兩個溝道區(qū)域4以表面附近及底部分別均等的距離分開。另外，n型雜質(zhì)區(qū)域14以將從兩側(cè)的溝道區(qū)域4延伸的耗盡層50夾斷的條件設(shè)置。具體地說，分離了的柵極電極13a的分離寬度LKT∶溝道區(qū)域的深度Xch＝0.15以下∶1。
由此，如虛線所示，n型雜質(zhì)區(qū)域14內(nèi)的耗盡層50從兩側(cè)的溝道區(qū)域4擴展，進行夾斷，并在襯底深度方向(垂直方向)，耗盡層50大致均勻地擴展。
目前，在溝道區(qū)域底部的彎曲部分(圖10的a區(qū)域)，存在耗盡層的夾斷不充分，容易被擊穿的問題，而在本實施例中，可避免該問題，提高耐壓。
另外，夾著柵極電極13的溝道區(qū)域4的間隔在表面及底部均等，且耗盡層50被充分夾斷，因此，可提高n型雜質(zhì)區(qū)域14的雜質(zhì)濃度。即，在導(dǎo)通狀態(tài)下，可謀求低導(dǎo)通的電阻化。
這樣，在本實施例中，溝道區(qū)域4的底部和n型雜質(zhì)區(qū)域14的底部大致形成在同一面上。而且，在截止?fàn)顟B(tài)下施加漏極-源極電壓時，將從兩側(cè)溝道區(qū)域4延伸的耗盡層50在n型雜質(zhì)區(qū)域14內(nèi)夾斷。
由此，可得到確保規(guī)定的耐壓，且在導(dǎo)通的狀態(tài)下謀求低導(dǎo)通電阻化的半導(dǎo)體裝置。
其次，說明本發(fā)明的第二實施例。
如第一實施例所示，通過將柵極寬度Lg設(shè)為溝道區(qū)域4的深度Xch以下，可使n型雜質(zhì)區(qū)域14和溝道區(qū)域4的接合面垂直地形成。而且，通過在n型雜質(zhì)區(qū)域14內(nèi)沿襯底深度(垂直)方向均勻地夾斷耗盡層50，可得到規(guī)定的耐壓。
在第二實施例中，對得到規(guī)定耐壓的MOSFET更具體地進行說明。另外，由于結(jié)構(gòu)與圖1所示的相同，故參照圖1進行說明。
在第二實施例中，以可施加大于或等于600V的漏極-源極間電壓的即可實施大于或等于600V的耐壓的MOSFET為例進行說明。
與第一實施例相同，為使n型雜質(zhì)區(qū)域14和相鄰的溝道區(qū)域4的側(cè)面相互間形成大致垂直的接合面，而將柵極長度Lg設(shè)為溝道區(qū)域4的深度Xch以下。另外，由于將溝道區(qū)域4的深度和n型雜質(zhì)區(qū)域14的深度設(shè)為相同，故溝道區(qū)域4和n型雜質(zhì)區(qū)域14的各雜質(zhì)的劑量為相同程度。
而且，在第二實施例中，將柵極電極13的分離寬度LKT和溝道區(qū)域4的深度Xch之比(LKT∶Xch)設(shè)為0.15以下∶1。具體地說，LKT＝0.6μm，Xch＝4μm。另外，將n-型外延層2的比電阻設(shè)為15Ω·cm～20Ω·cm。
通過將分離寬度LKT和溝道區(qū)域4的深度Xch設(shè)為上述的條件，得到將耗盡層50充分夾斷，且具有大致垂直的接合面的pn結(jié)。因此，可將n型雜質(zhì)區(qū)域14的雜質(zhì)濃度提高到1×1017cm-3。另外，此時的溝道區(qū)域4的雜質(zhì)濃度也為1×1017cm-3。
即，在導(dǎo)通的狀態(tài)下，由于n型雜質(zhì)區(qū)域14，即柵極電極13正下方的作為電流經(jīng)路的區(qū)域(現(xiàn)有的π部)的雜質(zhì)濃度高，故可以以低電阻流過電流，可降低MOSFET的導(dǎo)通電阻。另一方面，在截止?fàn)顟B(tài)下，可使耗盡層50均勻地向襯底深度(垂直)擴展，即使在施加了600V程度的漏極-源極間電壓的情況下，也可以使耗盡層50沿襯底垂直方向均勻地擴展。即，可提供兼具低導(dǎo)通電阻和高耐壓(600V程度)的MOSFET。
圖2是表示分離寬度LKT和漏極-源極電壓(VDSS)的關(guān)系的圖。將分離寬度LKT改變，以相同條件的雜質(zhì)濃度形成n型雜質(zhì)區(qū)域14，并評價了耐壓(VDSS)。另外，n型雜質(zhì)區(qū)域14的劑量為1.5×1013cm-2。
由此，如果分離寬度LKT＝0.6μm以下，則耗盡層充分夾斷，可得到實現(xiàn)600V耐壓的n型雜質(zhì)區(qū)域14。
參照圖3～圖9，以第二實施例的情況為例說明本實施例的MOSFET的制造方法。
本實施例的半導(dǎo)體裝置的制造方法包括在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層，形成漏極區(qū)域，并在整個面上形成第一絕緣膜的工序；在第一絕緣膜上形成以規(guī)定的分離寬度分離的多個柵極電極的工序；對多個柵極電極間的半導(dǎo)體層表面注入一導(dǎo)電型雜質(zhì)的工序；對多個柵極電極外側(cè)的半導(dǎo)體層表面注入反向?qū)щ娦碗s質(zhì)的工序；進行熱處理，形成多個溝道區(qū)域、和具有與溝道區(qū)域的側(cè)面大致垂直的接合面的一導(dǎo)電型雜質(zhì)區(qū)域的工序；在溝道區(qū)域表面形成一導(dǎo)電型源極區(qū)域的工序；形成一體覆蓋多個柵極電極的第二絕緣膜的工序。
第一工序(參照圖3)準(zhǔn)備在n+型硅半導(dǎo)體襯底1上層積n-型外延層等，構(gòu)成漏極區(qū)域10的襯底。對整個面進行熱氧化(1000℃程度)，根據(jù)閾值將柵極氧化膜11形成為例如厚度1000程度。
第二工序(參照圖4)在整個面上堆積非摻雜的多晶硅層，高濃度地注入·擴散例如磷(P)，謀求高導(dǎo)電率化。以所希望的圖案的光致抗蝕膜(未圖示)為掩模，進行干式蝕刻，形成柵極電極13。MOSFET的一個單元由分別具有相同的柵極寬度Lg，且由分離孔12分離成兩個的柵極電極13a、13b構(gòu)成。即，形成柵極電極13的圖案的同時形成分離孔12，而形成分離的柵極電極13a、13b。分離孔12的寬度(分離寬度LKT)例如為0.6μm程度。另外，也可以在整個面上堆積摻雜了雜質(zhì)的多晶硅后，進行構(gòu)圖，形成柵極電極13。另外，柵極電極13的構(gòu)圖和分離孔12也可以由不同工序形成。由于分離了的柵極電極13a、13b為同一結(jié)構(gòu)，故下面使用柵極電極13a進行說明。
分離了的柵極電極13a的柵極寬度Lg為之后形成的溝道區(qū)域的深度以下，例如2.0μm程度。
第三工序(參照圖5)在整個面上形成光致抗蝕膜PR，并進行構(gòu)圖，使分離孔12及其周邊露出。以光致抗蝕膜PR為掩模，離子注入n型雜質(zhì)(例如磷P)。例如劑量為1.0×1013cm-2程度，加速能量120KeV。n型雜質(zhì)經(jīng)由從分離孔12露出的柵極氧化膜11注入到n-型外延層2表面。即，如圖，分離孔12正下方的分離寬度LKT的n-型外延層2的表面區(qū)域構(gòu)成n型雜質(zhì)的注入?yún)^(qū)域。
第四工序(參照圖6)再次形成光致抗蝕膜PR，殘留通過光刻法至少覆蓋分離孔12上的光致抗蝕膜PR。向兩個柵極電極13外側(cè)的n-型外延層2表面離子注入p型雜質(zhì)(例如硼B(yǎng))。在此，p型雜質(zhì)和第三工序的n型雜質(zhì)的劑量為相同程度。例如在硼的情況下，以加速能量80KeV，劑量2×1013cm-2進行離子注入。另外，夾著柵極電極13的兩側(cè)的n-型外延層2表面構(gòu)成p型雜質(zhì)的注入?yún)^(qū)域。
第五工序(參照圖7)進行熱處理(1150℃，180分鐘)，擴散n型雜質(zhì)及p型雜質(zhì)，在夾著柵極電極13的兩側(cè)形成溝道區(qū)域4，并在分離孔12下方形成n型雜質(zhì)區(qū)域14。
由分離孔12注入的n型雜質(zhì)向襯底的深度(垂直)反向擴散，同時，也向橫(水平)向擴散。即，通過將分離了的柵極電極13a的柵極長度Lg設(shè)為溝道區(qū)域4的深度Xch以下，n型雜質(zhì)區(qū)域14的側(cè)面與相鄰的溝道區(qū)域4側(cè)面形成大致垂直的接合面。另外，通過以第四工序的條件進行離子注入，n型雜質(zhì)區(qū)域14的底部和溝道區(qū)域4的底部擴散到大致同一的深度。
另外，分離寬度LKT∶溝道區(qū)域4的深度Xch＝0.15以下∶1。具體地說，LKT＝0.6μm，Xch＝4μm。由此，可在n型雜質(zhì)區(qū)域14內(nèi)充分夾斷耗盡層。
即，由于可抑制溝道區(qū)域4的底部附近的擊穿，故可將n型雜質(zhì)區(qū)域14的雜質(zhì)濃度提高為比以往的高，可降低導(dǎo)通時的電流經(jīng)路的電阻。
在根據(jù)特性更深地形成溝道區(qū)域4的深度Xch時，進一步進行擴散。由此，n型雜質(zhì)區(qū)域14的寬度會變動，而只要是在施加VDSS時進行夾斷的范圍內(nèi)，則沒有問題。
第六工序(參照圖8)由新的光致抗蝕膜PR形成使溝道區(qū)域4的局部露出的掩模，并離子注入n+型雜質(zhì)(例如砷As)。注入能量為100KeV程度，劑量為5×1015cm-2程度(圖8(A))。
然后，利用CVD法在整個面上堆積作為層間絕緣膜的PSG(PhosphorusSilicate Glass)等絕緣膜16’。通過該成膜時的熱處理(不到1000℃，60分鐘程度)擴散n型雜質(zhì)，形成源極區(qū)域15(圖8(B))。
第七工序(參照圖9)以新的光致抗蝕膜(未圖示)為掩模，蝕刻絕緣膜16’，并殘留層間絕緣膜16的同時，形成接觸孔CH。層間絕緣膜16一體覆蓋n型雜質(zhì)區(qū)域14上的分離了的柵極電極13a、13b。
然后，在整個面上形成勢壘金屬層(未圖示)，將鋁合金噴濺為20000～50000程度的膜厚。進行合金化處理，形成構(gòu)圖成所希望的形狀的源極電極18，得到圖1所示的最終結(jié)構(gòu)。
以上，在本發(fā)明的實施例中，以n溝道型MOSFET為例進行了說明，但在反向?qū)щ娦蚿溝道型MOSFET中也可以同樣實施。另外，不限于此，只要是在一導(dǎo)電型半導(dǎo)體襯底1下方配置了反向?qū)щ娦桶雽?dǎo)體層的以絕緣柵型雙極晶體管即IGBT(Insulated Gate Bipolar Transistor)為主的絕緣柵型半導(dǎo)體元件，則可同樣地實施，并得到相同的效果。
根據(jù)本發(fā)明，第一，通過設(shè)置n型雜質(zhì)區(qū)域，可形成溝道區(qū)域的側(cè)面與n型雜質(zhì)區(qū)域大致垂直的接合面。因此，溝道區(qū)域的間隔在表面附近和底部附近大致相等間隔。而且，由于以將從兩側(cè)的溝道區(qū)域延伸的耗盡層夾斷的條件(雜質(zhì)濃度及寬度)形成n型雜質(zhì)區(qū)域，從而耗盡層在溝道區(qū)域底部附近也充分夾斷。由此，可避免溝道區(qū)域的角部(圖10的區(qū)域a)的擊穿。
具體地說，通過將溝道區(qū)域的深度Xch設(shè)為一個單元的分離的柵極電極的柵極長度Lg以上，在用于形成溝道區(qū)域的擴散工序中，可設(shè)置具有與溝道區(qū)域的側(cè)面垂直的接合面，且與溝道區(qū)域具有同一深度的n型雜質(zhì)區(qū)域。
另外，通過設(shè)定分離了的柵極電極的分離寬度LKT∶溝道區(qū)域的深度Xch＝0.6以下∶4，可形成與溝道區(qū)域形成垂直的接合面的n型雜質(zhì)區(qū)域，且可將n型雜質(zhì)區(qū)域的寬度形成為在該區(qū)域內(nèi)夾斷耗盡層的寬度。由此，可得到大于或等于600V的漏極-源極間電壓VDSS。另外，由于在溝道區(qū)域底部附近也充分夾斷，故可將n型雜質(zhì)區(qū)域的雜質(zhì)濃度提高到1×1017cm-3，可實現(xiàn)導(dǎo)通狀態(tài)下的低電阻化和截止?fàn)顟B(tài)下的耐壓的提高。
第二，在形成柵極電極后，進行n型雜質(zhì)區(qū)域的離子注入，在用于形成溝道區(qū)域的擴散工序中，形成n型雜質(zhì)區(qū)域。由此，不受柵極電極形成中的熱處理的影響，可容易地控制n型雜質(zhì)區(qū)域的深度。
另外，通過控制溝道區(qū)域和n型雜質(zhì)區(qū)域的劑量，可將它們的底部形成為大致均等的深度。例如，由硼(加速能量80KeV，劑量2×1013cm-2)離子注入溝道區(qū)域，由磷(加速能量120KeV，劑量1×1013cm-2)離子注入n型雜質(zhì)區(qū)域，并進行1150℃的熱處理而形成時，構(gòu)成大致均等的深度。此時，n型雜質(zhì)區(qū)域相比現(xiàn)有技術(shù)形成更高的雜質(zhì)濃度(1×1017cm-3程度)，而由于耗盡層沿襯底深度(垂直)方向均勻地夾斷，故可得到規(guī)定的耐壓。例如，在本實施例中，在n-型外延層的比電阻ρ為15Ω·cm～20Ω·cm時，可得到大于或等于600V的漏極-源極間耐壓。
權(quán)利要求
1.一種半導(dǎo)體裝置，其具有一導(dǎo)電型半導(dǎo)體襯底；在所述襯底上層積有一導(dǎo)電型半導(dǎo)體層的漏極區(qū)域；反向?qū)щ娦蜏系绤^(qū)域，其在所述半導(dǎo)體層表面設(shè)有多個；一導(dǎo)電型雜質(zhì)區(qū)域，其設(shè)于相鄰的所述溝道區(qū)域之間，具有與該溝道區(qū)域的側(cè)面大致垂直的接合面；柵極電極，其設(shè)于所述一導(dǎo)電型雜質(zhì)區(qū)域上方的所述半導(dǎo)體層表面；絕緣膜，其覆蓋所述柵極電極；一導(dǎo)電型源極區(qū)域，其設(shè)于所述溝道區(qū)域表面。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述一導(dǎo)電型雜質(zhì)區(qū)域的底部和所述溝道區(qū)域的底部大致位于同一深度。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，一個被所述絕緣膜覆蓋的所述柵極電極以規(guī)定的分離寬度被分離成多個，且分別具有相同的柵極寬度。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，所述柵極寬度為所述溝道區(qū)域的深度以下。
5.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，所述分離寬度和所述溝道區(qū)域深度之比為0.15以下1。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，在截止?fàn)顟B(tài)下施加漏極-源極電壓時，從所述溝道區(qū)域向所述一導(dǎo)電型雜質(zhì)區(qū)域擴展的耗盡層被夾斷。
7.一種半導(dǎo)體裝置的制造方法，其具有在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層，形成漏極區(qū)域，形成第一絕緣膜的工序；在所述第一絕緣膜上形成柵極電極的工序；在所述柵極電極外側(cè)形成多個反向?qū)щ娦蜏系绤^(qū)域的工序；形成具有與所述溝道區(qū)域的側(cè)面大致垂直的接合面的一導(dǎo)電型雜質(zhì)區(qū)域的工序；在所述溝道區(qū)域表面形成一導(dǎo)電型源極區(qū)域的工序；形成覆蓋所述一導(dǎo)電型雜質(zhì)區(qū)域上方的所述柵極電極的第二絕緣膜的工序。
8.一種半導(dǎo)體裝置的制造方法，其具有在一導(dǎo)電型半導(dǎo)體襯底上層積一導(dǎo)電型半導(dǎo)體層，形成漏極區(qū)域，并在整個面上形成第一絕緣膜的工序；在所述第一絕緣膜上形成以規(guī)定的分離寬度分離的多個柵極電極的工序；在所述多個柵極電極間的所述半導(dǎo)體層表面注入一導(dǎo)電型雜質(zhì)的區(qū)域；在所述多個柵極電極外側(cè)的所述半導(dǎo)體層表面注入反向?qū)щ娦碗s質(zhì)的工序；進行熱處理，形成多個溝道區(qū)域、和具有與該溝道區(qū)域的側(cè)面大致垂直的接合面的一導(dǎo)電型雜質(zhì)區(qū)域的工序；在所述溝道區(qū)域表面形成一導(dǎo)電型源極區(qū)域的工序；形成一體覆蓋所述多個柵極電極的第二絕緣膜的工序。
9.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于，所述柵極電極的柵極寬度為所述溝道區(qū)域的深度以下。
10.如權(quán)利要求7或8所述的半導(dǎo)體裝置的制造方法，其特征在于，所述一導(dǎo)電型雜質(zhì)區(qū)域和所述溝道區(qū)域為同等的雜質(zhì)濃度。
11.如權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于，所述一導(dǎo)電型雜質(zhì)區(qū)域的雜質(zhì)濃度為1×1017cm-3程度。
12.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于，所述分離寬度和所述溝道區(qū)域的深度之比為0.15以下1。
13.如權(quán)利要求7或8所述的半導(dǎo)體裝置的制造方法，其特征在于，所述一導(dǎo)電型雜質(zhì)區(qū)域的底部和所述溝道區(qū)域的底部形成于大致同一深度。
14.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于，所述源極區(qū)域通過離子注入及擴散形成。
15.如權(quán)利要求7或8所述的半導(dǎo)體裝置的制造方法，其特征在于，在形成所述柵極電極之后，進行形成所述一導(dǎo)電型雜質(zhì)區(qū)域的雜質(zhì)的離子注入。
16.如權(quán)利要求7或8所述的半導(dǎo)體裝置的制造方法，其特征在于，所述一導(dǎo)電雜質(zhì)區(qū)域形成在截止?fàn)顟B(tài)下施加漏極-源極電壓時，將從所述溝道區(qū)域擴展的耗盡層夾斷的寬度。
全文摘要
本發(fā)明提供半導(dǎo)體裝置及其制造方法，為降低導(dǎo)通狀態(tài)的電流經(jīng)路的電阻，而提高柵極電極下方的π部的雜質(zhì)濃度。但是，用于溝道區(qū)域具有從底面到側(cè)面變大的曲率，故雜質(zhì)濃度過高，則在π部深的位置，耗盡層未充分接觸，存在耐壓劣化的問題。在柵極電極下方設(shè)置n型雜質(zhì)區(qū)域。通過將柵極長度設(shè)為溝道區(qū)域的深度以下，形成n型雜質(zhì)區(qū)域的側(cè)面與相鄰的溝道區(qū)域的側(cè)面大致垂直的接合面。由此，耗盡層向襯底深度方向均勻地擴展，故可確保規(guī)定的耐壓。另外，由于夾著柵極電極的溝道區(qū)域的間隔在表面及底面均勻，故可提高n型雜質(zhì)區(qū)域的雜質(zhì)濃度，謀求低導(dǎo)通電阻化。
文檔編號H01L21/336GK1835249SQ20061000420
公開日2006年9月20日 申請日期2006年1月28日 優(yōu)先權(quán)日2005年3月17日
發(fā)明者佐山康之, 岡田哲也, 及川慎, 石田?？? 櫛山和成 申請人:三洋電機株式會社