專(zhuān)利名稱(chēng)：應(yīng)變硅、柵極構(gòu)建的費(fèi)米場(chǎng)效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及制造方法，尤其涉及場(chǎng)效應(yīng)晶體管(FET)及其制造方法。
背景技術(shù)：
費(fèi)米FET器件已由本發(fā)明的受讓人--Thunderbird Technologies及其他實(shí)體進(jìn)行了多年的深入探究。費(fèi)米FET晶體管在如下美國(guó)專(zhuān)利中進(jìn)行了描述4984043，4990974，5151759，5194923，5222039，5367186，5369295，5371396，5374836，5438007，5440160，5525822，5543654，5698884，5786620，58 14869，5885876，和6555872，它們都被轉(zhuǎn)讓給本發(fā)明的受讓人，這里通過(guò)引用將其公開(kāi)結(jié)合到本文中，如同在本文中充分說(shuō)明一樣。
在較粗糙的幾何結(jié)構(gòu)條件下，電源電壓可以足夠高以允許對(duì)n和p溝道費(fèi)米FET器件使用簡(jiǎn)并摻雜的多晶硅柵極。對(duì)于更深等比例縮小的CMOS技術(shù)，中間能帶隙柵極材料可用于提供能更適于器件運(yùn)行的器件閾電壓，無(wú)論對(duì)高性能(低VT)或低功率(較高Vi)應(yīng)用。參照例如5952701號(hào)美國(guó)專(zhuān)利。這是因?yàn)橘M(fèi)米FET的溝道工程能用特定摻雜分布來(lái)實(shí)現(xiàn)器件設(shè)計(jì)的低場(chǎng)的好處。器件設(shè)計(jì)者可以權(quán)衡亞閾值行為(包括IOFF、亞閾值斜率S、漏極誘發(fā)勢(shì)壘降低(DIBL)和VT滑離)與性能(包括給柵極堆疊帶來(lái)技術(shù)限制的IDSAT(截止與導(dǎo)通比較電流)))))和電容量、氧化層厚度tox、鑄造工具箱等)和產(chǎn)品需求等)的比較以及產(chǎn)品需要量。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的示范性實(shí)施例的場(chǎng)效應(yīng)晶體管包括襯底中的應(yīng)變硅溝道；襯底中在應(yīng)變硅溝道的兩端的源極區(qū)/漏極區(qū)；應(yīng)變硅溝道上的柵極絕緣層；以及柵極絕緣層上的柵極。應(yīng)變硅溝道的摻雜、襯底的摻雜和/或應(yīng)變硅溝道的深度被配置成可在場(chǎng)效應(yīng)晶體管的閾電壓條件下在柵極絕緣層和鄰近該柵極絕緣層的應(yīng)變硅溝道中產(chǎn)生接近零垂直的電場(chǎng)。此外，柵極被配置成可提供接近于硅的中間能帶隙的柵極逸出功。因此，可提供具有應(yīng)變硅溝道和具有中間能帶隙逸出功的柵極的費(fèi)米FET。
在一些實(shí)施例中，在襯底和應(yīng)變硅溝道之間提供了松弛硅-鍺緩沖層。松弛硅-鍺緩沖層被配置成可將應(yīng)變施加到應(yīng)變硅溝道。此外，在一些實(shí)施例中，柵極包含多晶硅-鍺。在另一些實(shí)施例中，還可以在所述多晶硅-鍺上遠(yuǎn)離柵極絕緣層地設(shè)置多晶硅層。
在一些實(shí)施例中，柵極被配置成可提供在硅的中間能帶隙上下約0.3eV范圍內(nèi)的柵極逸出功。此外，在另一些實(shí)施例中，柵極被配置成可提供約4.7eV的柵極逸出功。
在另一些實(shí)施例中，溝道的摻雜、襯底的摻雜和/或溝道的深度根據(jù)下式來(lái)選擇 其中Xi是溝道深度，NA是襯底摻雜，ND是溝道摻雜，εs是硅的介電常數(shù)，以及q是基本電荷。
本領(lǐng)域技術(shù)人員會(huì)理解到本發(fā)明的實(shí)施例在上文中被描述為包含在閾值條件下具有接近零的垂直電場(chǎng)并結(jié)合應(yīng)變硅溝道和中間能帶隙柵極的費(fèi)米FET。在另一些實(shí)施例中，還可提供這些因素的部分結(jié)合。因此，在一些實(shí)施例中，費(fèi)米FET可配有應(yīng)變硅溝道和柵極，該柵極被配置成可提供不接近硅的中間能帶隙的柵極逸出功。在另一些實(shí)施例中，費(fèi)米FET可配有被配置成可提供接近于硅的中間能帶隙的柵極逸出功的柵極，并包含未應(yīng)變的溝道。在再一些實(shí)施例中，不是費(fèi)米FET的常規(guī)MOSFET可配有應(yīng)變硅溝道和中間能帶隙柵極。
根據(jù)本發(fā)明的示范性實(shí)施例，場(chǎng)效應(yīng)晶體管可通過(guò)在襯底上外延生長(zhǎng)松弛硅-鍺緩沖層，在松弛硅-鍺緩沖層上外延生長(zhǎng)應(yīng)變硅溝道，并在應(yīng)變硅溝道的兩端形成源極區(qū)/漏極區(qū)來(lái)制作。在應(yīng)變硅溝道上形成柵極絕緣層，并且在柵極絕緣層上形成被配置成可提供接近于硅的中間能帶隙的柵極逸出功的柵極。應(yīng)變硅溝道的摻雜、襯底的摻雜和/或應(yīng)變硅溝道的深度可被配置成可在場(chǎng)效應(yīng)晶體管的閾電壓條件下在柵極絕緣層中和在鄰近該柵極絕緣層的應(yīng)變硅溝道中產(chǎn)生接近零的垂直電場(chǎng)。在一些實(shí)施例中，在外延生長(zhǎng)松弛硅-鍺緩沖層和/或應(yīng)變硅溝道時(shí)通過(guò)選擇性外延生長(zhǎng)來(lái)形成所述源極區(qū)/漏極區(qū)。
圖1圖示說(shuō)明了作為硅-鍺中鍺的含量的函數(shù)的逸出功。
圖2圖示說(shuō)明了與硅相比較，硅-鍺中空穴和電子的相對(duì)遷移率提高。
圖3圖示說(shuō)明了常規(guī)MOSFET和費(fèi)米FET器件的溝道中心的溝道摻雜分布。
圖4圖示說(shuō)明了常規(guī)MOSFET和費(fèi)米FET器件的溝道中心的橫向場(chǎng)分布。
圖5圖示說(shuō)明了常規(guī)MOSFET和費(fèi)米FET器件的柵極絕緣體(氧化層)中的橫向場(chǎng)的橫向分布。
圖6圖示說(shuō)明了在常規(guī)MOSFET和費(fèi)米FET器件表面上沿著器件溝道的襯底表面上的橫向場(chǎng)的橫向分布。
圖7是根據(jù)本發(fā)明的示范性實(shí)施例的硅-鍺、硅-鍺柵極費(fèi)米FET上的應(yīng)變硅的橫剖面圖。
圖8是表示在圖7的晶體管的閾電壓條件下的摻雜分布和耗盡區(qū)的一維溝道結(jié)構(gòu)的示意圖。
具體實(shí)施例方式 柵極工程 對(duì)于深亞微米(DSM)費(fèi)米FET，可能需要獨(dú)立于其他器件特征來(lái)靈活設(shè)置或調(diào)諧柵極逸出功。例如，柵極逸出功可獨(dú)立于襯底摻雜、柵極氧化層厚度及器件幾何結(jié)構(gòu)。有了這種能力，n溝道和p溝道柵極材料就能分開(kāi)進(jìn)行調(diào)諧，以便相互獨(dú)立地設(shè)置n溝道和p溝道器件閾電壓。然而，實(shí)際上，這種能力的獲得可能是昂貴的，因?yàn)樗赡芤褂镁哂羞x擇改變逸出功(例如使用光刻)能力的真金屬柵極。
在常規(guī)MOSFET中使用Si1-xGex柵極是已知的，其中柵極堆疊可以是在淀積的結(jié)合Ge的多晶硅之上的多晶硅的分層結(jié)構(gòu)。還可在堆疊的底部使用無(wú)定形Si緩沖層，所述Si緩沖層結(jié)束了與Ge成分的再結(jié)晶過(guò)程。參照例如，Hellberg等人的“Work Function of Boron-Doped Polycrystalline Si1-xGex Films(硼摻雜的多晶Si1-xGex薄膜的逸出功)，”Device Letters(器件通訊)，Vol.18，No.9，Sept.1997，pp.456-458。Ge成分導(dǎo)致能帶隙變窄，引發(fā)逸出功的改變。當(dāng)柵極進(jìn)行簡(jiǎn)并p型摻雜時(shí)，逸出功改變到400mV，這已在Hellberg等人的文章中進(jìn)行描述。圖1是Hellberg等人的文章中報(bào)道的作為Si含量的函數(shù)的逸出功改變的再現(xiàn)。注意該圖示出作為Si含量的而不是當(dāng)前習(xí)慣的Ge含量的函數(shù)的逸出功。此外，圖例中的Ref7和Ref9指來(lái)自Hellberg等人的參考文獻(xiàn)。多晶Si1-xGex柵極的電子親和力非常接近于純Si的親和力。當(dāng)柵極堆疊進(jìn)行簡(jiǎn)并p型摻雜時(shí)，在價(jià)帶邊緣附近，由能帶隙縮小造成的費(fèi)米能級(jí)改變導(dǎo)致逸出功改變。Ge含量的實(shí)際值可以產(chǎn)生約4.9eV的逸出功。注意逸出功的實(shí)驗(yàn)值可能不同于圖1所示的數(shù)據(jù)。示例柵極結(jié)構(gòu)可能在多晶Si1-xGex層中具有50-70％的Ge含量(摩爾分?jǐn)?shù))并用1015cm-3的硼劑量進(jìn)行摻雜。
對(duì)于費(fèi)米FET設(shè)計(jì)，例如，由于低電壓電源(如VDD＝1.2V)，因此可能需要具有逸出功接近于4.72eV的中間能帶隙能級(jí)。邏輯設(shè)計(jì)通常使用至少3.5-4的VDD/VT比率，意味著可能需要不超過(guò)0.3-0.4V的VT。具有約4.7eV的真中間能帶隙逸出功的費(fèi)米FET設(shè)計(jì)能提供約0.4V的VT。但是，若只考慮n溝道器件，則4.9eV的SiGe柵極逸出功太高了，因?yàn)閂T將是約0.6V。因此，SiGe柵極逸出功會(huì)使設(shè)計(jì)低場(chǎng)費(fèi)米FET器件非常困難，因?yàn)樗a(chǎn)生的VT值一般會(huì)太高。
襯底工程 較近一段時(shí)間，已對(duì)CMOS技術(shù)的襯底和柵極中晶格應(yīng)變的影響進(jìn)行了相關(guān)工作。參照Fossum等人的“Performance Projections ofScaled CMOS device and Circuits With strained Si-on-SiGe channels(具有應(yīng)變Si-on-SiGe溝道的等比例縮小CMOS器件和電路的性能預(yù)測(cè))，”IEEE Transactions on Electron Device(IEEE電子器件學(xué)報(bào))，Vol.50，No.4，April，2003，pp.1042-1049，以及Miyata等人的“Electron transport properties of a strained Si layer on a relaxed Si1-xGexsubstrate by Monte Carlo simulation(蒙特卡羅模擬的松弛Si1-xGex襯底上的應(yīng)變Si層的電子輸運(yùn)性質(zhì))，”Applied Physics Letters(應(yīng)用物理通訊)，Vol.62，No.21，May，1993，pp.2661-2663。對(duì)CMOS晶片的襯底施加拉力和壓力可能對(duì)器件的性能產(chǎn)生深刻的影響。最顯著的影響可為既在體內(nèi)又在表面上的遷移率提高。外加應(yīng)變一般會(huì)減小受影響區(qū)中的能帶隙，這可能改變電荷載體的有效質(zhì)量，并可能產(chǎn)生較高的速率(及遷移率)。此外，聲子散射和表面粗糙的不良影響可以利用所述外加應(yīng)變來(lái)降低。以下文獻(xiàn)報(bào)告了對(duì)n溝道MOSFET最高45％的顯著遷移率提高。參照Goo等人的“Scalabilityof strained-Si nMOSFETs Down to 25 nm gate Length(柵極長(zhǎng)度低到25nm的應(yīng)變Si nMOSFET的可伸縮性)，”IEEE Electric Device Letters(IEEE電子器件通訊)，Vol.24，No.5，May，2003，pp.351-353。
實(shí)現(xiàn)所需應(yīng)變的一個(gè)方法是使用外延Si/Si1-xGex異質(zhì)結(jié)構(gòu)，即所謂的能帶隙工程。在該領(lǐng)域已進(jìn)行了大量的研究。近來(lái)進(jìn)行的工作是致力于理解有關(guān)的物理學(xué)和開(kāi)發(fā)適于器件和電路設(shè)計(jì)的實(shí)際模型，如這些文件所說(shuō)明的上面引用的Fossum等人和Miyata等人的出版物中及Lim等人的“Comparison of Threshold-Voltage Shifts forUniaxial and Biaxial Tensile-Stressed n-MOSFET(單軸和雙軸的張應(yīng)力n-MOSFET的閾電壓改變的比較)，”IEEE Electric Letters(IEEE電子通信)，Vol.25，No.11，Nov.2004，pp.731-733；以及Takagi等人的“Comparative study of phonon-limited mobility of two-dimensional electrons in strained and unstrained Si metal-oxide-semiconductor field-effect transistors(在應(yīng)變和非應(yīng)變Si金屬氧化層半導(dǎo)體場(chǎng)效應(yīng)晶體管中的二維電子的聲子限制遷移率的比較研究)，”Journal of Applied Physics(應(yīng)用物理雜志)，Vol.80，No.3，August，1996，pp.1567-1577。用于應(yīng)變溝道的許多其他技術(shù)對(duì)于本領(lǐng)域技術(shù)人員是公知的。從文獻(xiàn)中報(bào)告的該建模工作和實(shí)驗(yàn)結(jié)果，已經(jīng)發(fā)現(xiàn)由應(yīng)變產(chǎn)生的集成電路性能的實(shí)際提高一般根本不接近于由實(shí)測(cè)遷移率提高引起的預(yù)期提高。例如，已知的遷移率提高可能是約35％，而通過(guò)固有柵極延遲所測(cè)量到的實(shí)際性能增加，可能連20％都達(dá)不到。此外，遷移率的提高是以很高的代價(jià)換來(lái)的。
尤其是，因?yàn)闈撛诘奈锢碛绊懯悄軒蹲冋蛶н吘壱苿?dòng)，所以通常一些器件特征也被改變。第一個(gè)也可能是最顯著的影響是在器件的遷移率方面，而還有一個(gè)顯著影響是在器件的VT方面。減小的能帶隙和帶移動(dòng)可能改變溝道中流動(dòng)載流子的費(fèi)米能級(jí)，導(dǎo)致n和p溝道器件的VT減小。這種VT改變對(duì)雙軸張力應(yīng)變的n溝道器件可以是約150-200mV，而對(duì)單軸應(yīng)變器件會(huì)小一些。報(bào)告的p溝道器件的VT改變遠(yuǎn)小于n溝道器件的VT改變而一般被忽略。直到最近，才將注意力轉(zhuǎn)向理解VT改變的原因上。為補(bǔ)償VT的減小，一般需要在溝道中使用較重的摻雜，降低由電離雜質(zhì)散射引起的遷移率并抵消應(yīng)變引發(fā)的遷移率提高。此外，較重?fù)诫s一般導(dǎo)致較高的橫向場(chǎng)。
由能帶隙變窄引起的兩個(gè)其他潛在不良影響涉及溝道-源極/漏極結(jié)。能帶隙變窄一般引發(fā)結(jié)泄漏增加，這可能被較重溝道摻雜的潛在需要所加重。此外，應(yīng)變的區(qū)的結(jié)電容一般會(huì)增加，這會(huì)被潛在的較重?fù)诫s所再次加重，可能會(huì)降低器件的動(dòng)態(tài)性能。所有這些特征可共同顯著降低由常規(guī)MOSFET設(shè)計(jì)中的應(yīng)變所提供的好處。
溝道應(yīng)變的、柵極構(gòu)建的費(fèi)米FET 如前所述，將Si1-xGex柵極用于費(fèi)米FET設(shè)計(jì)一般會(huì)導(dǎo)致n溝道VT值過(guò)高?？赡苄枰业脚c柵極工程無(wú)關(guān)的降低器件VT的方法。溝道摻雜中存在某種范圍，若不是最佳的性能，VT范圍可能非常小。若Si1-xGex被應(yīng)用于費(fèi)米FET柵極，則Si1-yGey異質(zhì)結(jié)構(gòu)溝道的使用可能是有益的，其中y被用于區(qū)分襯底中的Ge含量和柵極堆疊中使用的Ge含量。在仔細(xì)考慮后，由于至少幾方面原因，的確是這種情況。
第一，VT改變?cè)从趹?yīng)變的溝道晶格。對(duì)于給定的一組n溝道費(fèi)米FET溝道條件，施加應(yīng)變能提供反方向的改變，利用Si1-xGex柵極為有效中間能帶隙逸出功改變提供剛好恰當(dāng)?shù)牧?。VT改變的量可能取決于許多因素。若Si1-yGey異質(zhì)結(jié)構(gòu)被用于提供應(yīng)變的溝道，則松弛緩沖層中的Ge(y)的量可能是關(guān)鍵因素。在前面引用的Fossum等人的文獻(xiàn)中已說(shuō)明了對(duì)于雙軸應(yīng)變Si，VT改變可經(jīng)驗(yàn)地表達(dá)為 ΔVT-SiGe＝Eg(Si)-Eg(Si/SiGe)＝0.4y(eV) 其被表達(dá)為有效能帶隙變窄，y是松弛緩沖層中的部分Ge含量。對(duì)于實(shí)際的Ge含量值，例如，室溫下y＝0.20，能帶隙減小約80meV。對(duì)于提供較高遷移率的較高的值(如y＝0.50)，ΔVT可能是約200mV。這非常接近于Si1-xGex柵極費(fèi)米FET所需的VT改變。注意，費(fèi)米FET結(jié)構(gòu)中的摻雜級(jí)通常遠(yuǎn)輕于常規(guī)表面溝道倒置(SCI)MOSFET。因此，使用應(yīng)變的Si-on-SiGe溝道結(jié)構(gòu)，摻雜可能不需要改變。從而，費(fèi)米FET結(jié)構(gòu)可以設(shè)計(jì)成就象真中間能帶隙逸出功正被用于柵極，所需的VT改變?cè)从赟i1-xGex柵極堆疊和Si-on-SiGe溝道結(jié)構(gòu)的結(jié)合一樣。注意，對(duì)VT的這種影響被認(rèn)為有損于n溝道SCI MOSFET并一般要求常規(guī)n溝道SCI MOSFET使用較重的摻雜。如前所述，關(guān)于p溝道SCI MOSFET的報(bào)告的VT改變接近0，并預(yù)期關(guān)于p溝道費(fèi)米FET的也接近0。
第二，應(yīng)變Si溝道能提供電子和空穴的遷移率的顯著提高，盡管采用不同的行為。圖2圖示說(shuō)明了所報(bào)告的對(duì)電子和空穴測(cè)量的遷移率提高。1.5MV/cm的電場(chǎng)值說(shuō)明了在全“接通”狀態(tài)下的SCIMOSFET中的典型的橫向場(chǎng)，VDS＝VGS＝VDD。對(duì)于電子，相對(duì)增加接近80％，對(duì)于空穴亦有類(lèi)似的低場(chǎng)值。這里要注意的一點(diǎn)是空穴遷移率具有比電子遷移率更強(qiáng)的與電場(chǎng)有關(guān)的滑離。在例如1MV/cm以上的高橫向場(chǎng)條件下，空穴的遷移率提高接近消失，而電子的相對(duì)提高保持不變。尚未了解這種情況的物理機(jī)制。
因?yàn)橘M(fèi)米FET可以通過(guò)設(shè)計(jì)而具有較低場(chǎng)/較低摻雜結(jié)構(gòu)，所以通過(guò)將應(yīng)變引入費(fèi)米FET，可以看到與遷移率提高有關(guān)的一些潛在的好處。首先，對(duì)于n溝道和p溝道費(fèi)米FET，“接通”狀態(tài)下較低的表面場(chǎng)能使器件朝著圖1中遷移率的絕對(duì)量較高的區(qū)運(yùn)行。因此，費(fèi)米FET的使用通常應(yīng)提供比常規(guī)SCI MOSFET更高的提高程度。更具體地說(shuō)，由于隨橫向場(chǎng)的更顯著的p溝道遷移率下降的緣故，p溝道費(fèi)米FET應(yīng)提供比其SCI對(duì)應(yīng)物更大的相對(duì)提高。這可能導(dǎo)致比文獻(xiàn)中報(bào)告的更顯著的總體CMOS性能提高。文獻(xiàn)中已說(shuō)明，多數(shù)雙軸應(yīng)力PMOS器件在大的垂直場(chǎng)條件下顯示出接近0的空穴遷移率提高。參照Thompson等人的“A Logic NanotechnologyFeaturing strained silicon(邏輯超微技術(shù)是應(yīng)變硅的特征)”，IEEEElectron Device Letters(IEEE電子通訊)，Vol.25，No.4，April 2004，pp.191-193。費(fèi)米FET溝道的較低垂直場(chǎng)應(yīng)對(duì)p溝道遷移率具有顯著影響。還應(yīng)當(dāng)注意，費(fèi)米FET一般導(dǎo)致較低的摻雜級(jí)，從而導(dǎo)致由于電離雜質(zhì)散射的緣故，可能導(dǎo)致減小的遷移率下降。
圖3說(shuō)明了對(duì)于典型的費(fèi)米FET和SCI MOSFET溝道分布，在溝道中心的溝道摻雜分布的示例。這些器件在LG＝0.18μm的條件下被設(shè)計(jì)，具有同樣的氧化層厚度和漏極結(jié)構(gòu)。對(duì)于SCI MOSFET，總摻雜和凈摻雜曲線接近相同而不能分辨，不同于費(fèi)米FET。注意，總摻雜曲線看上去對(duì)討論由電離雜質(zhì)散射引起的遷移率降低最相關(guān)。比較費(fèi)米FET的總摻雜和SCI MOSFET的總摻雜，能看出在接近表面處大約存在兩個(gè)總摻雜的減少的一個(gè)因素，該因素可能對(duì)遷移率具有顯著的積極的影響。
為說(shuō)明在常規(guī)SCI MOSFET和費(fèi)米FET之間場(chǎng)分布(Ey)的差別，圖4-6說(shuō)明了橫向電場(chǎng)分布的比較。使用了與圖3中相同的兩個(gè)示例SCI MOSFET和費(fèi)米FET。圖4是在全“接通”狀態(tài)下，VGS＝VDS＝VDD時(shí)，沿著與圖3中相同的垂直結(jié)構(gòu)圖例(溝道中心)的橫向(垂直)場(chǎng)分布Ey的曲線圖。費(fèi)米FET的表面場(chǎng)減小能清楚地看出，同樣可清楚看出氧化層場(chǎng)減小，這顯示在接近深度＝0的場(chǎng)尖峰中。圖5和6示出氧化層中和硅表面上在長(zhǎng)度(橫向或x)方向或溝道方向的場(chǎng)分布。在氧化層中，場(chǎng)分布的形狀基本相同，但幅度有偏移。然而，注意，硅中的橫向場(chǎng)Ey在溝道的源極和漏極端是相似的，但對(duì)于費(fèi)米FET，在溝道的其余部分上的幅度明顯更低。費(fèi)米FET場(chǎng)看上去一般比SCI MOSFET場(chǎng)低約2X，最高是在溝道夾斷點(diǎn)。在夾斷區(qū)中，費(fèi)米FET場(chǎng)的幅度更高，但為負(fù)值。這對(duì)器件可靠性有積極的影響。通常在溝道的預(yù)夾斷區(qū)中的費(fèi)米FET場(chǎng)更低，這與如下事實(shí)有關(guān)費(fèi)米FET設(shè)計(jì)可以在閾值條件下(VGS＝VT)在氧化層中和硅表面上具有接近零的場(chǎng)。通過(guò)設(shè)計(jì)而減小的場(chǎng)可為費(fèi)米FET提供改善的遷移率和電容特性。
如前所述，費(fèi)米FET可以在閾電壓條件下在氧化層中和硅表面上具有接近零的垂直電場(chǎng)。對(duì)于一維分析有效的較長(zhǎng)的溝道器件，可提供約50kV/cm或更小的垂直電場(chǎng)。對(duì)于摻雜增加的短溝道器件，氧化層厚度減小，而其他標(biāo)準(zhǔn)技術(shù)可用于減少短溝道影響，場(chǎng)可增加。因此，對(duì)于短溝道器件，可在閾電壓條件下建立約100-200kV/cm的垂直電場(chǎng)。這仍然比常規(guī)SCI MOSFET器件低約2-5倍。還應(yīng)注意，圖4-6示出的是在全“接通”狀態(tài)而不是在閾值條件下的器件的場(chǎng)。在費(fèi)米FET中，在閾電壓條件下可能很少或沒(méi)有“支持”場(chǎng)，SCIMOSFET則不同，它因?yàn)榇嬖隗w電荷，所以包含內(nèi)建場(chǎng)。換句話說(shuō)，費(fèi)米FET提供結(jié)耗盡區(qū)，而SCI MOSFET提供柵極耗盡區(qū)。因?yàn)橘M(fèi)米FET提供結(jié)耗盡區(qū)，在閾電壓條件下需要很小或不需要柵極場(chǎng)。
通過(guò)前面討論的考慮事項(xiàng)，根據(jù)本發(fā)明的實(shí)施例的費(fèi)米FET結(jié)構(gòu)可以由具有如下特性的三個(gè)結(jié)構(gòu)特征的組合來(lái)實(shí)現(xiàn) 1)Si1-xGex柵極堆疊(逸出功改變/減少多晶硅耗盡)； 2)費(fèi)米FET溝道結(jié)構(gòu)(意味著低場(chǎng)/低電容量的低摻雜和反摻雜)；以及 3)應(yīng)變Si-on-SiGe襯底(提高的遷移率，額外的VT改變來(lái)補(bǔ)償上面1和2中的結(jié)構(gòu)中的VT)。
還可在本發(fā)明的另一些實(shí)施例中提供這些結(jié)構(gòu)特征的部分組合。尤其是，可在本發(fā)明的另一些實(shí)施例中提供特征1和2、1和3以及2和3。
圖7是根據(jù)本發(fā)明的示范性實(shí)施例的應(yīng)變Si-on-SiGe費(fèi)米FET的橫剖面圖。這只是示意性的，而襯底、Si1-yGey緩沖和應(yīng)變層的實(shí)際范圍可改變。對(duì)于理想設(shè)計(jì)的費(fèi)米FET，溝道摻雜如圖8中略述的。這是圖7中的器件的溝道區(qū)的展開(kāi)圖；基本上是溝道分布的一維圖。使用圖8中定義的術(shù)語(yǔ)，摻雜能滿足下面討論的關(guān)系來(lái)實(shí)現(xiàn)理想的費(fèi)米FET特征。質(zhì)量上，這些特征包括在閾值上的柵極絕緣體中和襯底表面上接近0的場(chǎng)。為了說(shuō)明，考慮n溝道器件，而分析遵循有關(guān)溝道中的電荷和電壓的泊松方程的一維應(yīng)用。
參照?qǐng)D8，對(duì)于反摻雜結(jié)構(gòu)如費(fèi)米FET，可能有三個(gè)自由度和因素來(lái)負(fù)責(zé)管理溝道電壓和場(chǎng)分布。它們是費(fèi)米槽(tub)(或溝道注入)凈摻雜ND，底層襯底(或阱(well))凈摻雜NA和費(fèi)米槽結(jié)深度(對(duì)應(yīng)于溝道深度)xi，如圖8所示。耗盡區(qū)邊緣在VG＝VT的偏壓條件下用虛線表示。硅/氧化層界面被定義為xs＝0，而襯底(阱)偏壓VB＝0。通過(guò)1-D泊松方程的一解，該結(jié)構(gòu)的VT成為下式， VT＝VFB+Vbi 其中VFB是公知的由柵極對(duì)襯底逸出功的差ΦMS和混雜電荷定義的平帶電壓，為了分析，將其假定為0。對(duì)于摻雜多晶硅柵極，逸出功差能被表達(dá)為柵極和襯底(阱)之間的費(fèi)米能級(jí)差。Vbi是費(fèi)米槽對(duì)襯底結(jié)的內(nèi)建電壓并被定義為， 其中vth＝kT/q或公知的熱電壓。
注意，VT的表達(dá)式不依賴(lài)于柵極氧化層厚度xox。對(duì)于理想的費(fèi)米FET的確是這種情況；VT不依賴(lài)于氧化層厚度。對(duì)于上述情況，結(jié)果特征是氧化層和表面場(chǎng)接近零。為了使之成立，這三個(gè)自由度滿足如下關(guān)系 其中xi是結(jié)深度并等于耗盡區(qū)xn的溝道端延伸。如圖8所示，NA是以cm-3為單位的襯底(阱)摻雜，而ND是以cm-3為單位的費(fèi)米槽(溝道)摻雜。其他變量是物理常數(shù)，如硅或其他襯底的介電常數(shù)(εs)和基本電荷(q＝1.6H10-19庫(kù)侖)。
有了這樣建立的溝道結(jié)構(gòu)，VT就可如上面定義并可由柵極到襯底逸出功和溝道結(jié)的內(nèi)建電壓?jiǎn)为?dú)設(shè)置。注意，一般不存在對(duì)上述情況的唯一解決方案。確定因素xi，NA或ND中的任何兩個(gè)便可確定第三個(gè)。注意，柵極逸出功還可為多晶硅柵極摻雜的函數(shù)。為了降低多晶硅耗盡效應(yīng)并減少串連電阻，多晶硅或多晶硅鍺柵極通常被超重?fù)诫s或簡(jiǎn)并摻雜，因此這里不考慮多晶硅鍺柵極摻雜對(duì)柵極逸出功的貢獻(xiàn)。
因?yàn)檫@種分析只是一維的，可能有人懷疑針對(duì)很小的幾何結(jié)構(gòu)可能不一致，而可能的確是這種情況。強(qiáng)漏極場(chǎng)的影響可改變溝道電壓分布，從而改變場(chǎng)分布。因此，NA、ND和Xi的選擇可能不是任意的且可能受器件內(nèi)的短溝道效應(yīng)限制。當(dāng)器件尺寸減小時(shí)，根據(jù)常規(guī)按比例縮放實(shí)踐，諸如xox和xi等尺寸可能也需要減小，以使所述器件適當(dāng)?shù)亟刂埂．?dāng)尺寸xox和xi縮小時(shí)，摻雜NA和ND一般必須都增加以保持電壓分布，因此器件內(nèi)的電場(chǎng)一般具有相同的形狀。這樣做以保證器件能充分截止，并增加或最大化ION/IOFF比率。因此對(duì)于短溝道器件，一般不能使摻雜NA和ND的濃度任意地低。然而，注意，因?yàn)閳D7所示的費(fèi)米FET結(jié)構(gòu)提供內(nèi)建場(chǎng)，所以對(duì)給定的xox和xi一般使用比常規(guī)表面倒置MOSFET更輕的摻雜。最終影響可能是相對(duì)于常規(guī)表面倒置MOSFET來(lái)說(shuō)顯著減小了器件內(nèi)運(yùn)行的電場(chǎng)，即使對(duì)短溝道結(jié)構(gòu)也是如此。
注意，因?yàn)榭赏庋有纬蓤D7所示的結(jié)構(gòu)，所以有機(jī)會(huì)產(chǎn)生超陡(hyper-abrupt)溝道/阱分布，費(fèi)米FET可從中極大地受益。例如，利用選擇性外延技術(shù)，有可能提供具有在所述外延中預(yù)定義的費(fèi)米FET溝道條件的起始晶片。約20nm的應(yīng)變Si層可能在原處摻雜以完全包圍費(fèi)米槽。從而，可以由松弛Si1-yGey緩沖層的范圍來(lái)完全確定重?fù)诫s的襯底(阱)，允許形成超陡倒退或超突變溝道結(jié)構(gòu)。Si襯底可用陡倒退注入阱來(lái)?yè)诫s以防止閉鎖和軟錯(cuò)誤。利用現(xiàn)代退火工具，可能產(chǎn)生并維持特別尖銳的分布，一般這可能適合于極深亞微米器件結(jié)構(gòu)。重申一下，這可以使用光刻選擇外延工藝，其中外延硅區(qū)能以不同的摻雜級(jí)和類(lèi)型進(jìn)行生長(zhǎng)，例如，用于n溝道器件的約1017cm-3濃度的磷摻雜外延生長(zhǎng)，基于常規(guī)的掩膜技術(shù)的約1017cm-3濃度的硼摻雜外延生長(zhǎng)。
有可能形成遠(yuǎn)比利用純注入工藝技術(shù)可能做到的對(duì)稱(chēng)的n和p溝道器件。原因是通常使用的注入物質(zhì)由于負(fù)責(zé)其擴(kuò)散的物理機(jī)制的緣故會(huì)以不同的速率擴(kuò)散。例如，公知的是可用于p溝道費(fèi)米FET費(fèi)米槽(溝道)摻雜的硼在硅中是非?？斓臄U(kuò)散體，因此很難控制來(lái)形成薄的、極尖銳的分布。另一方面，可用于n溝道費(fèi)米FET費(fèi)米槽(溝道)摻雜的砷容易控制得多，因?yàn)樗侵氐亩嗟脑夭⑶覕U(kuò)散得較慢。若硼和砷分別被用于p溝道和n溝道費(fèi)米FET，則得到的溝道分布可能大不相同，從而導(dǎo)致了不均勻的電性能。上述外延技術(shù)的使用可使p溝道和n溝道費(fèi)米FET具有近乎相同的大小和形狀，從而引發(fā)更加均勻的電行為。
注意，在前文引用的Fossum等人的文獻(xiàn)中已認(rèn)識(shí)到p+多晶硅鍺柵極堆疊的使用可減少在使用Si-on-SiGe溝道結(jié)構(gòu)的常規(guī)p溝道MOSFET上的柵極耗盡和硼滲透影響。然而，這種討論集中在n溝道器件上，并論證了p+多晶硅鍺柵極堆疊和費(fèi)米FET溝道的結(jié)合如何能提供n溝道器件以及p溝道器件進(jìn)一步的性能提升。
摘要 如下方程可用于設(shè)計(jì)根據(jù)本發(fā)明的實(shí)施例的費(fèi)米FET。
對(duì)于VT和摻雜NA、ND和xi之間的關(guān)系，理論上的費(fèi)米FET溝道表達(dá)式如下 VT＝VFB+Vbi 其中，VFB＝ΦMS且Vbi＝vthln(NAND/ni2)，其中vth＝Kt/q(熱電壓)。
摻雜NA和ND可符合如下標(biāo)準(zhǔn) 其中xi是費(fèi)米槽(溝道)結(jié)ND端的深度，如圖8所示。包含對(duì)多晶Si1-xGex柵極和Si-on-SiGe襯底的影響，凈費(fèi)米FET閾電壓VTN變?yōu)? VTN＝ΦMS+Vbi-ΔVTG-ΔVTSUB 其中ΔVTG是由多晶Si1-xGex柵極結(jié)構(gòu)引起的VT改變。多晶Si1-xGex柵極中Ge含量x的值可根據(jù)圖1中的數(shù)據(jù)點(diǎn)確定來(lái)設(shè)置ΦMS或可根據(jù)實(shí)驗(yàn)數(shù)據(jù)獲得。項(xiàng)ΔVTSUB是由于Si1-yGey襯底而產(chǎn)生的額外VT改變并可按下式經(jīng)驗(yàn)地確定 ΔVTSUB＝Eg(Si)-Eg(Si/SiGe)＝0.4y 其中y是松弛Si1-yGey緩沖層中的Ge含量。
示例 如下示例只是解釋性的并不應(yīng)解釋成對(duì)本發(fā)明的限制。下面說(shuō)明長(zhǎng)溝道器件設(shè)計(jì)。如前面所討論的，由于短溝道效應(yīng)(如電荷共享)的緣故，最終器件閾值VTN可略低于長(zhǎng)溝道值。所述改變的精確量一般極難分析地確定且一般取決于在本討論中不考慮的大量因素。如下表達(dá)式用于確定設(shè)計(jì)表中的值 VTN＝ΦMS+VbiΔVTG-ΔVTSUB ΦMS＝φGp-φSUBp其中 其中，NApoly是多晶硅柵極摻雜 ΔVTSUB＝Eg(Si)-Eg(Si/SiGe)＝0.4y 實(shí)驗(yàn)數(shù)據(jù)中的ΔVTG假設(shè)為0.4V 結(jié)論 本文說(shuō)明了如下事實(shí)較重?fù)诫s一般既用于n溝道MOSFET器件又用于p溝道MOSFET器件，并且p溝道器件不能獲得與n溝道器件相同的相對(duì)提高，這些因素可共同使應(yīng)變Si-on-SiGe電路的實(shí)際性能顯著降低。此外，由于通常較重?fù)诫s和能帶隙減小的影響，應(yīng)變層的結(jié)電容量一般較高，這進(jìn)一步降低了性能。實(shí)際上，可見(jiàn)的性能提高不超過(guò)20-25％。
相反，較輕摻雜通常用于費(fèi)米FET，橫向表面場(chǎng)通常遠(yuǎn)低于SCI器件中的橫向表面場(chǎng)，這些事實(shí)可共同使費(fèi)米FET能夠從應(yīng)變Si遷移率提高中明顯獲益，還有兩個(gè)額外的潛在優(yōu)點(diǎn)對(duì)于p溝道費(fèi)米FET來(lái)說(shuō)會(huì)產(chǎn)生較大程度的相對(duì)空穴遷移率提高，以及由于VT改變而對(duì)n溝道費(fèi)米FET使用SiGe柵極堆疊技術(shù)的性能的提高。關(guān)于前面討論的潛在缺點(diǎn)，因?yàn)橘M(fèi)米FET器件設(shè)計(jì)通常使用較低濃度摻雜，所以與常規(guī)SCI MOSFET相比，可同樣減少泄漏電流和電容的影響。
本文已參照附圖對(duì)本發(fā)明進(jìn)行了描述，其中說(shuō)明了本發(fā)明的示范性實(shí)施例。然而，本發(fā)明不應(yīng)解釋成限于本文中說(shuō)明的具體實(shí)施例。更確切地說(shuō)，這些實(shí)施例的提供是為了使本公開(kāi)更加充分和完全，并將本發(fā)明的范圍充分傳達(dá)給本領(lǐng)域技術(shù)人員。在附圖中，為清楚起見(jiàn)，對(duì)層和區(qū)的厚度進(jìn)行了夸大表示。此外，本文中描述和說(shuō)明的各實(shí)施例也包括其延伸形式的實(shí)施例。在所有附圖中，相同的數(shù)字表示相同的元件。
會(huì)理解到，當(dāng)諸如層、區(qū)或襯底等元件被稱(chēng)為“在另一元件之上”或“延伸到另一元件上”時(shí)，它可能直接在另一元件之上或直接延伸到另一元件上，也可能存在中間元件。比較而言，當(dāng)一元件被稱(chēng)為“直接在另一元件上”或“直接延伸到另一元件上”時(shí)，就不存在中間元件。還會(huì)理解到，當(dāng)一元件被稱(chēng)為“連接到”或“耦合到”另一元件時(shí)，它可能直接連接到或耦合到另一元件，也可能存在中間元件。比較而言，當(dāng)一元件被稱(chēng)為“直接連接到”或“直接耦合到”另一元件時(shí)，就不存在中間元件。
還會(huì)理解到，雖然在本文中術(shù)語(yǔ)“第一”、“第二”等可用于描述各元件，但是這些元件不應(yīng)被這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)只是用于將一個(gè)元件與另一個(gè)區(qū)分開(kāi)。例如，在不背離本發(fā)明范圍的前提下，第一元件可被叫做第二元件，同樣，第二元件也可被叫做第一元件。
此外，在本文中相對(duì)術(shù)語(yǔ)(如“較低”或“底部”以及“較高”或“頂部”)可用于描述附圖中所示的一元件與另一元件的關(guān)系。會(huì)理解到，相對(duì)術(shù)語(yǔ)不是要包含除了附圖中描述的之外的器件方位。例如，若將一附圖中的器件翻轉(zhuǎn)過(guò)來(lái)，則原來(lái)描述成在另一些元件較低端的元件現(xiàn)在將位于在另一些元件的較高端。所以，根據(jù)特定的附圖方位，示范性術(shù)語(yǔ)“較低”可包含“較低”和“較高”這兩種方位。同樣，若將一附圖中的器件翻轉(zhuǎn)過(guò)來(lái)，則描述成在其他器件“下面”或“之下”的元件現(xiàn)在將位于另一些元件的“上面”。所以，示范性術(shù)語(yǔ)“下面”或“之下”可包含上面和下面這兩種方位。
在本文對(duì)本發(fā)明的描述中使用的術(shù)語(yǔ)只是為了描述特定實(shí)施例，而不是要限制本發(fā)明。如本發(fā)明的描述和后附的權(quán)利要求書(shū)中所使用的，單數(shù)形式“一(a)”“一(an)”和“該(the)”也用來(lái)包括多數(shù)形式，除非上下文中以其他形式明確指出。還要理解到，本文中使用的術(shù)語(yǔ)“和/或”表示并包含相關(guān)的一個(gè)或多個(gè)列出項(xiàng)目的任何可能的組合并可簡(jiǎn)寫(xiě)成“/”。
在本文中，本發(fā)明的實(shí)施例參照?qǐng)D示來(lái)描述，所述圖示是本發(fā)明的理想化實(shí)施例(以及中間結(jié)構(gòu))的示意性圖解。這樣，就可預(yù)期作為例如制造技術(shù)和/或容許偏差的結(jié)果的圖示形狀的變化。因此，本發(fā)明的實(shí)施例不應(yīng)被解釋成限于本文中圖示的區(qū)的特定形狀，而是要包括例如由于制造導(dǎo)致的形狀偏差。附圖中圖示的區(qū)是示意性的且它們的形狀不是要表示器件的區(qū)的實(shí)際形狀，并且不是要限制本發(fā)明的范圍。
除非以其他形式定義，用于公開(kāi)本發(fā)明的實(shí)施例的所有的術(shù)語(yǔ)(包括技術(shù)術(shù)語(yǔ)和科學(xué)術(shù)語(yǔ))與本發(fā)明所述領(lǐng)域的技術(shù)人員所通常理解的含義相同，并且不必限于對(duì)本發(fā)明進(jìn)行描述時(shí)已知的特定定義。因此，這些術(shù)語(yǔ)可包括在此時(shí)之后創(chuàng)造的等同術(shù)語(yǔ)。本文提到的所有公開(kāi)出版物、專(zhuān)利申請(qǐng)、專(zhuān)利和其他參考文獻(xiàn)通過(guò)引用被整體結(jié)合到本文中。
在附圖和說(shuō)明書(shū)中，已公開(kāi)了本發(fā)明的實(shí)施例，雖然使用了特定的形式，但是它們只以一般的和描述性的意義來(lái)使用而不是限制的目的，本發(fā)明的范圍在下面的權(quán)利要求中說(shuō)明。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管，包括
襯底中的應(yīng)變硅溝道；
所述襯底中在所述應(yīng)變硅溝道兩端的源極區(qū)/漏極區(qū)；
所述應(yīng)變硅溝道上的柵極絕緣層，其中，所述應(yīng)變硅溝道的摻雜、所述襯底的摻雜和/或所述應(yīng)變硅溝道的深度被配置成可在所述場(chǎng)效應(yīng)晶體管的閾電壓條件下，在所述柵極絕緣層中和在鄰近所述柵極絕緣層的應(yīng)變硅溝道中產(chǎn)生接近零的垂直電場(chǎng)；以及
所述柵極絕緣層上的柵極，所述柵極被配置成可提供接近于硅的中間能帶隙的柵極逸出功。
2.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，還包括在所述襯底和所述應(yīng)變硅溝道之間的松弛硅-鍺緩沖層，所述緩沖層被配置成可將應(yīng)變施加到所述應(yīng)變硅溝道上。
3.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中所述柵極包含多晶硅-鍺。
4.如權(quán)利要求3所述的場(chǎng)效應(yīng)晶體管，其中所述柵極還包含遠(yuǎn)離所述柵極絕緣層的在所述多晶硅-鍺上的多晶硅層。
5.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中所述柵極被配置成可提供在硅的中間能帶隙上下約0.3eV范圍內(nèi)的柵極逸出功。
6.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中所述柵極被配置成可提供約4.7eV的柵極逸出功。
7.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中所述溝道的摻雜、所述襯底的摻雜和/或所述溝道的深度根據(jù)下式來(lái)選擇
其中xi是所述溝道的深度，NA是所述襯底的摻雜，ND是所述溝道的摻雜，εs是硅的介電常數(shù)，而q是基本電荷。
8.一種場(chǎng)效應(yīng)晶體管，包括
襯底中的應(yīng)變硅溝道；
所述襯底中在所述應(yīng)變硅溝道兩端的源極區(qū)/漏極區(qū)；
所述應(yīng)變硅溝道上的柵極絕緣層，其中，所述應(yīng)變硅溝道的摻雜、所述襯底的摻雜和/或所述應(yīng)變硅溝道的深度被配置成可在所述場(chǎng)效應(yīng)晶體管的閾電壓條件下，在所述柵極絕緣層中和在鄰近所述柵極絕緣層的應(yīng)變硅溝道中產(chǎn)生接近零的垂直電場(chǎng)；以及
所述柵極絕緣層上的柵極。
9.如權(quán)利要求8所述的場(chǎng)效應(yīng)晶體管，還包括在所述襯底和所述應(yīng)變硅溝道之間的松弛硅-鍺緩沖層，所述緩沖層被配置成可將應(yīng)變施加到所述應(yīng)變硅溝道上。
10.如權(quán)利要求8所述的場(chǎng)效應(yīng)晶體管，其中所述溝道的摻雜、所述襯底的摻雜和/或所述溝道的深度根據(jù)下式選擇
其中xi是所述溝道的深度，NA是所述襯底的摻雜，ND是所述溝道的摻雜，εs是硅的介電常數(shù)，而q是基本電荷。
11.一種場(chǎng)效應(yīng)晶體管，包括
襯底中的溝道；
所述襯底中在所述溝道兩端的源極區(qū)/漏極區(qū)；
所述溝道上的柵極絕緣層，其中，所述溝道的摻雜、所述襯底的摻雜和/或所述溝道的深度被配置成可在所述場(chǎng)效應(yīng)晶體管的閾電壓條件下，在所述柵極絕緣層中和在鄰近所述柵極絕緣層的溝道中產(chǎn)生接近零的垂直電場(chǎng)；以及
在所述柵極絕緣層上的柵極，所述柵極被配置成可提供接近于硅的中間能帶隙的柵極逸出功。
12.如權(quán)利要求11所述的場(chǎng)效應(yīng)晶體管，其中所述柵極包含多晶硅-鍺。
13.如權(quán)利要求12所述的場(chǎng)效應(yīng)晶體管，其中所述柵極還包含遠(yuǎn)離所述柵極絕緣層的在所述多晶硅-鍺上的多晶硅層。
14.如權(quán)利要求11所述的場(chǎng)效應(yīng)晶體管，其中所述柵極被配置成可提供在硅的中間能帶隙上下約0.3eV范圍內(nèi)的柵極逸出功。
15.如權(quán)利要求11所述的場(chǎng)效應(yīng)晶體管，其中所述柵極被配置成可提供約4.7eV的柵極逸出功。
16.如權(quán)利要求1所述的場(chǎng)效應(yīng)晶體管，其中所述溝道的摻雜、所述襯底的摻雜和/或所述溝道的深度根據(jù)下式選擇
其中xi是所述溝道的深度，NA是所述襯底的摻雜，ND是所述溝道的摻雜，εs是硅的介電常數(shù)，而q是基本電荷。
17.一種場(chǎng)效應(yīng)晶體管，包括
襯底中的應(yīng)變硅溝道；
所述襯底中在所述應(yīng)變硅溝道兩端的源極區(qū)/漏極區(qū)；
所述溝道上的柵極絕緣層；以及
在所述柵極絕緣層上的柵極，所述柵極被配置成可提供接近于硅的中間能帶隙的柵極逸出功。
18.如權(quán)利要求17所述的場(chǎng)效應(yīng)晶體管，還包括在所述襯底和應(yīng)變硅溝道之間的松弛硅-鍺緩沖層，所述緩沖層被配置成可將應(yīng)變施加到所述應(yīng)變硅溝道上。
19.如權(quán)利要求7所述的場(chǎng)效應(yīng)晶體管，其中所述柵極包含多晶硅-鍺。
20.如權(quán)利要求19所述的場(chǎng)效應(yīng)晶體管，其中所述柵極還包含遠(yuǎn)離所述柵極絕緣層的在所述多晶硅-鍺上的多晶硅層。
21.如權(quán)利要求17所述的場(chǎng)效應(yīng)晶體管，其中所述柵極被配置成可提供在硅的中間能帶隙上下約0.3eV范圍內(nèi)的柵極逸出功。
22.如權(quán)利要求17所述的場(chǎng)效應(yīng)晶體管，其中所述柵極被配置成可提供約4.7eV的柵極逸出功。
23.一種制造場(chǎng)效應(yīng)晶體管的方法，包括
在硅襯底上外延生長(zhǎng)松弛硅-鍺緩沖層；
在所述松弛硅-鍺緩沖層上外延生長(zhǎng)應(yīng)變硅溝道；
在所述襯底中的所述應(yīng)變硅溝道兩端形成源極區(qū)/漏極區(qū)；
在所述應(yīng)變硅溝道上形成柵極絕緣層，其中，所述應(yīng)變硅溝道的摻雜、所述襯底的摻雜和/或所述應(yīng)變硅溝道的深度被配置成可在所述場(chǎng)效應(yīng)晶體管的閾電壓條件下，在所述柵極絕緣層中和在鄰近所述柵極絕緣層的應(yīng)變硅溝道中產(chǎn)生接近零的垂直電場(chǎng)；以及
在所述柵極絕緣層上形成柵極，所述柵極被配置成可提供接近于硅的中間能帶隙的柵極逸出功。
24.如權(quán)利要求23所述的方法，其中，形成源極區(qū)/漏極區(qū)的工序包括在所述松弛硅-鍺緩沖層的外延生長(zhǎng)和/或所述應(yīng)變硅溝道的外延生長(zhǎng)期間，有選擇地外延生長(zhǎng)所述源極區(qū)/漏極區(qū)。
全文摘要
一種場(chǎng)效應(yīng)晶體管，包括襯底中的應(yīng)變硅溝道；襯底中在應(yīng)變硅溝道兩端的源極/漏極區(qū)；應(yīng)變硅溝道上的柵極絕緣層；以及在柵極絕緣層上的柵極。應(yīng)變硅溝道的摻雜、襯底的摻雜和/或應(yīng)變硅溝道的深度被配置成可在場(chǎng)效應(yīng)晶體管的閾電壓條件下，在柵極絕緣層中和在應(yīng)變硅溝道表面中產(chǎn)生接近零的垂直電場(chǎng)。此外，柵極被配置成可提供接近于硅的中間能帶隙的柵極逸出功。從而，提供了具有應(yīng)變硅溝道和具有中間能帶隙逸出功的柵極層的費(fèi)米FET。本發(fā)明還描述了使用外延生長(zhǎng)的相關(guān)的制造方法。
文檔編號(hào)H01L29/10GK101116175SQ200580047814
公開(kāi)日2008年1月30日 申請(qǐng)日期2005年12月6日 優(yōu)先權(quán)日2004年12月7日
發(fā)明者W·R·小理查茲, M·Y·-C·沈 申請(qǐng)人:雷鳥(niǎo)技術(shù)有限公司