專利名稱：快速開關(guān)功率絕緣柵半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及絕緣柵半導(dǎo)體器件，例如金屬氧化物硅場效應(yīng)晶體管(MOSFET’s)，特別涉及用于功率開關(guān)應(yīng)用的器件和一種用于驅(qū)動這種器件的方法。
背景技術(shù)：
在已知的MOSFET結(jié)構(gòu)中，目前優(yōu)選減小用于開關(guān)器件的柵極電壓VGS，這意味著較大的輸入柵電容。
絕緣柵器件的柵結(jié)構(gòu)所固有的電容限制了這種器件的開關(guān)速度。眾所周知，Miller效應(yīng)也對前述類型的器件柵極上的輸入電容產(chǎn)生影響，在器件開關(guān)過程中，典型的商用MOSFET的輸入電容會發(fā)生變化。當(dāng)器件截止時，輸入電容有一個初始值Ciiss，當(dāng)器件導(dǎo)通時，有第二個值Cfiss。對于一個已知的商用IRF740功率MOSFET，第二個值和第一個值的比約為2.5。這樣的比值被發(fā)現(xiàn)會降低這些器件的開關(guān)速度。
IRF 740 MOSFET開啟的總開關(guān)時間TS由大約14ns的導(dǎo)通延遲時間Tdon和大約24ns的漏源電壓下降時間Tf之和組成，一共大約38ns。相應(yīng)的關(guān)斷時間大約為77ns。這對某些應(yīng)用來講太長了。

發(fā)明內(nèi)容
因此，本發(fā)明的目的之一是提出一種絕緣柵器件以及驅(qū)動這種器件的方法和電路，申請者認為本發(fā)明至少可以減輕以上提到的不利條件的影響。
根據(jù)本發(fā)明提出的一種絕緣柵器件，包括與柵極端子相連的柵極，并且，當(dāng)器件在截止態(tài)和導(dǎo)通態(tài)之間轉(zhuǎn)換時，在柵極端子處具有可變的輸入電容，器件處于導(dǎo)通態(tài)時的最終電容值和器件處于截止態(tài)時的初始電容值之間的比值小于2.0。
以上提到的比值優(yōu)選小于1.5，更優(yōu)選小于1.4，更優(yōu)選小于1.3，更優(yōu)選小于1.2，最優(yōu)選基本等于1。
該器件可以包括半導(dǎo)體器件，優(yōu)選場效應(yīng)晶體管(FET)，更優(yōu)選功率金屬氧化物硅場效應(yīng)晶體管(MOSFET)，如V-MOS，D-MOS和U-MOS。
該MOSFET可以具有垂直的結(jié)構(gòu)，器件的柵極和源極處于器件芯片本體的一個面上，MOSFET的漏極在本體的另一個面上。
該器件可以包括連接在器件柵極和柵極端子之間的電容器。
電容器可以集成在芯片本體上，在一個實施例中可以疊置在器件的柵極上。
可選擇地，電容器是一個分立器件，被串聯(lián)連接在柵極與柵極端子之間并且封裝在同一個封裝里。
柵極可以直接和器件的第四端子相連。
在本說明書中，不變的器件參數(shù)(β)表示器件處于截止態(tài)時，導(dǎo)電通道的有效電介質(zhì)厚度，它被定義成有效柵極電容面積(A)與器件處于截止態(tài)時絕緣柵器件柵電容的第一個值的倒數(shù)和器件處于導(dǎo)通態(tài)時柵電容的第二個值的倒數(shù)之差的乘積。即β≡A(1/Ciiss-1/Cfiss)＝∝max.
根據(jù)本發(fā)明的一個方面，提供的絕緣柵器件包括一個柵極和柵極上的絕緣層，絕緣層有效厚度d至少為定義的器件參數(shù)除以柵極上積累電荷量的最大值和為了完成開關(guān)動作柵極上所需的電荷量的最小值的比值減去(1)，即d≥dmin≈β/[(QG(max)/QG(min))-1]其中，QG(max)是對于安全工作最大允許的穩(wěn)態(tài)電荷值，QG(min)是完成開關(guān)動作所需的最小電荷值。
根據(jù)本發(fā)明的另一個方面，提供的絕緣柵器件包括柵極，該器件的柵極電容是柵極上的絕緣層的有效厚度的函數(shù)。選擇絕緣層的有效厚度，以確保器件導(dǎo)通時的最終電容與器件截止時的最初電容的比值小于或者等于柵極可接收的最大電荷量與達到器件柵極閾值電壓所需電荷量的比值。
根據(jù)本發(fā)明的另一個方面，提供的絕緣柵器件包括柵極，該器件的柵極電容是柵極上的絕緣層的有效厚度的函數(shù)。選擇絕緣層有效厚度，以確保器件導(dǎo)通時的最終電容與器件截止時的最初電容的比值小于或者等于柵極上可以施加的最大電壓與使器件開啟所需的柵極閾值電壓的比值。
根據(jù)本發(fā)明的另一個方面，提供一種驅(qū)動絕緣柵半導(dǎo)體器件的方法，該器件包括柵極上的絕緣層，其電容在器件截止時的初始值和器件導(dǎo)通時的最終值之間變化。該方法包括在柵極上沉積至少一個Miller電荷的步驟，同時電容達到初始值。
該方法優(yōu)選包括在柵極上沉積對于切換器件的狀態(tài)的所需穩(wěn)態(tài)而言基本充足的電荷的步驟，同時電容達到初始值。
本發(fā)明也提出了一種用于本文定義的和/或描述的器件的驅(qū)動電路。


將通過實例并參考相關(guān)附圖進一步闡述本發(fā)明，其中圖1是已知的功率MOSFET形式的絕緣柵半導(dǎo)體器件的示意圖；圖2(a)是處于截止態(tài)的MOSFET柵結(jié)構(gòu)圖；圖2(b)是處于部分導(dǎo)通態(tài)的MOSFET柵結(jié)構(gòu)圖；圖2(c)是處于完全導(dǎo)通態(tài)的MOSFET柵結(jié)構(gòu)圖；圖3是根據(jù)本發(fā)明的功率MOSFET的第一個實施方式的示意圖；圖4是傳統(tǒng)的MOSFET器件中穩(wěn)態(tài)柵源極電壓相對柵極總電荷的典型曲線圖，由A表示；以及根據(jù)本發(fā)明提出的MOSFET的各種類似曲線圖，由B表示。
圖5是各種MOSFET中總的開關(guān)時間與傳輸?shù)綎艠O上的初始電荷與Miller電荷的比值之間關(guān)系的曲線圖；圖6是各種MOSFET中漏源極上升時間與導(dǎo)通延遲時間之間關(guān)系的曲線圖；圖7是根據(jù)本發(fā)明的MOSFET所需要的最小和最大柵源極電壓與總的開關(guān)時間之間關(guān)系的曲線圖；圖8(a)是比值Cfiss/Ciiss≈2.16的MOSFET中VGS和VDS相對時間的波形圖；圖8(b)是比值Cfiss/Ciiss≈1.63的MOSFET的類似波形圖；圖8(c)是比值Cfiss/Ciiss≈1.34的MOSFET的類似波形圖；圖8(d)是比值Cfiss/Ciiss≈1.17的MOSFET的類似波形圖；圖9是根據(jù)本發(fā)明的MOSFET的第二個實施方式的示意圖；圖10是根據(jù)本發(fā)明的MOSFET的第三個實施方式的示意圖；圖11是根據(jù)本發(fā)明的MOSFET的另一個實施方式的框圖；以及圖12是根據(jù)本發(fā)明的器件的驅(qū)動電路的基本示意圖。
具體實施例方式
在圖1中，已知的功率金屬氧化硅場效應(yīng)晶體管(MOSFET)形式的絕緣柵器件通常被標識成參考數(shù)字10。
MOSFET 10包括柵極12，漏極14和源極16。器件10的柵極和源極之間有柵極電容CG。
眾所周知當(dāng)在柵極上加電壓VGS時，如圖8(a)中80所示，將有電荷沉積在柵極上而使器件導(dǎo)通，電壓VDS從如圖所示的82的最大值轉(zhuǎn)換到84所示的最小值。相似地，當(dāng)電荷從柵極上移走，器件將被關(guān)斷，電壓VDS轉(zhuǎn)換到最大值。
總的開關(guān)時間TS(如圖8(a)所示)由導(dǎo)通延遲時間Tdon和上升時間Tr的加和構(gòu)成。導(dǎo)通延遲時間被定義成柵源電壓VGS上升至最大值的10％和漏源電導(dǎo)開啟即VDS減少10％之間的時間。上升時間被定義成對應(yīng)于當(dāng)器件開啟時，VDS從最大值的90％減少到10％的時間間隔。
參考圖2(a)到2(c)，在已知的器件中，柵極電容CG可以有效地模擬成包含串聯(lián)的兩個電容器Cg和Cc。如圖2(a)到2(c)所示，第一個電容器Cg是不可變電容器，它的值與1/d成比例，d是器件柵極上絕緣層18的有效厚度。第二個電容Cc是可變電容器，如圖2(c)所示當(dāng)器件導(dǎo)通時其值為無窮大，如圖2(a)所示當(dāng)器件截止時其值為A/∝max，當(dāng)電容變化時其值為A/∝(0＜∝＜∝max)，即通道關(guān)斷或開啟。因此柵極電容可以表示為CG＝1/[1/Cg(d)+1/Cc(∝)]＝A/(d+∝)其中A是有效面積，包括合適的歸一化常數(shù)。因而，當(dāng)器件關(guān)斷時∝是最大值(∝max)，如圖2(a)所示，而當(dāng)器件開啟時∝＝0，如圖2(c)所示。
因此，當(dāng)器件截止時，器件具有第一個值Ciiss的柵極或輸入電容，當(dāng)器件導(dǎo)通時，具有第二個值Cfiss。在Miller效應(yīng)產(chǎn)生作用之前，電容保持初始值。
最大的有效導(dǎo)電通道介質(zhì)厚度為β＝∝max，它正比于器件截止時的柵極電容Ciiss和器件導(dǎo)通時的柵極電容Cfiss的倒數(shù)的差，即β≡A(1/Ciiss-1/Cfiss＝∝max.
比率Cfiss/Ciiss可以被寫成 如圖3所示，根據(jù)本發(fā)明，通過增加?xùn)艠O34處的絕緣層32的有效厚度dins，因而減小了柵極電容CG，就可以減小MOSFET 30的總開關(guān)時間TS。有效厚度dins的最小值由下式給出dins≥β/[(QG(max)/QG(min))-1]其中QG(min)是完成開關(guān)動作所需的最小電荷量，QG(max)是器件上的最大允許柵極電荷，其中包括安全余量。當(dāng)Q≥QG(max)時器件將會損壞。
將VGS(min)定義成整個開關(guān)動作所需最小柵極電壓，VGS(max)是器件損壞之前允許的最大柵極電壓，眾所周知QG(max)/QG(min)＞VGS(max)/VGS(min)。這個不等式意味著與從電荷比QG(max)/QG(min)計算的結(jié)果相比稍大的限制dins≥β/[(VGS(max)/VGS(min))-1]當(dāng)有效厚度dins達到最小值時，器件的開關(guān)時間主要受柵源極電感和電容的限制。通過增加dins大于該最小值，可以在開關(guān)過程中補償源極電感LS、電壓εs來減小上升和下降時間，其中εs＝Lsdi/dt+iRsεs(max)≈LsIDS(max)/Ts+IDS(max)Rs.
表1給出了逐漸降低柵極電容CG的四種不同改進的MOSFET的相關(guān)詳細數(shù)據(jù)。
表1

對于傳統(tǒng)的IRF740 MOSFETεs(max)≈7.4nH(40A/27ns)+4volt＝15voltVG(intarnal)≈VGS(max)-εs(max)＝20.volt-15volt＝5volt對于表1第iv行的器件εs(max)≈7.4nH(40A/2.5ns)+5volt＝123voltVG(intarnal)≈VGS(max)-εs(max)≈200volt-123volt＝77volt從這個例子可以清楚地看到，VG(internal)仍然比改進的柵極閾值電壓VGSTM＝VGS(min)＝73伏大，如圖4所示，因而由Miller效應(yīng)導(dǎo)致的緩慢上升時間被有效地抵消了。結(jié)果，LSCiiss之積的最小化就可以減小器件開關(guān)時間TS，假設(shè)其中的柵和源極組合電阻可以忽略。
如果基本上大于柵極閾值電壓VGST的柵極電壓VGS的加載時間遠遠小于導(dǎo)通延遲時間，則后者可以近似為Tdon≈(2/3)(LSCiiss).
可以表示為Ts∝1/dins這表明通過增加層32的有效厚度dins可以減少總的開關(guān)時間。
本發(fā)明的另一個重要特征在于必須向柵極傳輸至少一個所需最小電荷量或者Miller電荷(如圖4所示)，同時假設(shè)MOSFET的最終開關(guān)態(tài)由較小的初始值Ciiss而不是由較大的輸入電容Cfiss決定。因而，傳輸?shù)碾姾蔀镼G＝VGSCiiss≥QG(min).
因而，必須施加如下的最小柵源電壓。
VGS≥VGS(min)＝QG(min)/Ciiss.
同時，QG＝VGSCfiss≤QG(max)相應(yīng)的電壓限制由下式給出VGS≤VGS(max)＝QG(max)/Cfiss.
這也可以被寫成Cfiss/Ciiss≤QG(max)/QG(min)或Cfiss/Ciiss≤VGS(max)/VGS(min).
圖8a到圖8d的波形圖分別表示了表1中從i到iv的各個器件在開啟時，VGS和VDS與時間之間關(guān)系的曲線圖。從第二列可以明顯看到柵極電容開始減少，從表和波形圖都可以明顯看到較大的所需輸入電壓VGS以及減小的開關(guān)時間。
表1中的最后兩個器件iii和iv具有較小的柵極電容，其中Cfiss/Ciiss≤1.34，這表明MOSFET接近最優(yōu)化的結(jié)果，因為初始柵極電荷已經(jīng)多于完成開關(guān)動作所需的最小柵極電荷QG(min)(如圖4所示，對于典型的MOSFET是30nC的數(shù)量級)?？梢钥吹綎旁摧斎腚妷篤GS的增加和總開關(guān)時間TS的驚人減少。
在圖4中已知MOSFET的對比曲線圖如A所示，本發(fā)明的MOSFET如B所示。已知IRF740MOSFET的比值Cfiss/Ciiss約2.5，根據(jù)本發(fā)明表1中最后一個器件同一比值為1.17。本發(fā)明的器件總的開關(guān)時間小于4ns，這與已知的對比IRF74 MOSFET的38ns的開關(guān)速度相比快了接近一個數(shù)量級。
圖5表示總的開關(guān)時間與初始柵極電荷與最小柵極電荷QG(min)的比值之間關(guān)系的曲線圖。40處的圓圈代表IRF740 MOSFET的標準工作。圓圈42和44表明了表1中iii和iv代表的MOSFET的改進工作。
圖6表示多個不同器件的上升時間Tr與導(dǎo)通延遲時間Tdon之間關(guān)系的曲線圖。50處的標志代表IRF740 MOSFET的標準工作，圓圈52和54表明表1中的器件iii和iv的總的開關(guān)時間Ts的改進，以致上升時間已經(jīng)可以忽略，總的開關(guān)時間TS接近導(dǎo)通延遲時間Tdon。
從圖中還可以看出，VGS與總開關(guān)時間TS的平方的乘積由以下公式限制(2π/3)2QG(min)LS≤VESTS≤(2π/3)2QG(max)LS
即根據(jù)本發(fā)明的器件的工作電壓VGS(遠遠高于現(xiàn)有技術(shù)的器件的相應(yīng)電壓)由以下公式限制(2π/3)2QG(min)LS/TS2≤VGS≤(2π/3)2QG(max)LS/TS2并如圖7所示。內(nèi)部源極電阻RS對這些表達式的影響可以忽略，因而為了表達的更清楚而省略了。
因而，通過減小Miller電荷或QG(min)與LS的乘積，可以減小總的開關(guān)時間TS和所需的工作電壓VGS。
圖9是本發(fā)明的器件的另一個優(yōu)選實施方式，標識定為90。器件包含一個柵極92，與柵極端子94相連。96表示增加了有效厚度的絕緣層。98、99分別代表傳統(tǒng)的源極和漏極的端子。還有一個所謂的浮柵95與第四個使用者可使用的端子相連。
在圖10中，本發(fā)明的另一個優(yōu)選實施方式如100所示。在這里，額外的柵極95沒有象引出端97一樣與使用者可使用的端子相連，但是偏置電阻102和104可以作為分立的元件，也可以和芯片本體106集成。
在圖11中，器件的另一個優(yōu)選實施方式如110所示。器件110包含一個具有柵極114的傳統(tǒng)的MOSFET 112。電容器116串聯(lián)連接在器件的柵極和柵極端子118之間。MOSFET的漏極和源極分別與漏極端子120和源極端子122相連。器件被封裝在一個單獨的封裝124里，它可以提供以上提到的端子。它也可以提供一個可選的與柵極114相連的第四端子124。電容器116可以和MOSFET集成在一個單獨的芯片上。在其他實施方式中，電容器可以是一個分立電容器，但也封裝在同一封裝124中。在其他實施方式中，忽略了可選的第四端子，柵極端子和柵極之間以及柵極和源極之間的偏置電阻可以被提供在封裝中。
圖12表示用于根據(jù)本發(fā)明的器件30、90、100和110的驅(qū)動電路130。驅(qū)動電路包括電壓源132(典型為50V-600V，甚至可超過VDD)和一個快速開關(guān)器件134，該開關(guān)器件被連接在電路中并緊靠著本發(fā)明的器件的柵極端子，這樣可以減少柵源極電路中不必要的電感。
在使用中，快速開關(guān)器件134被控制成向器件柵極施加足夠大于器件閾值電壓的電壓。表1清楚地表明，該電壓大于傳統(tǒng)器件所需要的電壓值。由于柵源極電路的LCR參數(shù)的減小，與傳統(tǒng)器件相比，電荷將會更快地傳輸?shù)狡骷艠O，這導(dǎo)致漏源極電路更快的開關(guān)時間，如表1所示。
權(quán)利要求
1.一種絕緣柵器件，包括與柵極端子相連的柵極，并且當(dāng)器件在導(dǎo)通態(tài)和截止態(tài)之間轉(zhuǎn)換時在柵極端子處具有可變輸入電容，器件導(dǎo)通時的電容最終值和器件截止時的電容初始值之間的比值小于2.0。
2.根據(jù)權(quán)利要求1所述的器件，包括功率金屬氧化物硅場效應(yīng)晶體管即MOSFET。
3.根據(jù)權(quán)利要求1或2所述的器件，其中所述比值小于1.5。
4.根據(jù)權(quán)利要求3所述器件，其中所述比值基本上等于1。
5.根據(jù)權(quán)利要求1到4中的任何一項所述的器件，包括連接在柵極端子和器件的柵極之間的電容器。
6.根據(jù)權(quán)利要求2到5中任何一項所述的器件，其中所述MOSFET具有垂直結(jié)構(gòu)，其中在該器件的芯片本體的一個面上提供該器件的柵極和源極，在本體的一個相反的面上提供該MOSFET的漏極。
7.根據(jù)權(quán)利要求6所述器件，其中所述電容器被集成在芯片本體上。
8.根據(jù)權(quán)利要求7所述器件，其中所述電容器被疊置在MOSFET的柵極上。
9.根據(jù)權(quán)利要求5所述器件，其中所述電容器是一個分立元件，該分立元件被串聯(lián)連接在柵極和柵極端子之間，并被封裝在同一封裝中。
10.根據(jù)權(quán)利要求5到9中任何一項所述的器件，其中所述柵極直接與所述器件的第四端子相連。
11.根據(jù)權(quán)利要求9所述的器件，其中在同一封裝中包括與柵極相連的偏置電阻。
全文摘要
一種絕緣柵半導(dǎo)體器件(30)，包括柵極(34)、源極端子(36)、漏極端子(38)和柵極處的可變輸入電容。該器件導(dǎo)通時的輸入電容(C
文檔編號H03K17/04GK1836337SQ200480006969
公開日2006年9月20日 申請日期2004年1月21日 優(yōu)先權(quán)日2003年1月21日
發(fā)明者巴蘭德·韋斯爾, 奧克爾·C.·德扎格爾 申請人:西北大學(xué)