專利名稱：集成有鰭式fet的平面型襯底器件及其制造方法
技術領域：
本發(fā)明的實施方式總體上涉及微電子邏輯器件及制造方法，尤其 涉及具有改善的器件性能特性的集成電路器件的設計和制造以及改 進的制造方法。
背景技術：
隨著集成電路(IC)的繼續(xù)發(fā)展和提高，形成在IC襯底上的器 件的數(shù)量和密度急劇增加，在芯片上制造具有數(shù)億甚至逼近數(shù)十億個 器件的IC已經成為業(yè)界的標準。與形成在IC襯底上的器件數(shù)量的增 加以及器件密度的同步增長相關聯(lián)，器件的尺度顯著減小。例如，柵 厚度以及源漏元件的溝道隔離的尺度持續(xù)地最小化，以致如今需要對 源極、漏極和柵極進行微米和納米隔離。隨著器件尺度的穩(wěn)步縮小， 器件的性能必須始終保持或者提升。另外，還應當提高制造這些IC 的容易程度和成本效率。
對于靜電放電(ESD )和模擬應用以及對于現(xiàn)有設計的使用來說， 平面型IC器件與鰭式場效應晶體管絕緣體上硅互補金屬氧化物半導 體(FinFET SOI CMOS)器件的集成具有一些優(yōu)點。進行這種集成 的傳統(tǒng)技術包括將FET柵極置于SOI島的頂上。但是，這通常容易 導致FinFET柵極和平面型邏輯上的柵極(也就是FET柵極)之間的 高差很大。因此，該階梯高差是光刻和蝕刻的一個重大問題，需要幾 個附加的步驟來緩解該問題，而這容易增加整體制造成本。因此，需 要一種新方法和新結構來提供優(yōu)異的IC器件性能，同時容易制造、 降低制造成本。

發(fā)明內容
鑒于上述，本發(fā)明的一種實施方式提供了一種結構，其包括襯 底；在襯底上的隱埋隔離層；在隱埋隔離層上的鰭式場效應晶體管 (FinFET);以及集成在該襯底中的場效應晶體管(FET)，其中， FET的柵極區(qū)與FinFET的柵極區(qū)在同一平面內。該結構還包括配置 在該襯底中的后向阱區(qū)(retrograde well regions )。該FinFET包括 有側壁的半導體層；在該半導體層上的第一電介質層；沿著該半導體 層的每一個側壁配置的第二電介質層；在第一和第二電介質層上的所 述FinFET柵極區(qū)；以及在FinFET柵極區(qū)相對側上的FinFET源/ 漏區(qū)。該FET包括在FET柵極區(qū)相對側的FET源/漏區(qū)，以及在 FET柵極區(qū)和襯底之間的柵電介質層。在一種實施方式中，該結構還 包括配置在襯底中的淺溝槽隔離(STI)區(qū)。
本發(fā)明的另一方面提供了一種結構，其包括絕緣體上硅(SOI) 晶片，后者包括襯底；襯底上的隱埋隔離層；以及在該隱埋隔離層 上的半導體層。該結構還包括在該隱埋隔離層上的FinFET以及集成 在該襯底中的FET,其中，F(xiàn)ET的柵極區(qū)與FinFET的柵極區(qū)在同一 平面內。該結構還包括配置在該襯底中的后向阱區(qū)。該FinFET包括 配置在該半導體層上的側壁；在該半導體層上的第一 FinFET電介質 層；沿著該半導體層的每一個側壁配置的第二 FinFET電介質層；在 第一和第二 FinFET電介質層上的FinFET柵極區(qū)；以及在FinFET 柵極區(qū)的相對側的FinFET源/漏區(qū)。該FET包括在FET柵極區(qū)的 相對側的FET源/漏區(qū)，以及在FET柵極區(qū)和襯底之間的柵電介質層。 在一種實施方式中，所述隱埋隔離層包括隱埋氧化物。另外，在另一 種實施方式中，該結構還包括配置在襯底中的STI區(qū)。
本發(fā)明的另一種實施方式提供了一種形成集成有FinFET的平 面型襯底器件的方法，其中，該方法包括提供襯底；在村底上形成 隱埋隔離層；將半導體層接合到該隱埋隔離層；同時在隱埋隔離層上 形成FinFET和在襯底中形成FET，其中，該FinFET包括FinFET 柵極區(qū)，該FET包括FET柵極區(qū)；平面化FinFET柵極區(qū)和FET柵 極區(qū)。該方法還包括在村底中配置阱區(qū)。形成FinFET的工藝包括 在半導體層上形成第一 FinFET電介質層，其中該半導體層包括側壁； 沿著半導體層的每一個側壁在襯底上配置第二 FinFET電介質層；在 第一和第二 FinFET電介質層上形成FinFET柵極區(qū)；在FinFET柵 極區(qū)的相對側上形成FinFET源/漏區(qū)
形成FET的工藝包括在襯底上形成FET柵電介質層；在FET 柵電介質層上形成FET柵極區(qū)，其中FET柵電介質層與FET柵極區(qū) 相鄰；在襯底中形成FET源/漏區(qū)。另外，所述FET柵電介質層形成 在FET柵極區(qū)和襯底之間。在本發(fā)明的一種實施方式中，該方法還 包括在襯底中配置STI區(qū)。另外，所述FinFET柵極區(qū)包括多晶硅， 所述FET柵極區(qū)包括多晶硅。在一種實施方式中，所述隱埋隔離層 包括隱埋氧化物。
本發(fā)明的上述實施方式提供了 一種容易實現(xiàn)的集成技術，使用它 將平面型邏輯集成電路器件與FinFET器件結合起來，并將平面型邏 輯集成電路器件形成為使得FET柵極和FinFET柵極在一個制造步驟 中形成。例如，F(xiàn)ET柵極材料和FinFET柵極材料的淀積同時發(fā)生， FET柵極材料和FinFET柵極材料的平面化同時進行。FET柵極和 FinFET柵極被平面化到同一上部高度，這就取消了另外的光刻和蝕 刻工藝，從而減少了制造步驟的數(shù)量，總體上降低了制造成本。
結合下面的說明以及附圖將更好地理解本發(fā)明的實施方式的上 述以及其他方面。但是應當理解，下面的說明盡管指出了本發(fā)明的優(yōu) 選實施方式和大量的具體細節(jié)，但是它們都是"^充明性的而非限制性 的。在本發(fā)明的實施方式的范圍內可以作出許多變化和修改而不脫離 本發(fā)明的實質，本發(fā)明的實施方式包括所有這樣的修改。


結合附圖閱讀下面的詳細說明可以更好地理解本發(fā)明的實施方 式。附圖中
圖1的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第一中間加工步驟；
圖2的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第二中間加工步驟；
圖3的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第三中間加工步驟；
圖4的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第四中間加工步驟；
圖5的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第五中間加工步驟；
圖6的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第六中間加工步驟；
圖7的剖面示了根據(jù)本發(fā)明的一種實施方式的集成電路器 件的第七中間加工步驟；
圖8是根據(jù)本發(fā)明的第一種實施方式總體上已完成的集成電路 器件的剖面圖9是根據(jù)本發(fā)明的第二種實施方式總體上已完成的集成電路 器件的剖面圖IO是根據(jù)本發(fā)明的第二種實施方式的圖9所示總體上已完成 的集成電路器件的俯視圖11是根據(jù)本發(fā)明的第二種實施方式的圖9和圖IO所示總體上 已完成的集成電路器件的立體圖；以及
圖12到14是本發(fā)明的一種實施方式的優(yōu)選方法的流程圖。
具體實施例方式
下面結合附圖中圖解并在下面的說明中詳細說明的非限制性的
"細節(jié)f應當注意，圖中所圖解的特征不一定^是按比例繪制的。省略 了對公知部件和加工技術的描述，以便不必要地模糊本發(fā)明的實施方 式的焦點。這里所用的例子只是為了便于理解可以實施本發(fā)明的實施 方式的方式，并使得本領域的普通技術人員能夠實施本發(fā)明的實施方式。因此，這些例子不應理解為限制本發(fā)明的實施方式的范圍。
如前所述，需要有一種新的方法和結構能夠提供優(yōu)異的IC器件
性能，同時容易制造并降低制造成本?？傮w上，為了應對這個需要， 本發(fā)明的一種實施方式提供了一種取消需要平面型器件的(也就是集
成電路中的體邏輯FET器件所在的)隱埋隔離區(qū)的技術?，F(xiàn)在看附 圖，更具體地是圖l到14，在所有附圖中，類似的附圖標記表示對應 的特征。圖中圖示了本發(fā)明的優(yōu)選實施方式。
在圖l到圖8所示的總體上順序排列的制造步驟中，圖解了根據(jù) 本發(fā)明的一種實施方式的集成電路器件100的形成。在圖9到圖11 中圖解了總體上已完成的器件的另一種實施方式，總體的方法流程的 例子圖示于圖10到圖12中。如圖l所示，使用公知的技術比如注氧 隔離(SIMOX)或者晶片接合和回蝕，或者本領域一般使用的其他公 知技術，形成SOI晶片101。 SOI晶片101包括在襯底103上的隱埋 隔離層105上的硅層115。隱埋隔離層105包括絕緣材料。但是隱埋 氧化物之外的任何類型的隱埋隔離體都可以用于替代隱埋隔離層
105。 優(yōu)選地，隱埋隔離層105非常薄，大約為20-2000埃。 在一種實施方式中，襯底103包括單晶硅層。或者，襯底103
可以包括任何合適的半導體材料，包括但不限于硅(Si)、鍺(Ge)、磷 化鎵(GaP)、砷化銦(InAs)、磷化銦(InP)、硅鍺(SiGe)、砷化鎵(GaAs) 或者其他IH/V族化合物。為了防止襯底103反型， 一部分襯底103 包括輕摻雜的后向阱區(qū)104、 106。另外，還在襯底103中形成較重摻 雜的后向阱區(qū)108、 110。本領域的普通技術人員容易理解，阱區(qū)104、
106、 108、 110可以被實現(xiàn)為對應的N阱和/或P阱區(qū)。另外，后向阱 區(qū)104、 106、 108、 110可以使用任何公知的技術比如高能離子注入 和退火來形成。另外，本領域的普通技術人員理解，后向阱區(qū)104、 106、 108、 110在隨后的加工步驟中是保留的，但是為了不模糊本發(fā) 明的實施方式提供的其他有關特征，在圖2到圖11中沒有圖示后向 阱區(qū)104、 106、 108、 110，盡管它們也存在于這些圖中所示的結構中。 對于輕摻雜阱的典型劑量大約為lxlO"到5xl015每cm3 ，對于較
重摻雜阱，劑量大約是3xl017到8xl018每cm3。如圖2所示，在硅 層115上淀積硬掩模膜107。然后，進行合適的定向蝕刻，通過蝕刻， 一部分硬掩模膜107、硅層115、隱埋隔離層105和下伏的襯底103 被去除，從而在器件100中形成窄隙109。接下來，圖3圖示了在硬 掩模膜107上淀積電介質層111，包括填充間隙109之后的IC器件 100。電介質層111應當形成最終會成為淺溝槽隔離(STI)區(qū)lll(更 具體地圖示于圖4中)的部分，以提供集成電路IOO中各種器件之間 的電隔離。
如圖4所示，然后用適當?shù)幕瘜W工藝剝離硬掩模膜107和多余的 電介質層111，從而形成凹陷的STI區(qū)111。根據(jù)本發(fā)明的第一種實 施方式，STI區(qū)lll被結合在集成電路lOO中。但是，根據(jù)本發(fā)明的 第二種實施方式(如圖9到圖11所示)，集成電路102可以被構建 為沒有STI區(qū)。這樣，在本發(fā)明的第二種實施方式的制造中，不包括 涉及STi區(qū)111的形成(包括硬掩模膜107的淀積、隨后的蝕刻和電 介質層111的淀積)的加工步驟。
接下來，如圖5所示，淀積電介質蓋層117，用掩模掩蔽，然后 蝕刻之。另外，使用該硬掩模膜117蝕刻硅層115。硅層115和電介 質層117 —起形成鰭式結構113。之后，用掩模掩蔽抗蝕劑層119， 露出一部分隱埋隔離層105，并保護鰭式結構113，如圖6所示。膜 119優(yōu)選包括抗蝕劑圖像，抗蝕劑圖像被掩模掩蔽并曝光，以允許蝕 刻隱埋隔離層105。然后進行蝕刻工藝，從而去除隱埋隔離層105的 未被膜119保護的部分(也就是器件100的平面型區(qū)域)，從而暴露 出下伏的襯底103。
在用合適的化學工藝剝離膜119之后，如圖7所示，在器件IOO 上，更具體地是在硅層115、電介質層117、硅襯底103的所有暴露 區(qū)域以及源/漏結121 (圖示于圖8)上，熱生長薄的電介質層123 (例 如大約10-40埃厚)，其可以包括氮化物。環(huán)繞硅層115的電介質 層123用作鰭式結構113的柵電介質，村底103上的電介質層123用 作柵電介質123。
圖8圖解了在器件100上淀積優(yōu)選包括多晶硅或者硅鍺材料的柵 極材料125、 127之后的器件100的第一種實施方式。該器件100然 后經過化學機械拋光(CMP )工藝，以在一個步驟中將柵極材料125、 127平面化，從而取消多個加工步驟，使得FET柵極127和FinFET 柵極125被配置為相同的高度。然后，分別將FET和FinFET柵極 127、 125使用已知的光刻技術圖案化并蝕刻，從而用反應離子蝕刻 (RIE)工藝選擇性去除部分柵極材料125、 127，形成FinFET柵極 電極125和FET柵極電極127。另外，在蝕刻工藝期間也去除電介質 層123的暴露區(qū)域。
還在襯底103中形成源/漏注入結121(其間有溝道區(qū)(未圖示))。 類似地，與襯底103中源/漏注入結121的形成同時，還在FinFET柵 極125的相對側形成源/漏注入結122 (其間有溝道區(qū)(未圖示))。 在對應于本發(fā)明第二種實施方式的圖10和11中，源/漏注入結122 看得最清楚，對第一實施方式也提供類似的配置。源/漏結121、 122 的形成可以在制造工序中的任何適當?shù)狞c進行。另外，可以使用針對 特性性能需求加以修改的任何已知的方法來進行源/漏結121、 122的 形成。這樣，有許多這樣的方法用于形成具有各種不同復雜程度的源 /漏結121、 122。在本發(fā)明的一些實施方式中，源/漏結121、 122可以 輕摻雜，4吏用離子注入形成。例如，對于NFET，通常可以y使用磷(P)、 砷(As)、銻(Sb)或者其他合適的材料用于源/漏注入121、 122，能量范 圍為l到5keV，劑量為5xl014到2xl015cnT2。類似地，對于PFET， 通常使用硼(B)、銦(In)、鎵(Ga)或者其他合適的材料用于源/漏注入 121、 122,能量范圍為0.5到3keV，劑量為5xl0"到2xl015 cnT2。
另外，在本發(fā)明其他的實施方式中，可以形成擴展和暈圏注入(未 圖示)以改善短溝道效應(SCE)。對于NFET，對于暈圏注入通常 可以使用硼(B)、銦(In)、鎵(Ga)或者其他合適的材料，能量 范圍為5到15KeV，劑量為lxl013到8xl013 cirT2。類似地，對于 PFET，對于暈圏注入通?？梢允褂昧?P)、砷(As)、銻(Sb)或 者其他合適的材料，能量范圍為20到45keV，劑量為lxlO"到8xl013
cm'。
圖9到圖11圖解了在形成柵極電極125和FET柵極電極127之 后器件100的第二種實施方式。同樣，第一和第二實施方式之間的差 別在于第一實施方式的器件100包括高起的ST1區(qū)111，而第二實施 方式的器件102不包括溝槽隔離區(qū)。在平面型區(qū)域131 (去除了隱埋 隔離層105的區(qū)域)和FinFET區(qū)域130上淀積柵極材料125、 127, 并以一個蝕刻在兩個區(qū)域中進行蝕刻。這樣，本發(fā)明的實施方式提供 的制造技術只需要對通常的SOI FinFET工藝稍作改動，因而得到一 種容易進行制造的工藝，所得到的FET結構131和FinFET結構130 之間的柵極階梯高度差可忽略。盡管圖IO和11具體圖示了第二種實 施方式，但是本領域的普通技術人員容易理解圖10和11也提供了第 一種實施方式的另外的視圖，只不過不包括在第一種實施方式中提供 的STI區(qū)lll。另外，圖11中的虛線AA-AA'提供了圖9的剖面圖的 分界線。
在形成FET結構131和FinFET結構130之后，對器件100、 102 進行傳統(tǒng)的處理以形成其余的集成電路結構，包括互連、接觸、布線 層等(未圖示)，它們都形成在器件層之上。另外，根據(jù)傳統(tǒng)的制造 技術，可以在器件IOO、 102上形成若干鑲嵌層(未圖示)。
圖1到圖11所圖解的結構通過將敏感器件設置在襯底103中而 不是設置在隱埋隔離層105上方的區(qū)域中(這與傳統(tǒng)方法不同)而實 現(xiàn)了對敏感器件的更好的熱控制。另外，模擬和ESD器件受益于這 種得到改善的熱控制。建構在襯底103中的器件還可以支持襯底偏壓 以獲得改善的電源管理。另外，圖l到圖11所示的結構的加工復雜 度小得多，實施成本低，同時提供了比傳統(tǒng)的器件和工藝更好的熱控 制。
在圖12到14的流程圖中圖解了本發(fā)明的另一種實施方式，包括 參照圖1到11所描述的部件的說明。從而，圖12描述了一種形成集 成電路100的方法，其中，該方法包括提供(201)襯底103，在襯 底上形成(203 )隱埋隔離層105,以及將半導體層115接合(205)
到隱埋隔離層105。該方法下面的步驟包括在襯底103中配置(207) 阱區(qū)104、 106、 108、 110，在襯底103中可選地配置(209) STI區(qū) 111，去除(2U)隱埋隔離層105的一部分，同時地在隱埋隔離層105 上形成(213) FinFET 130和在襯底103中形成FET 131。之后，該 方法包括平面化(215 ) FET柵極127和FinFET柵極125。在一種實 施方式中，隱埋隔離層105由隱埋氧化物形成。
如圖13的流程圖所示，形成(213) FinFET130的工藝包括 在半導體層115上形成(223 )第一 FinFET電介質層117;蝕刻(225 ) 隱埋隔離層105上的半導體層115，其中，半導體層115包括側壁； 選擇性去除(227)部分隱埋隔離層；沿著半導體層115的每一個側 壁在襯底103上配置(229 )第二 FinFET電介質層123;在第一和第 二電介質層117、123上形成(231 )FinFET柵極區(qū)125;以及在FinFET 柵極區(qū)125的相對側上形成(233) FinFET源/漏區(qū)122。
如圖14的流程圖所示，形成(213)FET131的工藝(與FinFET 130的形成同時發(fā)生)包括在襯底103上形成(241) FET柵電介 質層123;在FET柵電介質層123上形成(243 ) FET柵極區(qū)127， 其中FET柵電介質層123與FET柵極區(qū)127相鄰；在村底103中形 成(245) FET源/漏區(qū)121。另外，F(xiàn)ET柵電介質層123形成在FET 柵極區(qū)127和襯底103之間。另外，F(xiàn)inFET柵極區(qū)125和FET柵極 區(qū)127中的每一個都包括多晶硅。
襯底103中的平面型IC器件131與FinFET SOI器件130的集 成可以用來生產許多類型的IC器件，包括邏輯門、存儲單元、模擬 電路、ESD器件、電容器、電阻器等。本發(fā)明的各實施方式的另一個 優(yōu)點是能夠通過將關鍵器件作為平面型器件131建構在村底103中而 對這些關鍵器件進行熱控制。
總體上，本發(fā)明的各實施方式提供了一種結構100、 102，其包 括襯底103，襯底103上的隱埋隔離層105，隱埋隔離層105上的 FinFET 130,集成在襯底103中的FET 131，其中FET柵極127與 FinFET柵極125在同一平面內。本發(fā)明的各實施方式提供了 一種容
易實現(xiàn)的集成技術，利用它平面型邏輯集成電路器件130與FinFET 器件131結合起來，并形成為使得FET柵極127和FinFET柵極125 在同一個制造步驟中形成。例如，F(xiàn)ET柵極材料127和FinFET柵極 材料125的淀積同時發(fā)生，F(xiàn)ET柵極材料127和FinFET柵極材料125 的平面化同時發(fā)生。FET柵極127和FinFET柵極125被平面化到相 同的上部高度，這樣就不必需要額外的光刻和蝕刻工藝，從而減少了 制造步驟的數(shù)量，使得制造成本總體上降低。
上面對具體實施方式
的描述充分地揭示了本發(fā)明的總體特性，其 他人能夠利用現(xiàn)有的知識輕易地修改這些具體的實施方式或者使之 適應各種應用而不脫離本發(fā)明的總體構思。因此，這樣的適應或者修 改應當被理解為在所公開的實施方式的等效方案的范圍之內。應當理 解，這里所用的術語和用詞是為了說明的目的而不是為了限制。因此， 盡管針對優(yōu)選實施方式對本發(fā)明的實施方式進行了描述，但是本領域
權利要求
1.一種結構，包括襯底；在所述襯底上的隱埋隔離層；在所述隱埋隔離層上的鰭式場效應晶體管(FinFET)；以及在所述襯底中的場效應晶體管FET，其中，所述FET的柵極區(qū)與所述FinFET的柵極區(qū)在同一平面內。
2. 如權利要求l所述的結構，還包括在所述襯底中的后向阱區(qū)。
3. 如權利要求l所述的結構，其中所述FinFET包括 包括側壁的半導體層； 在該半導體層上的第一電介質層； 沿著該半導體層的每一個所述側壁的第二電介質層； 在第一和第二電介質層上的所述FinFET柵極區(qū)；以及 在所述FinFET柵極區(qū)相對側上的FinFET源/漏區(qū)。
4. 如權利要求l所述的結構，其中所述FET包括 在FET柵極區(qū)的相對側上的FET源/漏區(qū)；以及 在所述FET柵極區(qū)和所述襯底之間的柵電介質層。
5. 如權利要求l所述的結構，還包括在所述襯底中的淺溝槽隔離區(qū)。
6. —種結構，包括 絕緣體上硅(SOI)晶片，包括 襯底；所述襯底上的隱埋隔離層；以及 在該隱埋隔離層上的半導體層；在該隱埋隔離層上的鰭式場效應晶體管(FinFET);以及 集成在該襯底中的場效應晶體管(FET)，其中，所述FET的 柵極區(qū)與所述FinFET的柵極區(qū)在同一平面內。
7. 如權利要求6所述的結構，還包括在該襯底中的后向阱區(qū)。
8. 如權利要求6所述的結構，其中所述FinFET包括 在所述半導體層上的側壁； 在該半導體層上的第一 FinFET電介質層； 沿著該半導體層的每一個所述側壁的第二 FinFET電介質層； 在第一和第二 FinFET電介質層上的FinFET柵極區(qū)；以及 在所述FinFET柵極區(qū)的相對側上的FinFET源/漏區(qū)。
9. 如權利要求6所述的結構，其中所述FET包括 在FET柵極區(qū)的相對側上的FET源/漏區(qū)；以及 在所述FET柵極區(qū)和所述襯底之間的柵電介質層。
10. 如權利要求6所述的結構，其中所述隱埋隔離層包括隱埋氧化物。
11. 如權利要求6所述的結構，還包括在所述襯底中的淺溝槽隔離區(qū)。
12. —種形成集成有鰭式場效應晶體管(FinFET)的平面型襯 底器件的方法，該方法包括提供襯底；在所述襯底上形成隱埋隔離層； 將半導體層接合到所述隱埋隔離層；同時地在所述隱埋隔離層上形成FinFET和在所述村底中形成 場效應晶體管(FET)，其中，該FinFET包括FinFET柵極區(qū)，該 FET包括FET柵極區(qū)；以及平面化所述FinFET柵極區(qū)和所述FET柵極區(qū)。
13. 如權利要求12所述的方法，還包括在所述村底中配置阱區(qū)。
14. 如權利要求12所述的方法，其中所述形成FinFET的步驟包括在所述半導體層上形成第一 FinFET電介質層，其中該半導體層 包括側壁；沿著所述半導體層的每一個所述側壁在所述村底上配置第二 FinFET電介質層； 在第一和第二FinFET電介質層上形成所述FinFET柵極區(qū)；以及在所述FinFET柵極區(qū)的相對側上形成FinFET源/漏區(qū)。
15. 如權利要求12所述的方法，其中形成所述FET的步驟包括 在所述襯底上形成FET柵電介質層；在所述FET柵電介質層上形成所述FET柵極區(qū)，其中所述FET 柵電介質層與所述FET柵極區(qū)相鄰；以及 在所述襯底中形成FET源/漏區(qū)。
16. 如權利要求15所述的方法，其中，所述FET柵電介質層形 成在所述FET柵極區(qū)和所述襯底之間。
17. 如權利要求12所述的方法，還包括在所述襯底中配置淺溝 槽隔離區(qū)。
18. 如權利要求12所述的方法，其中，所述FinFET柵極區(qū)由 多晶硅形成。
19. 如權利要求12所述的方法，其中，所述FET柵極區(qū)由多晶 硅形成。
20. 如權利要求12所述的方法，其中，所述隱埋隔離層由隱埋 氧化物形成。
全文摘要
集成有鰭式場效應晶體管(FinFET)的平面型襯底器件(100)及其制造方法，包括絕緣體上硅(SOI)晶片(101)，后者包括襯底(103)；襯底(103)上的隱埋隔離層(105)；以及在該隱埋隔離層(105)上的半導體層(115)。該結構(100)還包括在該隱埋隔離層(105)上的FinFET(130)以及集成在該襯底(103)中的場效應晶體管(FET)(131)，其中，F(xiàn)ET(127)柵極與FinFET柵極(125)在同一平面內。該結構(100)還包括配置在該襯底(103)中的后向阱區(qū)(104、106、108、110)。在一種實施方式中，該結構(100)還包括配置在襯底(103)中的淺溝槽隔離區(qū)(111)。
文檔編號H01L29/786GK101103463SQ200580035484
公開日2008年1月9日 申請日期2005年10月11日 優(yōu)先權日2004年10月18日
發(fā)明者布倫特·A.·安德森, 杰德·H.·蘭金, 愛德華·J.·諾瓦克 申請人:國際商業(yè)機器公司