專利名稱：增強場效氧化物的方法和具有增強的場效氧化物的集成電路的制作方法
技術(shù)領(lǐng)域：
無
背景技術(shù)：
硅的局部氧化(LOCOS)隔離方法廣泛用于制造半導(dǎo)體集成電路的許多處理中。使用LOCOS，單晶硅襯底或硅外延層的表面上的有源硅區(qū)域可由相對較厚的絕緣氧化物區(qū)電隔離。沉積的氮化硅(Si3N4)的圖案化膜用于選擇性地在需要有源硅處抑制氧化物增長。例如二極管、晶體管、電阻器、電容器和其它微電子結(jié)構(gòu)的裝置隨后建立在這些有源硅區(qū)中在絕緣氧化物區(qū)之間。此電隔離對于防止不必要的裝置到裝置的電交互是必需的。
LOCOS處理以沉積二氧化硅初始層或其它緩沖層開始以消除晶片表面上的應(yīng)力。接著將氮化物沉積在此氧化物的上方。使用標(biāo)準(zhǔn)光刻和蝕刻技術(shù)來圖案化氮化物以界定LOCOS和有源硅區(qū)域。氧化物在暴露區(qū)域中熱增長，而由氮化物覆蓋的區(qū)域不經(jīng)歷氧化物增長。接著，去除遮蔽氮化物和氧化物緩沖層以暴露硅有源區(qū)域，從而進行進一步處理和最終的裝置制造。隔離氧化物使鄰近的裝置電隔離。
除了裝置隔離外，氧化物也用于遮蔽離子注入摻雜劑引入。氧化物阻擋來自除了暴露的有源硅之外的所有區(qū)域的注入物。由于氧化物還界定有源硅區(qū)，所以此遮蔽自行對準(zhǔn)。此用途在有源區(qū)域如此靠近在一起以致于光致抗蝕劑無法在有源區(qū)域之間被可靠地圖案化時是關(guān)鍵的。如果注入物落在這些鄰近的有源區(qū)域上，那么場效氧化物必須可靠地阻止注入物，因此其不會短路或降低有源區(qū)域的擊穿電壓。當(dāng)LOCOS隔離方案用于半導(dǎo)體處理中時，隔離氧化物必須制造得足夠厚以阻止所有預(yù)期的注入物。
隨著半導(dǎo)體裝置尺寸在大小和間距上縮減，在緊密間隔的硅區(qū)之間增長出厚且穩(wěn)固的LOCOS氧化物變得愈加困難。這是因為氧化物隨著接近有源硅邊緣而變薄，從而形成經(jīng)典的“鳥頭”輪廓。因此，如果有源區(qū)域如此靠近以致于相對的鳥頭相交，那么可能永遠不會實現(xiàn)完全所需的厚度。使這一問題復(fù)雜的是，增長之后，場效氧化物暴露于使其厚度減小的若干后續(xù)處理步驟，并進一步減小其作為離子注入阻擋劑的效力。這些步驟包含與氧化間隔物成形相關(guān)聯(lián)的氧化物蝕刻和其它處理步驟。其作用是橫向和垂直地縮減所有隔離氧化物區(qū)。緊密間隔的有源區(qū)之間的氧化物按比例受到更多影響，因為其在開始時較薄。
圖1說明LOCOS的注入物阻止問題。單晶硅襯底8具有固持有源硅區(qū)域100、101和102的外延層7。有源硅區(qū)100、101和102被氧化物區(qū)5和6隔離。區(qū)域100與101之間的間隙小于區(qū)域100與102之間的間隙，且因此，相對的鳥頭與隔離區(qū)5合并。這使得隔離氧化物5比另一隔離氧化物6薄且窄。有源硅區(qū)域100、101和102由局部未遮蔽的離子注入物4同時摻雜。假設(shè)注入的摻雜劑離子4會被隔離氧化物5和6阻擋在有源區(qū)域100、101和102外部。在離子注入期間，相對較厚的場效氧化物6成功地遮蔽摻雜劑離子4使其不會穿透到外延層7中。然而，較薄的場效氧化物5不能阻擋注入物離子4穿透到層7中。因此，區(qū)100和101由于駐留在氧化物5下方的注入的摻雜劑而沒有較好地被電隔離。
存在其它更有效的方法在有源硅區(qū)之間整合隔離氧化物，例如淺或深溝槽隔離，其中蝕刻溝槽并用氧化物或其它絕緣材料填充。但那些溝槽技術(shù)進一步增加了處理步驟且因此增加了集成電路的制造成本。由于這一原因，如果可能則希望繼續(xù)使用簡單的LOCOS隔離。
其他人已嘗試對常規(guī)LOCOS處理進行一個或一個以上修改以保持LOCOS氧化物尤其在緊密間隔的有源區(qū)域之間的區(qū)域中的厚度。這些技術(shù)的實例參閱一個或一個以上專利，包含(但不限于)美國專利第5,686346號(Duane)和第5,821,153號(Tsai等人)、第5,895,257號(Tsai等人)和第6,054,368號(Yoo等人)。那些方法都需要額外處理步驟，所述步驟為LOCOS區(qū)添加保護邊緣，重建受侵蝕的場效氧化物，或使場效氧化物較不易于受到隨后的侵蝕。

發(fā)明內(nèi)容
下文描述的本發(fā)明在不會使核心處理流程有破壞性變化的情況下有效地保持并增強窄LOCOS區(qū)。一個修改是遮蔽柵極多晶硅以保持在一些臨界的窄隔離氧化物區(qū)域上。在沉積柵極多晶硅層之后，通過遮罩暴露光致抗蝕劑層，所述光致抗蝕劑層具有柵極的圖案和臨界LOCOS區(qū)域的圖案。顯露抗蝕劑并蝕刻多晶硅以界定柵極結(jié)構(gòu)和LOCOS保護結(jié)構(gòu)。除了例如柵極和電阻器的標(biāo)準(zhǔn)電路多晶硅結(jié)構(gòu)外，還將多晶硅瓦片形成在臨界LOCOS區(qū)域上方。多晶硅瓦片防止LOCOS在濕蝕刻和干蝕刻操作期間被去除。多晶硅瓦片還增加厚度，且因此通過多晶硅的附加厚度增加氧化物的注入物阻止能力。多晶硅瓦片可經(jīng)硅化并保持電分離，且通過處理而保持在晶片上并保持在成品上。


圖1是緊密和較寬間隔的有源區(qū)域之間形成的LOCOS場效氧化物的橫截面圖。
圖2是集成電路的一部分的橫截面圖，其展示具有多晶硅瓦片的NMOS或PMOS晶體管。
圖3-7是圖2所示的晶體管的成形過程中的連續(xù)步驟。
圖8是展示具有和不具有多晶硅瓦片的NMOS晶體管的擊穿電壓的曲線圖。
圖9是展示具有和不具有多晶硅瓦片的PMOS晶體管的擊穿電壓的曲線圖。
圖10A和10B展示具有和不具有多晶硅瓦片的測試結(jié)構(gòu)。
圖11是用于將多晶硅瓦片應(yīng)用到不同大小的有源區(qū)域的布局算法的平面圖。
圖12是用掃描電子顯微鏡拍攝的使用本發(fā)明和不使用本發(fā)明制造的測試結(jié)構(gòu)的一部分的顯微照片。
具體實施例方式
圖2展示由浮動多晶硅瓦片14.1、14.2制成的nmos或pmos晶體管。襯底20具有外延層22。所述層固持源極和漏極16、18，源極和漏極16、18是摻雜有相同類型的注入物質(zhì)的有源區(qū)。在源極與漏極之間且在外延層上方的是具有柵極氧化物15的絕緣柵極和導(dǎo)電多晶硅柵極14.3。外延層22還支撐LOCOS隔離區(qū)12.1和12.2。其分別將相鄰經(jīng)注入的有源區(qū)16.1與漏極16分離且將18.1與源極18分離。LOCOS區(qū)12.1、12.2的上表面上分別是多晶硅瓦片14.1、14.2。多晶硅柵極14.3以及多晶硅瓦片14.1和14.2的側(cè)部是氧化間隔物60.1-60.6。多晶硅瓦片14.1-14.2、多晶硅柵極14.3、源極18、漏極16以及鄰近的硅區(qū)16.1和18.1的上方具有硅化物層50.1-50.7。絕緣層32覆蓋襯底和其它結(jié)構(gòu)。金屬互連結(jié)構(gòu)37.1-37.3在此絕緣體32的上方被圖案化。金屬填充的接觸插塞36.1-36.3將金屬層分別連接到源極、柵極和漏極上方的硅化物層。
多晶硅瓦片14.1、14.2在與柵極多晶硅14.3相同的沉積和蝕刻步驟期間形成。瓦片硅化物區(qū)50.1和50.2也在與其它硅化物區(qū)的形成相同的處理步驟期間形成。鄰近多晶硅瓦片60.1、60.2、60.5和60.6的間隔物與沿著柵極氧化物60.3和60.4的間隔物在相同的時間形成。多晶硅瓦片不電連接到任何電壓或電流源。同樣，本發(fā)明的結(jié)構(gòu)不需要任何新的處理步驟或以任何方式影響電路的電設(shè)計。由于多晶硅瓦片在間隔物和硅化物之前形成，所以其在這些侵蝕性步驟期間保護隔離氧化物。因此，所述瓦片防止否則將會發(fā)生的LOCOS的大部分寬度和厚度減小。因此，不會進一步損害開始時相對較薄的緊密間隔的有源區(qū)之間的LOCOS區(qū)。相反，多晶硅瓦片的厚度相對于注入物遮蔽能力而有效地增強其厚度。因此，進入源極18中的注入物不會導(dǎo)致電連接到LOCOS氧化物下方的相鄰區(qū)18.1，且同樣漏極16不會變成連接到區(qū)16.1。已經(jīng)以電測試結(jié)構(gòu)確認(rèn)此方法的有效性，當(dāng)使用多晶硅瓦片結(jié)構(gòu)時，所述電測試結(jié)構(gòu)展示顯著較高的相鄰區(qū)域擊穿電壓。對于NMOS和PMOS摻雜配置也是如此。并且，為提供此方法的進一步確認(rèn)，當(dāng)相對于沒有所述瓦片的相同電路將浮動瓦片添加到生產(chǎn)電路時，觀察到產(chǎn)品良率顯著提高。
以圖3-7中展示的一系列步驟說明制造多晶硅瓦片的過程。所述過程以單晶硅襯底20開始。將襯底放置在常規(guī)反應(yīng)器中以增長匹配單晶硅的外延層22。接著準(zhǔn)備外延層以用于局部氧化(LOCOS)操作。使用硅作為半導(dǎo)體材料的主要優(yōu)點之一是其通過氧化硅材料在原位制造隔離層的重要特性。
在典型的LOCOS處理程序中，在外延層22上沉積或增長被稱為襯墊氧化物的薄層24。用氮化硅層26覆蓋襯墊氧化物。接著將光致抗蝕劑層沉積在氮化物層上并經(jīng)圖案化以便在將來的LOCOS區(qū)12.1、12.2上方具有開口。執(zhí)行合適的濕蝕刻或干蝕刻操作以選擇性地去除將被局部氧化的外延層22表面上方的氮化物。接著使晶片經(jīng)受熱氧化步驟，其通常包括在存在蒸汽或另一氧來源的情況下加熱晶片。使外延層22上方?jīng)]有氮化物26.1和26.2的部分氧化以形成LOCOS場效氧化物區(qū)12.1、12.2。
在以下步驟(未圖示)中，去除剩余的氮化物層。也在有源硅區(qū)上方去除襯墊氧化物，這一步驟也使隔離氧化物稍微變薄。接著再次氧化外延層22的表面以在暴露的硅表面上形成柵極氧化物層15。稍后通過例如硅烷氣體的分解的常規(guī)處理用多晶硅層14覆蓋晶片。參看圖5。執(zhí)行另一光刻程序，形成在多晶硅層14上方，從而留下經(jīng)圖案化的光致抗蝕劑區(qū)29.1-29.3。接著使用常規(guī)技術(shù)通過濕蝕刻或干蝕刻適當(dāng)去除位于下方且暴露的多晶硅和柵極氧化物層14、15。步驟通常在所有CMOS、NMOS和PMOS處理中執(zhí)行此蝕刻。其一般形成作為晶體管的必需組件的柵極結(jié)構(gòu)。然而，在本發(fā)明的處理中，還使用柵極成形步驟以在LOCOS區(qū)12.1、12.2上方形成多晶硅瓦片14.1、14.2。由于對于制造柵極的遮罩是必要步驟，所以為多晶硅瓦片制造具有添加的圖案的遮罩的其他要求不會對所述處理造成附加成本。因此將多晶硅瓦片添加到常規(guī)處理流程是“免費”的。
剝除光致抗蝕劑，從而留下多晶硅瓦片14.1、14.2和多晶硅柵極14.3。參看圖6。以下步驟在硅有源區(qū)域中形成自行對準(zhǔn)的源極與漏極連接。將晶片放置在離子注入工具中。將n型或p型離子注入到襯底中以形成有源區(qū)域。如果集成電路是CMOS裝置，那么將在p型離子注入期間遮蔽nmos晶體管，且接著將在n型注入期間遮蔽p型晶體管。然而，不再有必要或需要遮蔽相同類型(都為nmos或都為pmos)裝置之間的場效氧化物區(qū)12.1、12.2。如果兩個nmos或兩個pmos裝置緊密間隔且光致抗蝕劑未在其間被圖案化，那么隔離氧化物必須阻止注入物。多晶硅瓦片的添加在源極和漏極注入步驟期間增加了此遮蔽功能。最終結(jié)果是，在離子注入期間，LOCOS區(qū)12.1、12.2及其各自的瓦片14.1、14.2足夠厚以防止注入的離子到達外延層22的位于LOCOS區(qū)12.1、12.2下方的區(qū)。因此，有源區(qū)域的源極和漏極注入物16、18不僅與柵極14、15而且與LOCOS區(qū)12.1、12.2自行對準(zhǔn)。
在進一步處理期間，所有多晶硅結(jié)構(gòu)都將被添加有氧化間隔物60.1-60.7。在硅化步驟中，將把源極16和漏極18中的暴露的外延硅以及柵極14.3和瓦片14.1、14.2中暴露的多晶硅轉(zhuǎn)化為硅化物層50.1-50.7。這些層減小晶體管源極、漏極和柵極電阻。使瓦片硅化不會有不利影響，因為將允許瓦片14.1、14.2電浮動且瓦片14.1、14.2將與導(dǎo)電區(qū)電隔離。也就是說，其將不連接到任何電壓或電流源。絕緣層32覆蓋襯底，且金屬觸點從絕緣層32的表面延伸到柵極、源極和漏極的硅化物表面50.3、50.4、50.5。
圖12是測試結(jié)構(gòu)的顯微照片，其將用本發(fā)明制成的LOCOS區(qū)12A與不用本發(fā)明制成的LOCOS區(qū)12X進行比較。用絕緣層32覆蓋外延層22。用金屬36填充層32中的通道以接觸外延層22上的表面區(qū)。硅化物區(qū)50形成在多晶硅或外延硅上。在顯微照片的右側(cè)，LOCOS區(qū)12A由多晶硅瓦片14覆蓋并保護。瓦片14具有頂部硅化物層50和側(cè)壁氧化間隔物60。與常規(guī)未受保護的LOCOS結(jié)構(gòu)12X相比，用本發(fā)明制成的LOCOS結(jié)構(gòu)12A較厚且較寬。注意，未受保護的LOCOS結(jié)構(gòu)如何薄于LOCOS結(jié)構(gòu)12A且其如何短于12A，因為LOCOS區(qū)12X的邊緣已通過一個或一個以上蝕刻步驟而減小。
為了測試本發(fā)明，制造一系列具有和不具有浮動多晶硅瓦片的測試裝置。測試結(jié)構(gòu)包含具有和不具有浮動多晶硅瓦片的nmos和pmos有源區(qū)域。所述區(qū)域以0.05微米間隔隔開，寬度在0.55與1.00微米之間。在每一情況下，測量測試結(jié)構(gòu)的擊穿電壓。圖10a、10b中分別展示不具有多晶硅瓦片和具有多晶硅瓦片的典型測試結(jié)構(gòu)。圖8和9中以圖表形式展示測試結(jié)果。圖8中，對于具有0.55微米間隔的nmos裝置來說，擊穿的改進最大。本發(fā)明使擊穿性能從不具有浮動瓦片時的約6.5伏改進為具有浮動瓦片時的約8伏。pmos裝置中的改進更為顯著。其擊穿電壓從不具有瓦片時的約6.5伏改進為具有瓦片時的大于10.5伏。所述測試結(jié)構(gòu)是經(jīng)制造以評估浮動多晶硅解決方案的源極/漏極擊穿測試結(jié)構(gòu)。所述實驗還展示，浮動多晶硅瓦片對于其中相鄰的有源區(qū)域與LOCOS之間的間隔為更寬的一微米的裝置幾乎沒有有利的影響。然而，對于具有小于0.6微米的LOCOS區(qū)的裝置來說，改進較為顯著。這是預(yù)期的，因為上述氧化物薄化僅是對于緊密間隔的有源區(qū)而言。
在產(chǎn)品測試期間進行本發(fā)明效力的進一步確認(rèn)。制造兩批產(chǎn)品，一批在緊密間隔的有源區(qū)之間使用多晶硅瓦片，且另一批不使用多晶硅瓦片。在所有其它方面，所述產(chǎn)品是相同的。它們使用同一流程同時制造。將兩個實驗變數(shù)引入到每一產(chǎn)品。第一變數(shù)稍微減小最小有源區(qū)域間隔，且第二變數(shù)稍微增加cmos源極和漏極注入物能量。預(yù)期這些變數(shù)會加劇上文所述的相鄰有源區(qū)域隔離問題。下表展示產(chǎn)品測試結(jié)果，并證明本發(fā)明使良率比其中有源區(qū)域之間的最小間隔小于0.65微米的不用本發(fā)明制成的裝置的良率改進兩到四倍之間。參看試驗5-8。
表格

在所述處理的一個實施例中，以以下方式用一算法產(chǎn)生浮動多晶硅瓦片。圖11中展示所述算法的布局尺寸。對于小于或等于0.6微米的有源區(qū)域間隔70，在距有源區(qū)域的邊緣0.15微米的距離71處產(chǎn)生浮動多晶硅瓦片。對于大于0.6微米但小于或等于1.0微米的有源區(qū)域75，在距有源邊緣0.20微米的距離73處產(chǎn)生浮動多晶硅瓦片。對于大于1.0微米的有源區(qū)域間隔，不產(chǎn)生浮動多晶硅瓦片。
雖然已僅針對一個晶體管作出了以上描述，但所屬領(lǐng)域的技術(shù)人員應(yīng)了解，上述晶體管和上述處理可用于制造nmos、pmos或cmos集成電路。本發(fā)明也可并入到雙cmos產(chǎn)品和處理中，因為其不會對雙極晶體管造成不利影響，且本發(fā)明也可有助于使雙極裝置彼此分離。
權(quán)利要求
1.一種集成電路，其包括一半導(dǎo)體襯底；復(fù)數(shù)個有源區(qū)，其在所述襯底的一表面中；復(fù)數(shù)個表面絕緣區(qū)，其形成在所述襯底中并由所述襯底的所述半導(dǎo)體材料形成，用于使有源區(qū)彼此電隔離；保護瓦片，其在所述表面絕緣區(qū)上方，用于保護所述表面隔離區(qū)使其大小不會減小或用于增加所述絕緣區(qū)的有效厚度。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述保護瓦片在所述絕緣區(qū)上且包括多晶硅。
3.根據(jù)權(quán)利要求2所述的集成電路，其進一步包括絕緣多晶硅柵極，其中所述柵極中的所述多晶硅和所述保護瓦片的所述多晶硅由相同層的多晶硅形成。
4.根據(jù)權(quán)利要求3所述的集成電路，其中所述保護瓦片中的所述多晶硅與所述柵極中的所述多晶硅分離。
5.根據(jù)權(quán)利要求1所述的集成電路，其中鄰近LOCOS保護瓦片的區(qū)的擊穿電壓大于一不具有LOCOS保護瓦片的集成電路中的一相應(yīng)區(qū)的擊穿電壓。
6.根據(jù)權(quán)利要求1所述的集成電路，其中所述LOCOS保護瓦片電浮動。
7.根據(jù)權(quán)利要求1所述的集成電路，其中對于小于或等于0.6微米的有源區(qū)域間隔，在距所述有源區(qū)域的邊緣0.15微米處產(chǎn)生所述LOCOS保護瓦片。
8.根據(jù)權(quán)利要求1所述的集成電路，其中對于大于0.6微米且小于1.0微米的有源區(qū)域間隔，在距所述有源區(qū)域的所述邊緣0.20微米處產(chǎn)生所述LOCOS保護瓦片。
9.一種集成電路，其包括一單晶硅襯底；復(fù)數(shù)個有源區(qū)，其在所述襯底的一表面中；復(fù)數(shù)個場效氧化物區(qū)，其在所述表面中并由所述硅襯底形成，且使有源區(qū)彼此電隔離；一多晶硅層，其在所述場效氧化物區(qū)上方，用于保護所述場效氧化物區(qū)使其免于侵蝕或用于增加所述絕緣區(qū)的有效厚度。
10.根據(jù)權(quán)利要求9所述的集成電路，其進一步包括有源金屬氧化物半導(dǎo)體區(qū)、安置在所述有源金屬氧化物半導(dǎo)體區(qū)上方的多晶硅柵極，且所述柵極中的所述多晶硅和所述場效氧化物區(qū)上方的所述多晶硅由一共同多晶硅層形成。
11.根據(jù)權(quán)利要求9所述的集成電路，其中在具有保護瓦片的所述LOCOS的相對側(cè)上的區(qū)的擊穿電壓大于一制作成不具有LOCOS保護瓦片的集成電路中的一相應(yīng)區(qū)的擊穿電壓。
12.根據(jù)權(quán)利要求9所述的集成電路，其中所述LOCOS保護瓦片電浮動。
13.根據(jù)權(quán)利要求9所述的集成電路，其中對于小于或等于0.6微米的有源區(qū)域間隔，在距所述有源區(qū)域的邊緣0.15微米處產(chǎn)生所述LOCOS保護瓦片。
14.根據(jù)權(quán)利要求9所述的集成電路，其中對于大于0.6微米且小于1.0微米的有源區(qū)域間隔，在距所述有源區(qū)域的所述邊緣0.20微米處產(chǎn)生所述LOCOS保護瓦片。
15.一種集成電路，其包括一單晶硅襯底；復(fù)數(shù)個有源區(qū)，其在所述襯底的一表面中；復(fù)數(shù)個場效氧化物區(qū)，其在所述表面中并由所述硅襯底形成，且使有源區(qū)彼此電隔離；多晶硅瓦片，其在所述場效氧化物區(qū)上。
16.根據(jù)權(quán)利要求15所述的集成電路，其進一步包括有源金屬氧化物半導(dǎo)體區(qū)、安置在所述有源金屬氧化物半導(dǎo)體區(qū)之間的多晶硅柵極，且所述柵極中的所述多晶硅和所述場效氧化物區(qū)上的所述多晶硅由一共同多晶硅層形成。
17.根據(jù)權(quán)利要求15所述的集成電路，其中在所述LOCOS保護瓦片的相對側(cè)上的區(qū)的擊穿電壓大于一制作成不具有LOCOS保護瓦片的集成電路中的相應(yīng)區(qū)的擊穿電壓。
18.根據(jù)權(quán)利要求15所述的集成電路，其中所述LOCOS保護瓦片電浮動。
19.根據(jù)權(quán)利要求15所述的集成電路，其中對于小于或等于0.6微米的有源區(qū)域間隔，在距所述有源區(qū)域的邊緣0.15微米處產(chǎn)生所述LOCOS保護瓦片。
20.根據(jù)權(quán)利要求15所述的集成電路，其中對于大于0.6微米且小于1.0微米的有源區(qū)域間隔，在距所述有源區(qū)域的所述邊緣0.20微米處產(chǎn)生所述LOCOS保護瓦片。
21.一種制造一金屬氧化物集成電路的方法，其包括以下步驟提供一單晶硅襯底；在所述襯底上方沉積一氮化硅層；在所述氮化硅層中形成開口以暴露表面區(qū)用于進行局部氧化；局部氧化所述硅襯底的所述暴露的表面區(qū)以形成局部氧化物(LOCOS)區(qū)；去除所述氮化硅層的其余部分以在所述LOCOS區(qū)之間暴露所述硅襯底的表面區(qū)；氧化所述硅襯底的所述暴露的表面區(qū)以在所述硅襯底上形成一柵極氧化物層；在所述襯底的所述表面上方沉積一多晶硅層；圖案化所述多晶硅層以同時形成多晶硅柵極和LOCOS保護瓦片；和注入所述襯底以在所述半導(dǎo)體襯底中形成有源區(qū)。
22.根據(jù)權(quán)利要求21所述的方法，其包括從有源區(qū)去除所述柵極氧化物層的其他步驟。
23.根據(jù)權(quán)利要求21所述的方法，其中所述注入所述有源區(qū)域的步驟發(fā)生在所述LOCOS保護瓦片成形之后。
24.根據(jù)權(quán)利要求21所述的方法，其中所述有源區(qū)包括在所述柵極的一側(cè)的源極區(qū)和在所述柵極的另一側(cè)的漏極區(qū)。
25.根據(jù)權(quán)利要求21所述的方法，其中所述有源區(qū)包括在所述柵極的兩側(cè)的源極區(qū)。
26.根據(jù)權(quán)利要求25所述的方法，其進一步包括在所述半導(dǎo)體襯底的相對側(cè)上形成一漏極區(qū)。
27.根據(jù)權(quán)利要求21所述的方法，其進一步包括以下步驟在所述襯底上方沉積其它絕緣或?qū)щ妼樱蛨D案化并去除那些層的不需要的部分，且將所述LOCOS保護瓦片留在適當(dāng)位置以防止在這些其他步驟期間減小所述LOCOS區(qū)的大小。
28.根據(jù)權(quán)利要求21所述的方法，其中所述LOCOS區(qū)的厚度在后續(xù)處理步驟期間保持大體上相同。
29.根據(jù)權(quán)利要求21所述的方法，其中一具有LOCOS保護瓦片的裝置的擊穿電壓大于一以相同處理步驟制造但不具有LOCOS保護瓦片的相應(yīng)裝置。
30.根據(jù)權(quán)利要求21所述的方法，其中所述LOCOS保護瓦片電浮動。
31.根據(jù)權(quán)利要求21所述的方法，其中對于小于或等于0.6微米的有源區(qū)域間隔，在距所述有源區(qū)域的邊緣0.15微米處產(chǎn)生所述LOCOS保護瓦片。
32.根據(jù)權(quán)利要求21所述的方法，其中對于大于0.6微米且小于1.0微米的有源區(qū)域間隔，在距所述有源區(qū)域的所述邊緣0.20微米處產(chǎn)生所述LOCOS保護瓦片。
全文摘要
圖中展示一具有多晶硅保護瓦片的CMOS裝置。LOCOS區(qū)(12.1)和(12.2)分別將相鄰的有源區(qū)(16.1)與(16)分離且將(18.1)與(18)分離。所述LOCOS區(qū)(12.1、12.2)的上表面上分別是多晶硅瓦片(14.1、14.2)。柵極多晶硅(14.3)和所述多晶硅瓦片(14.1和14.2)的角落處是氧化物間隔物(60.1－60.6)。所述多晶硅瓦片(14.1、14.2)具有硅化物層(50.1、50.2)。其它硅化物層(50.4－50.6)處于源極、漏極和多晶硅柵極的頂部。一絕緣層(32)覆蓋襯底，且金屬觸點(36、34、38)從所述層(32)的表面分別延伸到所述源極、柵極和漏極上的所述硅化物層。所述多晶硅瓦片由與所述柵極相同層的多晶硅制成，且其與所述柵極同時形成。所述多晶硅瓦片的用意是減少場效氧化物在緊密間隔的有源區(qū)之間的侵蝕。另外，當(dāng)有源硅區(qū)之間的隔離必須充當(dāng)一離子注入步驟的一自行對準(zhǔn)阻擋層時，所述多晶硅瓦片本身增加所述隔離的厚度。
文檔編號H01L29/00GK101069278SQ200580016991
公開日2007年11月7日 申請日期2005年5月27日 優(yōu)先權(quán)日2004年5月28日
發(fā)明者史蒂文·M·萊比格爾, 丹尼爾·J·哈恩 申請人:飛兆半導(dǎo)體公司