專利名稱：具有垂直部件的電子器件的制作方法
技術領域：
本發(fā)明涉及一種具有垂直部件的電子器件的制造方法，并涉及一種具有垂直部件的器件。本發(fā)明尤其涉及一種具有垂直溝道的FET器件。
背景技術：
隨著集成電路(IC)技術的發(fā)展，集成電路性能以顯著的速度持續(xù)增長。持續(xù)的進步應歸于持續(xù)縮小線寬的能力，使得越來越多的晶體管裝入相同的面積，并能使每單元面積實現越來越多的功能。
然而，縮小超出50nm技術節(jié)點(technology node)的常規(guī)MOSFET需要創(chuàng)新，以克服由于限制常規(guī)MOSFET的基礎物理學導致的障礙。兩個經常遇到的問題是電荷載流子穿過薄柵電介質的隧道效應和在有源溝道中的電荷密度控制。當前平面MOSFET結構的改進在于實現了雙柵FET。在雙柵幾何形狀中，增加了柵容量，給出了更好的溝道靜電控制。
在PCT專利申請WO 98/42026中，公開了一種制造垂直MOS晶體管的方法。該方法中，柵長度通過蝕刻導電層直到適合厚度來確定。這需要非常好地控制蝕刻時間，尤其當晶體管具有相對小尺寸時這是困難的。

發(fā)明內容
本發(fā)明設法提供一種制造電子器件的改進方法。因此，在第一方面中提供了一種方法，包括步驟a)提供襯底，該襯底具有主表面，帶有自該主表面突起的伸長結構，和b)向該主表面和該伸長結構提供介電層，c)提供一組層，其包括第一導電層，該第一導電層通過該介電層與該襯底和該伸長結構電絕緣，該組層中的每一層都具有垂直于該主表面的各自厚度，該第一導電層具有面對該伸長結構超過一長度的部分，該長度由該組層各自的厚度確定。
由此，本發(fā)明提供一種方法，其中面對該伸長結構的第一導電層的該部分的尺寸如長度和/或厚度通過該組層各自的厚度確定。優(yōu)點在于使用層的厚度來確定元件尺寸，這是由于可以非常精確地控制一層或多層的厚度?？煽刂埔粚拥暮穸冉档椭烈粋€或幾個原子層或單分子層。單層的精確度在現有技術中是公知的。由此可以以納米精確度、微米精確度或中度精確度控制層厚度。
電器件可以是電子器件如半導體基的電子器件。例如，電子器件可以是晶體管器件，如柵包圍晶體管或雙柵晶體管。
襯底和/或伸長結構可以是絕緣材料，即具有使得流過其的電流可忽略的低導電性材料，其可以是導電材料，即具有金屬導電性的材料，或者其可以是半導體材料，即具有導電性在金屬和絕緣體之間的材料，并且其中，導電性取決于各種特性如雜質級。襯底和伸長結構不必是相同導電性，即，一種可以是絕緣體而另一種可以是半導體，但是兩種也可以是相同導電性，例如兩種材料都是半導體材料。
襯底和/或伸長結構的材料每一個都可包括自元素周期表的多于一種的元素，即襯底和/或伸長結構的材料每一個都可以是二元、三元或四元化合物，或每一個都可以是含有多于五種元素的化合物。襯底不必是體材料襯底。襯底可以是在相同或不同材料的體材料上被支撐的頂層。襯底甚至可以是由體材料支撐的疊層。作為實例，襯底可以是由Si襯底例如Si晶片支撐的SiGe頂層。
伸長結構可以是納米結構、中間結構或微米結構，例如是借助于氣相-液相-固相生長方法(VLS生長)生長在襯底上的納米結構。優(yōu)點在于可以提供納米結構作為伸長結構，這是由于可以避免例如該伸長結構的晶格和該襯底晶格之間的晶格失配的問題，并且可以提供該襯底與該伸長結構之間的外延關系。
該伸長結構可遠離襯底伸出?？商峁┰撋扉L結構以使其基本垂直于襯底突起，雖然也可提供該伸長結構以使其以不同于90度的角度從襯底突起。該角度可依據延長結構和該襯底的性質，例如，可以以兩種取向生長在Ge(111)上生長的InP納米導線一部分從該襯底垂直突起和一部分與襯底具有35度角。然而，可以預見任一角度，且對于襯底上伸長結構的總體，可存在各種角度，甚至存在角度分布。伸長結構可具有特定的縱橫比，即特定的長度-直徑比。該縱橫比可大于10，例如大于25，例如大于50，例如大于100，例如大于250。垂直于伸長結構的縱向方向獲得該直徑。
該伸長結構基本是單晶結構。例如，就穿過該結構的電流傳輸的理論推敲、或者其它類型的理論支持或者對該結構特性的洞察而論，提供單晶結構是有利的。而且，基本為單晶結構的其它優(yōu)點包括可實現更適當地限定操作的器件，例如，與基于非單晶結構的器件相比，可獲得具有更好限定的電壓閾值、更小的漏電流、更好的導電性等的器件。
該伸長結構可為本征半導體、摻雜為p型半導體或摻雜為n型半導體。而且，該伸長結構可以包括至少兩段，且其中每一段都可以是本征半導體或n型半導體或p型半導體。因此也可以提供不同類型的半導體器件部件，例如包括pn結、pnp結、npn結等的部件。在縱向方向中的各段例如可使用氣相沉積方法、且在生長期間改變蒸汽成分來獲得。
伸長結構可以是選自由聲子帶隙器件、量子點器件、熱電子器件、光子器件、納米機電激勵器、納米機電傳感器、場效應晶體管、紅外檢測器、諧振隧道二極管、單電子晶體管、紅外檢測器、磁傳感器、發(fā)光器件、光調制器、光檢測器、光波導器、光耦合器、光轉換器和激光器組成的組的器件的功能部件。
向襯底主表面和伸長結構提供介電層。可在一個或多個步驟中提供該介電層。該介電層可由一種或多種材料構成。介電層的厚度可橫跨襯底和伸長結構的組合結構而變化。
該介電層可包括第一和第二介電層。該第一介電層可覆蓋襯底的主表面并與該伸長結構的至少一部分相鄰并接觸。該伸長結構用作電流傳輸溝道，例如在晶體管器件如FET器件中的電流溝道。該第一介電層可以是或者可以提供將襯底與一個或多個柵極分開的介電阻擋層。該第一介電層可以為任一種適合的材料，例如SiO2或者旋涂玻璃(SOG)?？蓪⒃摰谝唤殡妼犹峁榫哂心骋缓穸热缭?0-1000nm范圍內、例如在50-500nm范圍內、例如在100-250nm范圍內的層。該第一介電層可提供有介電耦合層，以在襯底和柵極之間獲得低的、可忽略不計的寄生電容或者沒有寄生電容。該第一介電層可提供有比SiO2的介電常數低的介電常數，該第一介電層可以是低K材料，例如現有技術中公知的那些材料?？墒褂玫牡蚄材料的實例是如“SiLK(Dow Chemical的商標)、黑鉆石(Applied Materials的商標)以及Aurora(ASIM的商標)的材料。
第二介電層覆蓋伸長結構的至少一部分。然而，可將該第二介電層提供至整個樣品。在提供該第一介電層之后提供該第二介電層。該第二介電層可通過使用化學氣相沉積(CVD)技術、如等離子體增強CVD(PECVD)來提供。第二介電層也可通過原子層沉積(ALD)來提供。該第二介電層可以是或者可以提供將伸長結構與一個或多個柵極分開的介電阻擋。由此，第二介電層可以是或者可以提供柵介質。該第二介質層可以是任一種適合的材料如SiO2。第二介電層可提供有某一厚度，例如在1-100nm范圍內，例如在1.5-50nm范圍內、例如在2-10nm范圍內、例如為5nm。可選擇該第二介電層的厚度，以便獲得在導電材料和伸長結構之間足夠的電絕緣。特別是該第二介電層的厚度的下限可取決于獲得了足夠的電絕緣。第二介電層可提供有比SiO2的介電常數高的介電常數，第二介電層可以是高K材料，這種材料在現有技術中是公知的。可使用的高K材料的實例可以是例如氧化鉭或氧化鉿的材料。對于第一導電層和溝道即伸長結構之間的給定電勢差，介電層厚度的上限可由溝道傳到中所需的變化來確定。在工業(yè)的重要系統(tǒng)中，在柵極和溝道之間的介電層在1-10nm之間。
以上，結合第一和第二介電層討論了介電層的各個方面，但是應當理解，可選地，可提供單個介電層，或者可提供多于兩層的介電層。如上所述的第一和第二介電層也可構成介電層的第一和第二部分。
包括至少第一導電層的該組層中，可將該第一導電層提供于樣品的至少一部分上。該第一導電層可以是Al、Pt、Zr、Hf、TiW、Cr、Ta或Zn、ITO或任何其他適合材料的層。該第一導電層可用作電極，如FET器件中的柵極。
可通過使用濺射技術或任何其他相關技術來將第一導電層提供到襯底上，以便可沉積基本均勻和連續(xù)的第一導電層的層。
在提供該組層之前，可以通過帽蓋如鈴形帽蓋來封裝伸長結構的頂端或外部端?？稍趯Ｓ霉に嚥襟E中提供頂端的封裝，然而也可在介電層的沉積工藝期間提供，例如連同上述的第二介電層的沉積，這是由于在這種工藝中，可在邊緣處沉積更多的材料。由于材料遷移性，在邊緣處沉積更多的材料。作為遮蔽效應的該效應在現有技術中是公知的(例如見Silicon Processing in the VLSIera，S.Wolf and R.N.Tauber，6thed.，1986，P.186，，Attice Press，Sunset Beach，California)。
可通過使用熱沉積技術將第一導電層提供至襯底。在以帽蓋封裝伸長結構的實施例中，帽蓋的遮蔽可導致導電層的第一部分沉積于介電層上作為基本與襯底共面的層，且導電層的第二部分沉積于帽蓋頂部上。
第一導電層的厚度可取決于所使用的沉積方法，第一導電層可具有在10nm和1微米之間的厚度，例如在25和500nm之間，例如在50和250nm之間，例如在75和100nm之間。
提供該組層的步驟包括以下子步驟c1)提供該第一導電層，c2)提供面對該伸長結構的第一導電層的一部分的保護層，暴露出面對該伸長結構的該第一導電層的剩余部分，c3)使用該保護層作為掩模除去該第一導電層的剩余部分。
由此保護層是包括在該組層中的層。該保護層可具有某一厚度，以使該第一導電層的覆蓋部分包括第一部分和第二部分。該第一部分是至少通過介電層與襯底分開的第一導電層的一部分，和該第二部分是至少通過介電層與伸長結構分開的第一導電層的一部分。保護層的厚度可以為與如上所述的第一介電層相同的厚度。旋涂在第一導電層上的保護層可以是SOG層或可以是光抗蝕劑層，例如PMMA、PIQ或BCB。
可提供蝕刻處理，與保護層相比，該蝕刻處理更有效地除去第一導電層，使得被保護層覆蓋的那部分第一導電層留下，而未被保護層覆蓋的那部分被除去。在蝕刻后例如可通過在沸騰的丙酮中將保護層溶解來隨后除去保護層。
根據本發(fā)明，可以以可靠的方式確定柵長度，這是由于其取決于導電層厚度和旋涂到導電層上的保護層厚度。與用通過蝕刻直到獲得所需柵長度來確定柵長度的那些方法相比，可以以這種方式更好地確定柵長度。那些方法需要非常良好的蝕刻時間控制，尤其當晶體管具有相對小的尺寸如200nm或以下的溝道長度時，這是困難的。
可提供至少與該伸長結構的頂端電接觸的第二導電層。該第二導電層可用作頂部觸點。該頂部觸點可用作晶體管的源或漏極。
可提供隔離層，用于將該第二導電層與該第一導電層電絕緣。該隔離層可以是SiO2。
在提供該第二導電層之前，可除去該隔離層的頂部部分以暴露出該伸長結構的一部分。該隔離層的頂部部分通過拋光來除去。拋光該樣品直到該伸長結構達到最終的頂部表面，或者拋光樣品直到獲得所需厚度。
為了增加該伸長結構和該第二導電層的接觸面積，可進行該隔離層的頂部部分的選擇性蝕刻。該伸長結構的頂部部分由此結合到該第二導電層中，從而利于改善該伸長結構和該第二導電層之間的電接觸。
第二導電層可以是任一種合適的材料，例如金屬、或金屬混合物如Ti/Al/Au或Ti/Zn/Au、導電聚合物或其它類型的導電材料如氧化銦錫(ITO)。第二導電層可以提供有某一厚度如在10-1000nm的范圍內、例如在50-500nm的范圍內、例如在100-250nm的范圍內。該襯底和該第二導電層可通過該伸長結構電連接，且根據伸長結構的導電性，可獲得導電或半導電連接。
可將光致抗蝕劑旋涂到拋光表面上。借助于光刻，可將接觸區(qū)域限定在光致抗蝕劑中，且可根據光刻限定的區(qū)域來提供第二導電層。第二導電層可以以接觸墊的形式提供。
根據本發(fā)明的第二方面，可提供電子器件，該器件包括具有主表面的襯底，帶有與該襯底電接觸的突起伸長結構，和第一導電層，其通過介電層與該襯底和該伸長結構電絕緣，該第一導電層具有面對該伸長結構超過一長度的部分，與該伸長結構面對的第一導電層的所述部分具有垂直于主表面的厚度，該厚度可大于或小于該第一導電層的剩余部分的厚度。
這種器件是對例如當前的平面MOSFET器件的改進。該柵包圍幾何形狀利于增強的柵電容以及更好地控制溝道中的電荷載流子以及溝道材料的自由度。
根據參考以下描述的實施例的闡述，本發(fā)明的這些和其它方面、特征和/或優(yōu)點將顯而易見。


將僅借助于實例、參考附圖，描述本發(fā)明的實施例，圖中圖1是在提供柵包圍晶體管的第一實施例中包括的工藝步驟的概略說明，圖2是在提供柵包圍晶體管的第二實施例中包括的工藝步驟的概略說明，和圖3是在提供柵包圍晶體管陣列中包括的工藝步驟的概略說明。
附圖是示意性的且不按比例畫出。不同圖中相同的參考數字表示相同或相似的部分。該圖和描述僅是實例，且不應認為其設定了本發(fā)明的范圍。
具體實施例方式
在該部分中，描述了實施例，其中伸長結構是納米結構，更具體地，為納米導線。具體實施例的描述中使用術語納米導線，應當將其作為伸長結構的實例，而不作為術語伸長結構的限制。
在實施例中描述的納米導線可通過使用VLS生長方法來生長。然而，重要的是注意到當前實施例中的工藝步驟可提供柵包圍晶體管，而不考慮怎樣提供納米導線。提供柵包圍晶體管的工藝步驟的唯一需要是作為開始點提供基本從襯底突起的結構。
例如可以同質外延生長該納米導線，例如在Si襯底上的Si納米導線，例如也可以異質外延生長該納米導線，例如Ge襯底上的InP納米導線。
在圖1和2中，示出了包括在柵包圍晶體管制造中的工藝步驟的兩個實施例。首先，描述了圖1中示出的實施例，隨后是圖2中示出的實施例。
在圖1(a)中，在半導體襯底1基本垂直地提供納米導線2。在使用VLS生長方法生長納米導線的情況下，通過金屬粒子3在其自由端將納米導線終止。
在如圖1(b)中示出的隨后的工藝步驟中，將第一介電層4提供于襯底上。該層覆蓋該襯底的不與納米導線接觸的所有部分。該層與納米導線的至少一部分相鄰。該第一介電層例如可以是旋涂玻璃(SOG)。該層的厚度為100nm量級。如以下將變得明顯的，涂敷SOG以將襯底1與柵極6A電絕緣。沉積之后在300℃下熱退火該SOG。SOG例如可以是通過Tokyo ohka或Allied Signal提供的類型。
在圖1(c)中示出的隨后步驟中提供第二介電層5。該層可具有量級為10-50nm的厚度12。該層例如可以是通過等離子體增強化學氣相沉積(PECVD)或通過原子層沉積(ALD)而沉積的SiO2層。沉積該層同時將樣品溫度保持在T＝300℃。這樣，以薄層覆蓋整個納米導線，然而在邊緣處，將沉積更多的材料，這是由于材料的遷移性。
在圖1(d)中所示的隨后步驟中，以薄(50nm)金屬層形式提供第一導電層6，如借助于濺射來沉積的Al層。
在下一工藝步驟(圖1(e))中，提供保護層7。該保護層具有與第一介電層相同的厚度。該保護層可以是旋涂在金屬層上的第二SOG層。
可通過底層涂料(primer)如HMDS來修整介電-金屬界面13，以調整表面和下一層之間的接觸角度?？蛇x地，可通過PECVD直接在金屬上沉積薄(如50nm)的SiO2層。
在隨后的步驟中蝕刻在該保護層7上方突起的第一導電層的一部分，如圖5(f)中所示。該保護層的厚度11大于第一導電層的厚度12。厚度差可以是因數10或更多。在保護層上方突起的那部分第一導電層的蝕刻工藝之后，該厚度差導致該第一導電層獲得了L形狀6A、6B。對于Al使用PES進行該蝕刻?？墒褂眠m合的蝕刻方法進行其它材料的蝕刻。例如，可使用H2O2/NH4OH混合物蝕刻TiW，使用HCl/HNO3混合物蝕刻Pt，使用HCl蝕刻Zn，使用H2O2/H2SO4混合物蝕刻Co和Ni，且使用HF蝕刻Zr和Hf。
在蝕刻工藝之前，在金屬蝕刻工藝期間，將旋涂在導電層表面上的保護層用作垂直掩模。希望該保護層僅覆蓋金屬膜的水平部分。該保護層可以是不通過光刻而是通過其自身的表面結構構成的抗蝕劑層，由此其可以自組建抗蝕劑層。在蝕刻之后，可通過在沸騰的丙酮中將保護層溶解來除去保護層。
隨后通過隔離層8(～2微米厚)覆蓋如圖1(g)中所示的完成的樣品。該層例如是通過PECVD在T＝300℃下沉積的SiO2層。
然后拋光該樣品直到達到納米導線的頂表面9，或者直到獲得所需厚度(圖1(h))，且除去該隔離層的頂部，以從該隔離層釋放納米導線的一部分(圖1(i))?？沙ピ搾伖獗砻娴捻敳?，以增加納米導線的接觸面積。除去該拋光層的頂部例如可通過蝕刻來獲得。可在緩沖氧化物蝕刻如NH4F或HF中蝕刻SiO2層。
在圖1(j)中，提供第二導電層10作為頂部層，即將頂部接觸金屬沉積在納米導線上?？筛鶕鑸D形如柵格來圖形化第二導電層，并提供金屬墊。作為頂部接觸金屬墊的實例，對于n型InP納米導線可沉積Ti/Al/Au層，和對于p型InP納米導線可沉積Ti/Zn/Au。而且，對于光電應用如Si芯片上的LED，可提供透明電極，如ITO電極。
為了建立至柵極的電流導電接觸，在限定的沒有頂部接觸墊的區(qū)域中，在F2等離子體中蝕刻隔離層SiO2。在柵金屬處停止蝕刻。除去突出于金屬層的納米導線。對于InP納米導線，使用選擇性的InP蝕刻(例如HCl)。
由此，如圖1(k)中示出的電子器件是柵包圍晶體管。該柵包圍晶體管包括漏極1、電流溝道2、源極10、一部分環(huán)繞納米導線的柵極6和將納米導線與電極分開的柵介質5。
在圖2(a)至(h)中，示出了可選實施例和可選工藝示意圖。圖2(a)至(c)與關于圖1(a)-(c)中描述的工藝步驟相似。
在圖2(d)中描述的工藝步驟中，借助于熱氣相沉積20來沉積電極25。例如可沉積薄鋁層(50nm)。在氣相沉積工藝中，在該納米導線頂部沉積SiO2的鈴狀帽蓋21用作遮蔽掩模。
隨后的步驟(e)至(h)與圖1(g)至圖1(j)中描述的步驟相似。
由此，在圖1中描述的工藝獲得的柵包圍晶體管和圖2中描述的工藝獲得的柵包圍晶體管之間的主要結構差別在柵極的幾何形狀方面。
如圖2(i)中示出的電子器件由此也是柵包圍晶體管。該柵包圍晶體管包括漏極1、電流溝道2、源極10、柵極25和將納米管與電極分開的柵介質5。
基于垂直納米導線制造柵包圍結構提供多種優(yōu)點。關于柵包圍幾何形狀可獲得增強的柵電容。而且，可基于給定部件的需要選擇納米導線元件。例如，如果需要更好地控制溝道中的電荷密度，則可以生長高遷移率材料如InGaAs作為溝道。
圖1和2中，已經描述了制造單個的柵包圍晶體管。通過將該工藝步驟與圖3中描述的那些相組合，可提供柵包圍晶體管陣列。然而，也可以預見提供納米結構陣列的其它方案。
在圖3中，概略示出提供柵包圍晶體管陣列中包括的四個工藝步驟((a)至(b))。左側(30A、30B、30C和30D)上的圖提供頂視圖，而右側(31A、31B、31C和31D)上的圖示出了工藝步驟的相應側視圖。
首先提供襯底材料的第一工藝步驟(圖3(a))的行32?？墒褂霉饪坦に囂峁┰撔?。在陣列中沿著襯底行在生長納米導線的位置處提供金屬顆粒33，如金顆粒。
在圖3(b)中示出的工藝步驟中，使用VLS生長方法生長InP或其它半導體材料的納米導線。由此提供在金屬顆粒的位置處從襯底突起的納米導線34。
在圖3(c)中的工藝步驟中，提供介電材料35。在該介電層頂部上的是在行36中提供的第一導電材料?？墒褂眠m合的光刻方法提供行。也可在第一導電材料的頂部上提供隔離層37。
在圖3(d)中的工藝步驟中，提供第二導電材料的行38。該第二導電材料可用作頂部觸點。
由此，通過圖3中示出的以下工藝步驟，可通過控制被尋址的行組32、36、38中的哪一個來將電連接到各納米導線。在該實施例中，在覆蓋行的截面區(qū)域中僅存在單個納米導線。然而，多于一條納米導線如一束納米導線也可以存在于覆蓋單個截面的區(qū)域中。
盡管已經結合優(yōu)選實施例描述了本發(fā)明，但是并不意指其限制到此列出的具體形式。而是，本發(fā)明的范圍僅通過附屬的權利要求來限定。
在該部分中，為了說明而非限制的目的列舉所公開實施例的某些具體細節(jié)如材料選擇、制備條件、技術等。以便提供本發(fā)明清楚和全面的理解。然而，本領域技術人員應當容易理解，本發(fā)明可實施于沒有精確地符合在此所列細節(jié)的其它實施例中，而不明顯脫離本公開的精神和范圍。而且，在該上下文中，且為了簡明和清楚的目的，已經省略公知的裝置、電路和方法的詳細描述，以避免不必要的細節(jié)和可能的混淆。
應當理解，單個的參考數字也意指包括多個，反之亦然，且部件或器件的特定數字的參考數字不解釋為將本發(fā)明限制為該特征或器件的特定數字。而且，表述如“包括”、“具有”、“結合”、“含有”和“包含”解釋為非排他性的，即這種表述不解釋為排除其它部件的存在。
參考符號也包括在權利要求中，然而，包括參考符號僅是出于清楚的原因，并不應當解釋為限制權利要求的范圍。
權利要求
1.一種電子器件的制造方法，該方法包括步驟a)提供具有主表面的襯底(1，32)，其帶有從該主表面突起的伸長結構(2，34)，b)提供主表面和具有介電層(4，5，35)的伸長結構，和c)提供一組層(6，7，25，36)，其包括第一導電層(6，25，36)、該第一導電層通過介電層(5)與該襯底和該伸長結構電絕緣，該組層中的每一層都具有垂直于主表面的各自厚度(11、12)，該第一導電層具有面對該伸長結構超過一長度的部分(6B)，該長度由該組層的各自厚度確定。
2.根據權利要求1的方法，其中提供該組層的步驟包括子步驟c1)提供第一導電層(6)，c2)提供保護層(7)，其覆蓋面對伸長結構的第一導電層的一部分，暴露出面對該伸長結構的第一導電層的剩余部分，和c3)使用該保護層作為掩模，除去第一導電層的剩余部分。
3.根據權利要求2的方法，其中材料除去處理包括蝕刻處理，與保護層(7)相比，該蝕刻處理更有效地除去第一導電層(6)。
4.根據權利要求2的方法，其中通過旋涂提供保護層(7)。
5.根據權利要求1的方法，其中在提供該組層之前，用帽蓋(21)封裝該伸長結構的外部端。
6.根據權利要求5的方法，其中該組層由第一導電層(25)構成。
7.根據權利要求1或2的方法，進一步包括步驟d)提供第二導電層(10，37)，該第二導電層至少與該伸長結構的頂部部分接觸。
8.根據權利要求7的方法，其中在步驟c)和d)之間提供隔離層(8)，用于將第二導電層(10，37)與第一導電層(6，25，35)電絕緣。
9.根據權利要求8的方法，其中在提供該第二導電層之前，除去隔離層的頂部部分以暴露出伸長結構的一部分(9)。
10.一種電子器件，包括具有主表面的襯底(1)，其帶有與襯底電接觸的突起的伸長結構(2)，和第一導電層(6)，其通過介電層(4，5)與襯底和伸長結構電絕緣，該第一導電層(6)具有面對伸長結構超過一長度的一部分，面對伸長結構的第一導電層的所述部分具有垂直于主表面的一厚度，該厚度大于第一導電層的剩余部分的厚度。
11.一種電子器件，包括具有主表面的襯底(1)，其帶有與該襯底電接觸的突起的伸長結構(2)，和第一導電層(25)，其通過介電層(4，5)與襯底和伸長結構電絕緣，該第一導電層具有面對伸長結構超過一長度的一部分，面對伸長結構的第一導電層的所述部分具有垂直于主表面的一厚度，該厚度小于第一導電層的剩余部分的厚度。
全文摘要
公開了一種提供具有垂直部件的電子器件的方法以及該器件本身。該電子器件可以是晶體管器件，如具有垂直溝道的FET器件，如柵包圍晶體管或雙柵晶體管。首先向襯底提供伸長結構如納米導線。隨后提供通過介電層與襯底和伸長結構絕緣的第一導電層。而且，提供至少與伸長結構的頂部部分接觸的第二導電層，該第二導電層通過隔離層與第一導電層絕緣。
文檔編號H01L21/336GK1957477SQ200580016915
公開日2007年5月2日 申請日期2005年5月19日 優(yōu)先權日2004年5月26日
發(fā)明者E·P·A·M·巴克斯, R·A·M·沃爾特斯, J·H·克盧特維克 申請人:皇家飛利浦電子股份有限公司