專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種應(yīng)用于具有用硫?qū)倩锏认嘧儾牧闲纬傻南嘧兇鎯卧陌雽?dǎo)體集成電路器件有效的技術(shù)。
背景技術(shù)：
在以移動電話為代表的移動設(shè)備中，廣泛使用了DRAM、SRAM、FLASH存儲器等半導(dǎo)體存儲器。DRAM的容量大，但存取速度慢。而SRAM速度快，但由于平均1個單元需要多達4至6個晶體管而難以高度集成化，因此不適于做大容量存儲器。另外，DRAM和SRAM為了保持數(shù)據(jù)，需要持續(xù)通電。也就是其為易失性。另一方面，F(xiàn)LASH存儲器是非易失性的，因而不需要用于保持電存儲的通電，但缺點是重寫、擦除次數(shù)僅為有限的105次左右，重寫與其它存儲器相比要慢幾個數(shù)量級。這樣，各種存儲器有其優(yōu)點和缺點，目前，要根據(jù)其特征靈活運用。
如果能實現(xiàn)兼具DRAM、SRAM、FLASH存儲器各自的優(yōu)點的通用存儲器，就能夠?qū)⒍鄠€存儲器集成在1個芯片上，能謀求移動電話、各種移動設(shè)備的小型高性能化。另外，如果能夠替換所有的半導(dǎo)體存儲器，則影響是極大的。作為通用存儲器所要求的，可列舉出如下幾項(1)與DRAM同等程度的高度集成化(大容量化)；(2)與SRAM同等程度的高速存取(寫入/讀取)；(3)與FLASH存儲器相同的非易失性；(4)可用小型電池驅(qū)動的低功耗。
在被稱為通用存儲器的新一代非易失性存儲器中，現(xiàn)在最受矚目的是相變存儲器。相變存儲器，使用在CD-RW、DVD中使用的硫?qū)倩锊牧?，同樣地以晶態(tài)和非晶態(tài)的差別來存儲數(shù)據(jù)。區(qū)別在于寫入/讀取的方法，CD-RW、DVD利用激光，而相變存儲器用電流產(chǎn)生的焦耳熱進行寫入，根據(jù)由相變產(chǎn)生的電阻值的變化來讀出值。
用圖2說明相變存儲器的動作原理。使硫?qū)倩锊牧戏蔷Щ瘯r，施加將硫?qū)倩锊牧系臏囟燃訜岬饺埸c以上后驟冷這樣的復(fù)位脈沖。熔點例如是600℃。驟冷時間(t1)例如是2nsec。使硫?qū)倩锊牧辖Y(jié)晶時，施加將硫?qū)倩锊牧系臏囟缺３衷诮Y(jié)晶溫度以上熔點以下這樣的置位脈沖。結(jié)晶溫度例如是400℃。結(jié)晶所需時間(t2)例如是50nsec。
相變存儲器的優(yōu)點是硫?qū)倩锊牧系碾娮柚蹈鶕?jù)結(jié)晶狀態(tài)變化2～3個數(shù)量級，因為使用該阻值作為信號，所以讀取信號大，讀出動作容易，因而讀取速度快。而且，具有能夠重寫1012次等的彌補FLASH存儲器缺點的性能。另外，具有能以低電壓、低功耗動作，易于與邏輯電路混裝等優(yōu)點，適于移動設(shè)備使用。
使用圖3至圖5簡單說明相變存儲單元的制造工序的一個例子。首先，用公知的制造方法在半導(dǎo)體襯底上形成選擇晶體管(未圖示)。選擇晶體管，例如由MOS晶體管、雙極晶體管構(gòu)成。接著，使用公知的制造方法，淀積例如由硅氧化物膜構(gòu)成的層間絕緣膜1，在層間絕緣膜1內(nèi)形成例如由鎢構(gòu)成的插塞2。該插塞有電連接下部的選擇晶體管和上部的相變材料層的作用。接著，依次淀積例如由GeSbTe構(gòu)成的硫?qū)倩锊牧蠈?、例如由鎢構(gòu)成的上部電極4、例如由硅氧化物膜構(gòu)成的硬掩模5，此時如圖3所示。
接著，用公知的光刻法和干蝕刻法，加工硬掩模5、上部電極4、硫?qū)倩锊牧蠈?，此時如圖4所示。
接著，淀積層間絕緣膜6，此時如圖5所示。
然后，在層間絕緣膜6的上部形成與上部電極4電連接的布線層，進一步在其上部形成多個布線層，完成相變存儲器(未圖示)。
專利文獻1日本特開2003-174144號公報專利文獻2日本特開2003-229537號公報

發(fā)明內(nèi)容
制造相變存儲器上的問題是硫?qū)倩锊牧系慕雍闲院蜔岱€(wěn)定性差。以下，依次說明由這2個問題產(chǎn)生的課題。
第1個課題，硫?qū)倩锊牧系慕雍闲圆睿虼嗽谥圃旃ば蛑腥菀讋冸x。如上所述，相變存儲器的動作中，硫?qū)倩锊牧媳患訜岬饺埸c以上，因此需要對與硫?qū)倩锊牧辖佑|的插塞和上部電極使用高熔點金屬。作為已在半導(dǎo)體集成電路器件中使用的高熔點金屬，例如可列舉出鎢。但是，發(fā)明者們發(fā)現(xiàn)，因為硫?qū)倩锊牧吓c鎢等高熔點金屬的接合性差，所以在其與插塞、上部電極的界面上容易剝離。并且，硫?qū)倩锊牧弦驗榕c硅氧化物膜的接合性也差，所以在其與層間絕緣膜的界面上也容易剝離。
當使用由圖3至圖5所說明的制造工序時，發(fā)現(xiàn)硫?qū)倩锊牧系纳喜拷缑婧拖虏拷缑娼雍闲缘?。因此，需要提高硫?qū)倩锊牧系慕雍闲缘姆椒ā?br> 第2個課題，因為硫?qū)倩锊牧系臒岱€(wěn)定性低，所以在制造工序中容易升華。圖6A～C表示GeSbTe膜的升溫脫離氣相色譜分析的結(jié)果。分析在10-7Pa左右的超高真空中進行。當加熱GeSbTe膜時，發(fā)現(xiàn)在300℃左右Ge、Sb、Te同時升華。將加熱到500℃的試樣冷卻至室溫取出時，GeSbTe膜完全消失了。這樣，硫?qū)倩锊牧系臒岱€(wěn)定性極差。從在CD-ROM、DVD的制造工序中以耐熱性差的聚碳酸脂(polycarbonate)為襯底這一情況可知，因為沒有在高溫下加熱的工序，所以硫?qū)倩锊牧系臒岱€(wěn)定性不成為問題。但是，當在需要至少加熱至400℃以上的布線工序的半導(dǎo)體集成電路器件中采用硫?qū)倩锊牧蠒r必須注意。圖7表示關(guān)于GeSbTe膜的升華的溫度-壓力曲線。使對GeSbTe膜進行熱處理的溫度和壓力變化，用白圓點表示GeSbTe膜不升華的條件，用黑圓點表示升華的條件。可知GeSbTe膜壓力越低越在低溫下升華。在半導(dǎo)體集成電路器件的制造工序中，例如在化學(xué)氣相生長法中使用的條件是壓力為10-1～103pa左右，溫度為400～700℃左右。
由圖7可知，GeSbTe膜在該條件下直接暴露就會升華。
當使用由圖3至圖5所說明的工序時，層間絕緣膜6因為需要使用階梯覆蓋性優(yōu)良的化學(xué)氣相生長法形成，所以硫?qū)倩锊牧蠈?有從側(cè)壁升華的可能。因此，需要即便硫?qū)倩锊牧系囊徊糠致冻鲆材鼙３譄岱€(wěn)定性的方法。
上述目的能由如下半導(dǎo)體存儲器件實現(xiàn)，該半導(dǎo)體器件包括半導(dǎo)體襯底、在半導(dǎo)體襯底的主面形成的選擇晶體管、設(shè)置在選擇晶體管之上的層間絕緣膜、與選擇晶體管電連接且貫穿層間絕緣膜地設(shè)置的插塞、連接插塞并在層間絕緣膜之上延伸地設(shè)置的相變材料層、以及在相變材料層之上設(shè)置的上部電極，在相變材料層的下面和層間絕緣膜和插塞的上面之間具有接合層。
或者能由具如下半導(dǎo)體存儲器件實現(xiàn)，該半導(dǎo)體器件包括半導(dǎo)體襯底、在半導(dǎo)體襯底的主面形成的選擇晶體管、設(shè)置在選擇晶體管之上的層間絕緣膜、貫穿其層間絕緣膜地設(shè)置的與選擇晶體管電連接的插塞、一部分連接插塞地設(shè)置在層間絕緣膜之上的相變材料層、以及設(shè)置在該相變材料層之上的上部電極，在相變材料層的至少側(cè)壁形成含有硅氮化物的保護膜。
簡單說明由本發(fā)明公開的發(fā)明中的代表性內(nèi)容得到的效果如下。
通過在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬山雍蠈?，能抑制制造工序中的剝離。另外，通過在硫?qū)倩锊牧蠈拥膫?cè)壁形成保護膜，能抑制制造工序中的升華。
其結(jié)果能抑制在相變存儲器的制造工序中引起的電特性不均勻和可靠性變差。


圖1是本發(fā)明的相變存儲單元的剖視圖。
圖2是表示用于改變硫?qū)倩锏南酄顟B(tài)的電流脈沖規(guī)格的圖。
圖3是現(xiàn)有技術(shù)的相變存儲單元制造工序的剖視圖。
圖4是現(xiàn)有技術(shù)的相變存儲單元制造工序的剖視圖。
圖5是現(xiàn)有技術(shù)的相變存儲單元制造工序的剖視圖。
圖6A是表示GeSbTe膜的升溫脫離的氣相色譜分析結(jié)果的圖。
圖6B是表示GeSbTe膜的升溫脫離的氣相色譜分析結(jié)果的圖。
圖6C是表示GeSbTe膜的升溫脫離的氣相色譜分析結(jié)果的圖。
圖7是關(guān)于GeSbTe膜的升華的溫度-壓力曲線。
圖8是表示基于劃痕試驗的剝離臨界載重的比較的圖。
圖9A是說明接合層對GeSbTe膜的溫度-電阻特性的影響的圖。
圖9B是說明接合層對GeSbTe膜的溫度-電阻特性的影響的圖。
圖10是本發(fā)明的相變存儲單元的剖視圖。
圖11是本發(fā)明的相變存儲單元的剖視圖。
圖12是實施例1的相變存儲單元的剖視圖。
圖13是實施例2的相變存儲單元的剖視圖。
圖14是實施例3的相變存儲單元的剖視圖。
圖15是實施例3的相變存儲單元的剖視圖。
具體實施例方式
本發(fā)明的第1方法是為提高硫?qū)倩锊牧系慕雍闲裕诹驅(qū)倩锊牧蠈拥纳喜亢拖虏啃纬山雍蠈印?br> 首先，說明接合層的效果。在SiO2膜上形成膜厚100nm的GeSbTe膜，通過劃痕試驗比較了剝離強度。劃痕試驗是由壓頭針對試樣施加垂直方向的載重的同時劃薄膜表面，測量剝離發(fā)生時的載重(剝離臨界載重)，剝離臨界載重越大，剝離強度越高。圖8表示測量結(jié)果?？芍敳徊迦虢雍蠈訒r剝離強度極弱，即使插入W作為接合層，剝離強度也不提高。這證明硫?qū)倩锊牧虾透呷埸c金屬的接合性差。另一方面，當插入Al類材料時剝離強度增大至7～9倍，插入Ti類材料時剝離強度增大至10～15倍。
該結(jié)果顯示插入接合層對硫?qū)倩锊牧系慕雍闲缘奶岣呤怯行У?。由圖8可知，作為接合層與Al系材料相比優(yōu)選Ti系材料，另外接合性按氧化物、氮化物、金屬單體的順序提高。
用圖1說明使用了本發(fā)明的制造工序的一個例子。用與以往的技術(shù)相同的方法形成層間絕緣膜1和插塞2。接著，依次淀積例如由鈦構(gòu)成的接合層7，例如由GeSbTe構(gòu)成的硫?qū)倩锊牧蠈?，例如由鈦構(gòu)成的接合層8，例如由鎢構(gòu)成的上部電極4，例如由硅氧化物膜構(gòu)成的硬掩模5。接著，由公知的光刻法和干蝕刻法加工硬掩模5、上部電極4、接合層8、硫?qū)倩锊牧蠈?、接合層7。接著，淀積層間絕緣膜6，此時如圖1所示。
根據(jù)該方法，在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬山雍蠈?，所以剝離強度變高，能抑制制造工序中的剝離。
這里說明了在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬山雍蠈拥姆椒?，但也可以僅在硫?qū)倩锊牧蠈拥纳喜炕蛳虏啃纬山雍蠈印?br> 這里說明接合層優(yōu)選的膜厚。圖9A、B表示GeSbTe膜的溫度-電阻值特性。圖9A是未插入接合層的情況。加熱非晶質(zhì)的GeSbTe膜，在120～130℃左右結(jié)晶，電阻值急劇下降。可知在加熱至200℃左右后冷卻，電阻變化5個數(shù)量級以上。因為在相變存儲器中使用電阻值作為信號，所以非晶質(zhì)和結(jié)晶的電阻值的差越大越好。另一方面，圖9B是插入2.5nm的鈦作為接合層的情況。即使在非晶質(zhì)狀態(tài)下電阻值也較低，即便加熱至200℃左右使其結(jié)晶后冷卻，電阻值的變化也較小。這可以認為是接合層的鈦在GeSbTe膜中擴散了的緣故。該結(jié)果顯示接合層的膜厚越厚，給相變存儲器的特性帶來惡劣影響的可能性越大。
對于大多數(shù)接合層的材料來說，為了使其作為相變存儲器進行動作，接合層的膜厚最好在5nm以下，并且為了使結(jié)晶-非晶質(zhì)間的電阻比變大，接合層的膜厚最好在2nm以下。
接著，說明接合層優(yōu)選的材質(zhì)。用于使硫?qū)倩锊牧习l(fā)生相變的電流(置位脈沖和復(fù)位脈沖)經(jīng)由選擇晶體管由插塞提供。為了在硫?qū)倩锊牧细咝实牧鬟^電流，硫?qū)倩锊牧蠈雍筒迦慕缑娴慕雍蠈幼詈镁哂袑?dǎo)電性。同樣地，硫?qū)倩锊牧蠈雍蜕喜侩姌O的界面的接合層最好具有導(dǎo)電性。
另外，使硫?qū)倩锊牧习l(fā)生相變的區(qū)域越小，越能減小重寫需要的電流。也就是，為了實現(xiàn)低功耗，需要插塞以外的區(qū)域是絕緣性的，硫?qū)倩锊牧蠈雍蛯娱g絕緣膜的界面的接合層最好是絕緣性的。
圖10表示使用了理想的接合層材料的情況的剖視圖。分別在硫?qū)倩锊牧蠈?和插塞2的界面形成導(dǎo)電性接合層9，在硫?qū)倩锊牧蠈?和層間絕緣膜1的界面形成絕緣性接合層10，在硫?qū)倩锊牧蠈?和上部電極4的界面形成導(dǎo)電性接合層11。
作為導(dǎo)電性接合層，可列舉出例如Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜。另外，利用硫?qū)倩锊牧现泻械腡e容易與Ti和Al反應(yīng)的特點，可以使用Ti與Te的化合物或Al與Te的化合物作為導(dǎo)電性接合層。作為絕緣性接合層列舉出例如Ti氧化物膜、Al氧化物膜、Ta氧化物膜、Nb氧化物膜、V氧化物膜、Cr氧化物膜、W氧化物膜、Zr氧化物膜、Hf氧化物膜、Si氮化物膜。
另外，硫?qū)倩锊牧蠈雍蛯娱g絕緣膜的界面的接合層即便不是絕緣性的，只要不電連接，就能減小使硫?qū)倩锊牧习l(fā)生相變的區(qū)域。例如，可以使用形成為島狀(不連續(xù))的導(dǎo)電性接合層。根據(jù)上述方法，能夠使用相同的材料同時形成硫?qū)倩锊牧蠈优c插塞的界面的接合層、和硫?qū)倩锊牧蠈优c層間絕緣膜的界面的接合層。對于大多數(shù)接合層的材料來說，為了形成島狀(不連續(xù))的接合層，優(yōu)選其膜厚為2nm以下，并且為了增大電學(xué)上的非連續(xù)性，接合層的膜厚優(yōu)選為1nm以下。例如，能夠例示膜厚0.5nm的鈦。
另外，為了改善硫?qū)倩锊牧虾碗娊橘|(zhì)之間的接合性而使用接合性的方法，例如在專利文獻1中有所記載。本發(fā)明需要對插塞和上部電極使用鎢等高熔點金屬，發(fā)現(xiàn)在這種情況下硫?qū)倩锊牧蠈釉诓迦蜕喜侩姌O的界面容易剝離，本發(fā)明提供解決該問題的方法。另一方面，上述公知例子公開的是僅在硫?qū)倩锊牧虾蛯娱g絕緣膜(電介質(zhì))的界面插入接合層的方法，這與本發(fā)明的方法明顯不同。
本發(fā)明的第2方法是為了保持硫?qū)倩锊牧系臒岱€(wěn)定性而在硫?qū)倩锊牧蠈拥膫?cè)壁形成保護層。
圖11說明使用了本發(fā)明的制造工序的一個例子。用與以往技術(shù)相同的方法形成層間絕緣膜1和插塞2。接著，依次淀積例如由GeSbTe構(gòu)成的硫?qū)倩锊牧蠈?、例如由鎢構(gòu)成的上部電極4、例如由硅氧化物膜構(gòu)成的硬掩模5。接著，由公知的光刻法和干蝕刻法加工硬掩模、上部電極4、硫?qū)倩锊牧蠈?。接著，淀積例如由硅氮化物膜構(gòu)成的側(cè)壁保護膜12。接著，淀積層間絕緣膜6，此時如圖11所示。
根據(jù)該方法，用保護膜完全覆蓋由干蝕刻加工的硫?qū)倩锊牧蠈拥膫?cè)壁，因此能夠在形成層間絕緣膜的工序中抑制硫?qū)倩锊牧仙A。
這里，說明側(cè)壁保護膜優(yōu)選的形成條件。如用圖7說明的那樣，硫?qū)倩锊牧媳┞对诟邷?、低壓的條件下會升華。因此，側(cè)壁保護膜需要在低溫、高壓的條件也就是圖7的左上方的條件下形成。特別地，處理溫度的低溫化對抑制硫?qū)倩锊牧系纳A是有效的。對于大多數(shù)硫?qū)倩锊牧蟻碚f，能夠例示例如壓力為0.1Pa以上，溫度為450℃以下的條件。
接著，說明側(cè)壁保護膜優(yōu)選的材質(zhì)。側(cè)壁保護膜因為需要用低溫形成，所以可使用等離子體CVD等成膜方法。作為側(cè)壁保護膜例如使用硅氧化物膜，硫?qū)倩锊牧系膫?cè)壁暴露在由等離子體活化的氧中。這種情況，硫?qū)倩锊牧先菀妆谎趸?，所以有可能造成硫?qū)倩锊牧系囊徊糠直谎趸匦詯夯?。因此，作為?cè)壁保護膜能夠用階梯覆蓋性優(yōu)良的CVD法形成，并且最好使用相對于硫?qū)倩锊牧蠟榉腔钚缘墓璧锬ぁ?br> 另外，例如在專利文獻2中記載了關(guān)于在硫?qū)倩锊牧系膫?cè)壁形成保護膜來抑制升華的方法，但在使用氧化膜作為保護膜這一點上與本發(fā)明不同。
以下，基于附圖詳細說明本發(fā)明的實施例。另外，在用于說明實施例的所有附圖中，對具有相同功能的部件標記相同的標號，省略對其的重復(fù)說明。
實施例1用圖12說明本發(fā)明的實施例1。這是在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬闪藢?dǎo)電性接合層的例子。
首先，準備半導(dǎo)體襯底101，制作作為選擇晶體管使用的MOS晶體管。為此，首先在半導(dǎo)體襯底101的表面用公知的選擇氧化法或淺溝分離法形成用于分離MOS晶體管的元件間分離氧化膜102。在本實施方式中，使用了能平坦表面的淺溝分離法。首先，用公知的干蝕刻法在襯底上形成分離溝，消除溝側(cè)壁和底面的由干蝕刻引起的損傷后，用公知的CVD法淀積氧化膜，用公知的CMP法有選擇地研磨位于非溝部分的氧化膜，僅存留埋入溝內(nèi)的元件間的分離氧化膜102。
接著，雖然未在圖中畫出，但通過高能量雜質(zhì)注入形成不同的兩種導(dǎo)電型的阱。
接著，洗凈半導(dǎo)體襯底的表面之后，使用公知的熱氧化法使MOS晶體管的柵極氧化膜103生長。在該柵極氧化膜103的表面淀積由多晶硅構(gòu)成的柵極電極104和硅氮化物膜105。接著，由光刻工序和干蝕刻工序加工柵極之后，以柵極電極和寄存器為掩模注入雜質(zhì)，形成擴散層106。在本實施方式中使用了多晶硅柵極，但作為低電阻柵極也可以使用金屬/勢壘金屬(barrier metal)/多晶硅的層疊結(jié)構(gòu)的多金屬柵極(polymetal gate)。
接著，為了應(yīng)用自對準接觸，用CVD法淀積硅氮化物膜107。
接著，在整個表面淀積由硅氧化物膜構(gòu)成的層間絕緣膜108，使用公知的CMP法使柵極電極造成的表面凹凸平坦。接著，由光刻工序和干蝕刻工序開口插塞接觸孔。此時，為了避免柵極電極露出，在所謂自對準的條件即相對于硅氮化物膜優(yōu)先選擇硅氧化物膜的條件下加工層間絕緣膜108。
另外，作為插塞接觸孔相對于擴散層106偏移的對策，能使用如下工序首先，通過在相對于硅氮化物膜優(yōu)先選擇硅氧化物膜的條件下干蝕刻層間絕緣膜108，存留擴散層106的上面的硅氮化物膜，接著通過在相對于硅氧化物膜優(yōu)先選擇硅氮化物膜的條件下進行干蝕刻，除去擴散層106的上面的硅氮化物膜。
接著，在插塞接觸孔內(nèi)埋入鎢，用公知的CMP法形成鎢插塞109。
接著，用濺射法淀積膜厚100nm的鎢，由光刻工序和干蝕刻工序加工鎢，形成第一布線層110A和110B。接著，在整個表面淀積由硅氧化物膜構(gòu)成的層間絕緣膜111，使用公知的CMP法使第一布線層造成的表面凹凸平坦。接著，由光刻工序和干蝕刻工序開口插塞接觸孔。接著，在插塞接觸孔內(nèi)埋入鎢，用公知的CMP法形成鎢插塞112。
接著，使用公知的濺射法依次淀積膜厚1nm的由鈦構(gòu)成的導(dǎo)電性接合層113、膜厚100nm的由GeSbTe構(gòu)成的硫?qū)倩锊牧蠈?14、膜厚1nm的由鈦構(gòu)成的導(dǎo)電性接合層115、膜厚50nm的由鎢構(gòu)成的上部電極116。接著，用公知的CVD法淀積硅氧化物膜117。接著，由公知的光刻工序和干蝕刻工序，依次加工硅氧化物膜117、上部電極116、導(dǎo)電性接合層115、硫?qū)倩锊牧蠈?14、導(dǎo)電性接合層113。
另外，可以在淀積上部電極116之后或淀積硅氧化物膜117之后，實施熱處理而使硫?qū)倩锊牧辖Y(jié)晶。該熱處理在硫?qū)倩锊牧辖Y(jié)晶的條件下即可。能例示例如在氬氣或氮氣環(huán)境中的、處理溫度200℃～600℃、處理時間1分鐘～10分鐘的條件。
接著，在整個表面淀積由硅氧化物膜構(gòu)成的層間絕緣膜118，使用公知的CMP法使表面凹凸平坦。接著，由光刻工序和干蝕刻工序開口插塞接觸孔。接著，在插塞接觸孔內(nèi)埋入鎢，用公知的CMP法形成鎢插塞119。接著，淀積膜厚200nm的鋁，作為布線層進行加工，形成第二布線層120。當然，也能使用電阻低的銅代替鋁。
由以上工序，大致完成本實施例的相變存儲單元。
根據(jù)本實施例1，在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬山雍蠈?，所以剝離強度變高，能夠抑制制造工序中的剝離。
在上述例子中，作為接合層材料使用了Ti膜，但不限于此，也能使用Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi氮化物膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜等導(dǎo)電性膜。另外也可以使用Ti與Te的化合物、Al與Te的化合物。
另外，根據(jù)本發(fā)明，不限于上述實施例，不言而喻，用于實施本申請說明書的發(fā)明的最佳方式中所列舉的各種方法都能應(yīng)用。
實施例2用圖13說明本發(fā)明的實施例2。這是分別在硫?qū)倩锊牧蠈优c插塞的界面形成導(dǎo)電性接合層，在硫?qū)倩锊牧蠈优c層間絕緣膜的界面形成絕緣性接合層，在硫?qū)倩锊牧蠈优c上部電極的界面形成導(dǎo)電性接合層的例子。
因為直到形成鎢插塞112的工序與本實施例1相同，所以省略說明。
說明自對準地在層間絕緣膜111之上形成絕緣性接合層121，在鎢插塞112之上形成導(dǎo)電性接合層122的工序。首先，用濺射法在層間絕緣膜111和鎢插塞112的整個面淀積膜厚3nm的鈦，進行熱處理。鈦的氧化物生成自由能比硅低，所以在由硅氧化物膜構(gòu)成的層間絕緣膜111上淀積的鈦從下層硅氧化物膜奪取氧，成為絕緣性鈦氧化物膜。另一方面，在鎢插塞112之上淀積的鈦與下層的鎢反應(yīng)，成為導(dǎo)電性的鈦-鎢合金。通過該工序，能自對準地在層間絕緣膜111之上形成絕緣性接合層121，在鎢插塞112之上形成導(dǎo)電性接合層122。
上述熱處理用鈦和硅氧化物膜反應(yīng)的溫度即可。為了得到良好的鈦氧化物膜，優(yōu)選400℃以上。熱處理的環(huán)境優(yōu)選不氧化導(dǎo)電性接合層的非活性環(huán)境。例如，能例示在氬氣環(huán)境中的、處理溫度400℃～800℃、處理時間1分鐘～10分鐘的條件。
接著，用公知的濺射法依次淀積膜厚100nm的由GeSbTe構(gòu)成的硫?qū)倩锊牧蠈?14、膜厚1nm的由鈦構(gòu)成的導(dǎo)電性接合層115、膜厚50nm的由鎢構(gòu)成的上部電極116。接著，用公知的CVD法淀積硅氧化物膜117。接著，由公知的光刻工序和干蝕刻工序，依次加工硅氧化物膜117、上部電極116、導(dǎo)電性接合層115、硫?qū)倩锊牧蠈?14、絕緣性接合層121。
另外，也可以在淀積上部電極116之后或淀積硅氧化物膜117之后實施熱處理而使硫?qū)倩锊牧辖Y(jié)晶。上述熱處理在硫?qū)倩锊牧辖Y(jié)晶的條件下即可。例如，能例示在氬氣或氮氣環(huán)境中的、處理溫度200℃～600℃、處理時間1分鐘～10分鐘的條件。
這之后的工序與本實施例1相同，因此省略說明。
由以上工序大致完成本實施例的相變存儲單元。
根據(jù)本實施例2，在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬山雍蠈?，所以剝離強度提高，能夠抑制制造工序中的剝離。此外，因為在硫?qū)倩锊牧蠈优c插塞的界面形成導(dǎo)電性接合層，所以能在硫?qū)倩锊牧细咝实亓鬟^電流。另外，因為在硫?qū)倩锊牧蠈优c層間絕緣膜的界面形成絕緣性接合層，所以能夠減小硫?qū)倩锊牧系闹貙懰璧碾娏鳌?br> 在上述的例子中，作為在層間絕緣膜之上和插塞之上形成的接合層材料使用Ti，但不限于此，只要使用Zr、Hf、Al等氧化物生成自由能比Si低的金屬就能夠得到相同的效果。
另外，根據(jù)本發(fā)明，不限于上述實施例，不言而喻，用于實施本申請說明書的發(fā)明的最佳方式中所列舉的各種方法都能應(yīng)用。
實施例3用圖14說明本發(fā)明的實施例3。這是在硫?qū)倩锊牧蠈拥膫?cè)壁形成了保護膜的例子。
直到形成鎢插塞112的工序與本實施例1相同，因此省略說明。
首先，用公知的濺射法遍布層間絕緣膜111和鎢插塞112的整個面，依次淀積膜厚100nm的由GeSbTe構(gòu)成的硫?qū)倩锊牧蠈?14，膜厚50nm的由鎢構(gòu)成的上部電極116。接著，用公知的CVD法淀積硅氧化物膜117。然后，由公知的光刻工序和干蝕刻工序依次加工硅氧化物膜117、上部電極116、硫?qū)倩锊牧蠈?14。
另外，也可以在淀積上部電極116之后或淀積硅氧化物膜117之后實施熱處理而使硫?qū)倩锊牧辖Y(jié)晶。上述熱處理在硫?qū)倩锊牧辖Y(jié)晶的條件下即可。例如，能例示在氬氣和氮元素氣體環(huán)境中的、處理溫度200℃～600℃、處理時間1分鐘～10分鐘的條件。
接著，用公知的CVD法淀積膜厚20nm的由硅氮化物膜構(gòu)成的側(cè)壁保護膜123。該側(cè)壁保護膜必須在低溫且高壓的條件下形成，以使硫?qū)倩锊牧喜簧A。例如，能例示壓力為0.1Pa以上、溫度為450℃以下的條件。
接著，在整個表面淀積由硅氧化物膜構(gòu)成的層間絕緣膜118，使用公知的CMP法使表面凹凸平坦。接著，由光刻工序和干蝕刻工序開口插塞接觸孔。接著在插塞接觸孔內(nèi)埋入鎢，由公知的CMP法形成鎢插塞119。接著，淀積膜厚200nm的Al，作為布線層進行加工，形成第二布線層120。當然，也能夠使用電阻值低的銅代替Al。
由以上工序大致完成本實施例的相變存儲單元。
根據(jù)本實施例3，用保護膜完全覆蓋用干蝕刻加工的硫?qū)倩锊牧蠈拥膫?cè)壁，因此能夠抑制硫?qū)倩锊牧显谛纬蓪娱g絕緣膜的工序中升華。
在上述例子中，作為側(cè)壁保護膜使用硅氮化物膜。其理由是，當使用例如硅氧化物膜時，有可能造成硫?qū)倩锊牧系膫?cè)壁被氧化而特性惡化。除此之外，硅氮化物膜在不存在硫?qū)倩锊牧蠈?14的區(qū)域能夠利用于自對準處理。
用圖15說明上述工序。圖15是在圖12、13、14的左延長線上的結(jié)構(gòu)，第一布線層110B與MOS晶體管的源極或漏極電連接。
直到用公知的CVD法淀積膜厚20nm的硅氮化物膜123的工序與本實施例3的上述工序相同，因此省略說明。需注意的是，該硅氮化物膜123在圖14中是硫?qū)倩锊牧蠈拥膫?cè)壁保護膜123。接著，在整個表面淀積由硅氧化物膜構(gòu)成的層間絕緣膜118，使用公知的CMP法使表面凹凸平坦。接著由光刻工序和干蝕刻工序，開口插塞接觸孔至硅氮化物膜123的表面。此時，干蝕刻在對硅氮化物膜的蝕刻速率比硅氧化物膜小這樣的條件下進行。接著，在對硅氮化物膜的蝕刻速率比硅氧化物膜大這樣的條件下進行干蝕刻，開口插塞接觸孔至鎢插塞112和層間絕緣膜111的表面。
該情況下，在產(chǎn)生插塞接觸孔與鎢插塞112不重合的情況下，層間絕緣膜111不會被較深地削除。
接著，在插塞接觸孔內(nèi)埋入鎢，用公知的CMP法形成鎢插塞119。接著，淀積膜厚200nm的鋁，作為布線層進行加工，形成第二布線層120。當然，也能使用電阻低的銅代替鋁。
根據(jù)該工序，能自對準地在鎢插塞112之上形成鎢插塞119。因此，對硫?qū)倩锊牧蠈拥膫?cè)壁保護膜最好使用硅氮化物膜。
另外，根據(jù)本發(fā)明，不限于上述實施例，不言而喻，用于實施本申請說明書的發(fā)明的最佳方式中所列舉的各種方法都能應(yīng)用。
以上，基于其實施例具體地說明了本發(fā)明人所做的發(fā)明，但本發(fā)明不限于上述實施例，在不脫離其主旨的范圍內(nèi)當然可以進行各種變更。
另外，分別在本實施例1、2中說明了接合層的例子、在實施例3中說明了的側(cè)壁保護膜的例子，但也能使各個實施例進行適當?shù)慕M合，能夠?qū)崿F(xiàn)各實施例中記載的效果。
接著，能夠由本發(fā)明的上述實施形式掌握的權(quán)利要求以外的技術(shù)思想，如下所述。
(1)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接該選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第2插塞之上形成導(dǎo)電性接合層，包含上述導(dǎo)電性接合層地層疊相變材料層、導(dǎo)電接合層以及上部電極，形成夾在上述第1層間絕緣膜與上述相變材料層之間的絕緣性接合層的步驟；
覆蓋上述多層膜地形成硅氮化物膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(2)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線層的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第1層間絕緣膜之上形成連接第2插塞的第1接合層、相變材料層、第2接合層以及上部電極層疊的多層膜的步驟；覆蓋上述多層膜地形成硅氮化物膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(3)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線層的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第1層間絕緣膜之上形成連接上述第2插塞的第1接合層、相變材料層、第2接合層以及上部電極層疊的多層膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(4)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第1層間絕緣膜之上形成連接上述第2插塞的第1接合層、相變材料層和上部電極層疊的多層膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(5)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括
在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第1層間絕緣膜之上形成連接第2插塞的相變材料層、第2接合層以及上部電極層疊的多層膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述笫2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(6)根據(jù)上述1至2所述的半導(dǎo)體集成電路器件的制造方法，其特征在于上述硅氮化物膜也形成在外圍電路區(qū)域，在形成上述第5插塞的步驟中，在上述第2層間絕緣膜開口上述第5插塞的孔的步驟中，使用上述硅氮化物膜作為蝕刻止擋層。
(7)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；
在上述第1層間絕緣膜之上形成連接上述第2插塞的導(dǎo)電性接合層、相變材料層以及上部電極層疊的多層膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(8)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第2插塞之上層疊相變材料層和上部電極，形成夾在上述第1層間絕緣膜和上述相變材料層之間的絕緣性接合層的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(9)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；
在上述第1層間絕緣膜形成第2和第3插基的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第2插塞之上形成導(dǎo)電性接合層，包含上述導(dǎo)電性接合層地層疊相變材料層、導(dǎo)電接合層以及上部電極的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(10)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第2插塞之上形成導(dǎo)電性接合層，包含導(dǎo)電性接合層地層疊相變材料層、導(dǎo)電性接合層和上部電極，形成夾在上述第1層間絕緣膜和上述相變材料層之間的絕緣性接合層的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(11)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第2插塞之上形成相變材料層、導(dǎo)電性接合層和上部電極層疊的多層膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
(12)一種半導(dǎo)體集成電路器件的制造方法，其特征在于，包括在半導(dǎo)體襯底上的存儲單元區(qū)域形成選擇晶體管，并形成外圍電路的步驟；形成連接上述選擇晶體管的第1插塞的步驟；在上述存儲單元區(qū)域和上述外圍電路區(qū)域形成第1布線的步驟；在上述第1布線之上形成第1層間絕緣膜的步驟；在上述第1層間絕緣膜形成第2和第3插塞的步驟，上述插塞分別連接形成在上述存儲單元區(qū)域的上述第1布線和形成在上述外圍電路區(qū)域上的上述第1布線；在上述第2插塞之上形成相變材料層、上部電極層疊的多層膜的步驟；覆蓋上述多層膜地形成硅氮化物膜的步驟；在上述上部電極之上形成第2層間絕緣膜的步驟；在上述第2層間絕緣膜形成第2布線的步驟；形成連接上述上部電極和上述第2布線的第4插塞的步驟；
在上述第2層間絕緣膜形成連接上述第3插塞的第5插塞的步驟。
工業(yè)上的可利用性本發(fā)明能利用于具有使用硫?qū)倩锏鹊南嘧儾牧闲纬傻南嘧兇鎯卧陌雽?dǎo)體集成電路器件。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主面形成的選擇晶體管；在上述選擇晶體管之上設(shè)置的層間絕緣膜；插塞，貫穿上述層間絕緣膜地設(shè)置，與上述選擇晶體管電連接；相變材料層，其一部分連接在上述插塞上地設(shè)置在上述層間絕緣膜之上；以及設(shè)置在上述相變材料層之上的上部電極，在上述相變材料層的下表面與上述層間絕緣膜的表面之間、在上述相變材料層的下表面與上述插塞的上端之間，具有接合層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述接合層具有導(dǎo)電性。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述接合層，其膜厚為5nm以下，形成于上述相變材料層的下表面整個面。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其特征在于上述接合層，其膜厚為5nm以下，形成于上述相變材料層的下表面整個面。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述接合層，其膜厚為2nm以下，是在上述相變材料層下表面局部形成的非連續(xù)膜。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其特征在于上述接合層，其膜厚為2nm以下，是在上述相變材料層下表面局部形成的非連續(xù)膜。
7.一種半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主面形成的選擇晶體管；在上述選擇晶體管之上設(shè)置的層間絕緣膜；插塞，貫穿上述層間絕緣膜地設(shè)置，與上述選擇晶體管電連接；相變材料層，其一部分連接在上述插塞上地設(shè)置在上述層間絕緣膜之上；以及在上述相變材料層之上設(shè)置的上部電極，在上述相變材料層的下表面與上述層間絕緣膜的上表面之間具有絕緣性的接合層。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲器件，其特征在于上述接合層包括從Ti氧化物膜、Al氧化物膜、Ta氧化物膜、Nb氧化物膜、V氧化物膜、Cr氧化物膜、W氧化物膜、Zr氧化物膜、Hf氧化物膜、Si氮化物膜中選出的至少一種以上的膜。
9.一種半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主面形成的選擇晶體管；在上述選擇晶體管之上設(shè)置的層間絕緣膜；插塞，貫穿上述層間絕緣膜地設(shè)置，與上述選擇晶體管電連接；相變材料層，其一部分連接在上述插塞上地設(shè)置在上述層間絕緣膜之上；以及在上述相變材料層之上設(shè)置的上部電極，在上述相變材料層的下表面與上述插塞的上表面之間具有導(dǎo)電性的接合層。
10.一種半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主面形成的選擇晶體管；在上述選擇晶體管之上設(shè)置的層間絕緣膜；插塞，貫穿上述層間絕緣膜地設(shè)置，與上述選擇晶體管電連接；相變材料層，其一部分連接在上述插塞上地設(shè)置在上述層間絕緣膜之上；以及在上述相變材料層之上設(shè)置的上部電極，具有在上述相變材料層的下面與上述層間絕緣膜的上面之間形成的絕緣性的接合層、以及在上述相變材料層的下面與上述插塞的上面之間形成的導(dǎo)電性的接合層。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲器件，其特征在于上述絕緣性的接合層和上述導(dǎo)電性的接合層，包含至少一種以上的公共元素。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其特征在于上述公共元素的氧化物生成自由能比硅小。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其特征在于上述公共元素包括從Ti、Zr、Hf、Al中選出的至少一種以上的元素。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件，其特征在于上述公共元素包括從Ti、Zr、Hf、Al中選出的至少一種以上的元素。
15.一種半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主面形成的選擇晶體管；在上述選擇晶體管之上設(shè)置的層間絕緣膜；插塞，貫穿上述層間絕緣膜地設(shè)置，與上述選擇晶體管電連接；相變材料層，其一部分連接在上述插塞上地設(shè)置在上述層間絕緣膜之上；以及在上述相變材料層之上設(shè)置的上部電極，在上述相變材料層的上面與上述上部電極的下面之間具有導(dǎo)電性的接合層。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述接合層包含從Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜中選出的1種或2種以上。
17.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件，其特征在于上述接合層包含從Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜中選出的1種或2種以上。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其特征在于上述接合層包含從Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜中選出的1種或2種以上。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于上述接合層包括Ti和Te的化合物或Al和Te的化合物。
20.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件，其特征在于上述接合層包括Ti和Te的化合物或Al和Te的化合物。
21.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其特征在于上述接合層包括Ti和Te的化合物或Al和Te的化合物。
22.一種半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主面形成的選擇晶體管；在上述選擇晶體管之上設(shè)置的層間絕緣膜；插塞，貫穿上述層間絕緣膜地設(shè)置，與上述選擇晶體管電連接；相變材料層，其一部分連接在上述插塞上地設(shè)置在上述層間絕緣膜之上；以及在上述相變材料層之上設(shè)置的上部電極，在上述相變材料層的至少側(cè)壁，形成含有硅氮化物的保護膜。
23.一種半導(dǎo)體集成電路器件，包含形成在半導(dǎo)體襯底上的存儲單元陣列部和外圍電路部，上述半導(dǎo)體集成電路器件的特征在于包括第1層間絕緣膜，在形成有上述存儲單元陣列部的區(qū)域之上和形成有外圍電路部的區(qū)域之上形成；第2層間絕緣膜，形成在上述第1層間絕緣膜之上；相變材料層，在形成有上述存儲單元陣列部的區(qū)域之上的上述第2層間絕緣膜內(nèi)埋入地形成；第1插塞，設(shè)置于形成有上述外圍電路部的區(qū)域之上的上述第1層間絕緣膜；第2導(dǎo)體插塞，形成于連接在上述第1插塞上的上述第2層間絕緣膜。
全文摘要
硫?qū)倩锊牧吓c高熔點金屬或硅氧化物膜的接合性差，因此具有在相變存儲器的制造工序中容易剝離的問題。另外，硫?qū)倩锊牧蠠岱€(wěn)定性差，因此具有在相變存儲器的制造工序中容易升華的問題。在硫?qū)倩锊牧蠈拥纳喜亢拖虏啃纬蓪?dǎo)電性或絕緣性的接合層，使剝離強度提高。另外，在硫?qū)倩锊牧蠈拥膫?cè)壁形成由氮化膜構(gòu)成的保護膜來抑制升華。
文檔編號H01L45/00GK1954428SQ20058001530
公開日2007年4月25日 申請日期2005年5月9日 優(yōu)先權(quán)日2004年5月14日
發(fā)明者松井裕一, 松崎望, 高浦則克, 山本直樹, 松岡秀行, 巖崎富生 申請人:株式會社瑞薩科技