專利名稱：具有橫向調(diào)制柵極功函數(shù)的半導(dǎo)體器件和制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更尤其涉及一種具有橫向調(diào)制柵極功函數(shù)的金屬絕緣半導(dǎo)體場效應(yīng)晶體管。
背景技術(shù)：
圖1示出了一種金屬絕緣的絕緣半導(dǎo)體場效應(yīng)晶體管(MISFET)100。MISFET 100包括形成于柵電介質(zhì)層120上的柵電極150，其又形成于硅襯底102上。晶體管100包括沿著柵電極150的橫向相對的側(cè)壁形成于襯底102上的一對源/漏區(qū)。一般源/漏區(qū)均包括淺的源/漏延伸或尖端區(qū)140和相對深的源/漏接觸區(qū)110，如圖1所示。沿著柵電極140的橫向相對的側(cè)壁形成一對側(cè)壁間隔物130。使用側(cè)壁間隔物130來掩蔽源/漏尖端注入不受重源/漏注入的影響。位于柵電極的下面和源/漏延伸140之間的硅襯底102的部分限定了器件的溝道區(qū)114。柵電極150一般略微延伸超過源/漏延伸或尖端區(qū)140，如圖1所示。柵電極150一般由摻雜的多晶硅形成?？商鎿Q地，柵電極可以由金屬膜形成。由于多耗盡效應(yīng)的消除和溝道上方柵極控制的隨后改善，金屬柵電極150在下一代很可能成為主流技術(shù)。柵電極可以由單膜或復(fù)合疊置膜形成。然而，柵電極150跨越器件具有恒定或均勻的功函數(shù)。也就是說，柵電極的功函數(shù)跨越溝道區(qū)從一個源/漏區(qū)到另一個源/漏區(qū)是恒定的。


圖1示出了一種常規(guī)的晶體管。
圖2示出了根據(jù)本發(fā)明的實(shí)施例具有調(diào)制柵極功函數(shù)的金屬絕緣半導(dǎo)體場效應(yīng)晶體管(MISFET)的截面圖。
圖3A-3K示出了根據(jù)本發(fā)明的實(shí)施例形成具有調(diào)制柵極功函數(shù)的晶體管的方法。
圖4A-4D示出了根據(jù)本發(fā)明的實(shí)施例形成具有調(diào)制柵極功函數(shù)的晶體管的方法。
具體實(shí)施例方式
本發(fā)明是一種具有橫向調(diào)制柵極功函數(shù)的金屬絕緣半導(dǎo)體場效應(yīng)晶體管(MISFET)及制備方法。在以下描述中，已列出許多具體細(xì)節(jié)，以提供對本發(fā)明的徹底理解。在其它情況下，沒有特別詳細(xì)地列出公知的半導(dǎo)體制備工藝和技術(shù)，以避免不必要地模糊本發(fā)明。
本發(fā)明的實(shí)施例是具有橫向調(diào)制柵極功函數(shù)的金屬絕緣體半導(dǎo)體場效應(yīng)晶體管(MISFET)及其制備方法。通過提供尖端或源/漏延伸區(qū)中減小的串聯(lián)電阻和通過提供器件的源極端附近的閾值電壓的更大控制來增強(qiáng)源注入效率，橫向調(diào)制柵極功函數(shù)改善了MISFET的性能。
本發(fā)明實(shí)施例中的MISFET器件200的例子示于圖2中。可以在半導(dǎo)體襯底例如硅襯底202上形成晶體管200。晶體管200具有形成于半導(dǎo)體襯底202中的一對源/漏區(qū)204。源/漏區(qū)204均包括淺的尖端或源/漏延伸區(qū)206和深的源/漏接觸區(qū)208。晶體管200包括柵電介質(zhì)層210，其形成在半導(dǎo)體襯底202上。在本發(fā)明的實(shí)施例中，柵電介質(zhì)層是高K電介質(zhì)，例如、但不限于金屬氧化物電介質(zhì)，例如氧化鉭、氧化鈦、氧化鋯和氧化鉿。在柵電介質(zhì)層210上形成柵電極220，如圖2所示。位于柵電極/柵電介質(zhì)層下面和源/漏區(qū)204之間的半導(dǎo)體襯底202是器件的溝道區(qū)214，其中導(dǎo)電反型層形成以使電流在源/漏區(qū)204之間行進(jìn)。沿著柵電極220的橫向相對的側(cè)壁形成一對側(cè)壁間隔物216。
柵電極220具有一對側(cè)壁或重疊部分222和中心部分224。重疊或側(cè)壁部分222由具有第一功函數(shù)的第一導(dǎo)電材料形成，中心部分224由具有第二功函數(shù)的第二導(dǎo)電材料形成，其中第二功函數(shù)不同于第一功函數(shù)。柵電極220可以被說成是具有調(diào)制的功函數(shù)，因?yàn)橥獠康膫?cè)壁部分222具有一個功函數(shù)，以及中心部分作為第二個不同的功函數(shù)。另外，柵電極220可以被說成是雙金屬的柵電極，因?yàn)閭?cè)壁或重疊部分222可以由第一金屬形成，且中心部分224可以由第二個不同的金屬形成。
在本發(fā)明的實(shí)施例中，在源/漏區(qū)204的一部分上方形成重疊部分222，其在柵電極220下面延伸。在本發(fā)明的實(shí)施例中，在下面的源/漏延伸區(qū)206的上方形成側(cè)壁或重疊部分222。在本發(fā)明的實(shí)施例中，重疊部分基本上覆蓋或形成與下面的源/漏延伸或尖端區(qū)206基本對準(zhǔn)，如圖2所示。在本發(fā)明的實(shí)施例中，大部分的溝道區(qū)214由柵電極220的中心部分224覆蓋和控制。在本發(fā)明的實(shí)施例中，中心部分222與晶體管溝道區(qū)214近似對準(zhǔn)，如圖2所示。在本發(fā)明的實(shí)施例中，中心部分224包括至少50％的柵電極長度且理想地至少70％的柵電極長度220。在本發(fā)明的實(shí)施例中，柵電極的中心部分224的功函數(shù)支配該器件的截止?fàn)顟B(tài)特性。
在本發(fā)明的實(shí)施例中，晶體管200是n型晶體管，其中多數(shù)載流子是電子。當(dāng)晶體管200是n型晶體管時，將源/漏區(qū)204摻雜成一般在.001-.011/μΩ-cm之間的n型電導(dǎo)率，以及將襯底202的溝道區(qū)214摻雜成在1-1001/Ω-cm之間的p型電導(dǎo)率。在本發(fā)明的實(shí)施例中，當(dāng)晶體管200是n型晶體管時，中心部分224由具有適合于n型器件的功函數(shù)的導(dǎo)電材料形成。在本發(fā)明的實(shí)施例中，當(dāng)晶體管200是n型晶體管時，柵電極220的中心部分224由具有在3.9至4.3eV之間的功函數(shù)的導(dǎo)電材料形成。在本發(fā)明的實(shí)施例中，晶體管200是n型晶體管，且柵電極的中心部分224由選自包括多晶硅、鈦(Ti)、鋯(Zr)、鉿(Hf)、鉭(Ta)和鋁(Al)的組的材料形成。在本發(fā)明的實(shí)施例中，晶體管200是n型晶體管，其中外部部分222由具有在1.5至3.8eV之間的功函數(shù)的材料形成。在本發(fā)明的實(shí)施例中，晶體管200是n型晶體管，并且柵電極220的重疊部分222由選自包括鈧(Sc)、鎂(Mg)和釔(Y)的組的材料形成。在本發(fā)明的實(shí)施例中，當(dāng)晶體管200是n型晶體管時，柵電極220的重疊部分222由具有小于形成柵電極220的中心部分224的材料的功函數(shù)至少0.1eV且理想地0.5eV的功函數(shù)的材料形成。
在n型晶體管中，通過保持尖端區(qū)上方的重疊部分222的功函數(shù)低于中心部分224的功函數(shù)，在固定的柵電壓下增加了多數(shù)載流子密度，由此通過減小的Rexternal來減小尖端電阻，其轉(zhuǎn)換成器件性能。另外，降低器件的源極端附近的柵電極的功函數(shù)獲得了較高的載流子總數(shù)(通過較低的源極和閾值電壓)，同時使器件200的截止?fàn)顟B(tài)特性由柵電極的中心部分224的功函數(shù)支配。以這種方式，可以改善晶體管200的電特性和性能。
在本發(fā)明的實(shí)施例中，晶體管200是p型晶體管，其中多數(shù)載流子是空穴。當(dāng)晶體管200是p型晶體管時，源/漏區(qū)204可以摻雜成一般在.001-.011/μΩ-cm之間的p型電導(dǎo)率，同時將襯底202的溝道區(qū)214摻雜成在1-2001/Ω-cm之間的n型電導(dǎo)率。在本發(fā)明的實(shí)施例中，當(dāng)晶體管200是p型晶體管時，中心部分224由具有適合于p型器件的功函數(shù)的材料形成。在本發(fā)明的實(shí)施例中，晶體管200是p型晶體管，其中中心部分224由具有在4.9至5.3電子伏特之間的功函數(shù)的材料形成。在本發(fā)明的實(shí)施例中，晶體管200是p型晶體管，其中柵電極220的中心部分224由選自包括釕(Ru)和鈀(Pd)的組的材料形成。在本發(fā)明的實(shí)施例中，晶體管200是p型晶體管，且柵電極220的外部部分222由具有在5.4至6.0電子伏特之間的功函數(shù)的材料形成。在本發(fā)明的實(shí)施例中，當(dāng)晶體管200是P型晶體管時，其中柵電極220的外部部分222由選自包括多晶硅、鉑(Pt)和氮化釕(RuN)的組的材料形成。在本發(fā)明的實(shí)施例中，當(dāng)晶體管200是p型晶體管時，柵電極220的外部部分222具有比中心部分224的功函數(shù)大至少0.1eV且理想地大0.5eV電子伏特的功函數(shù)。
圖3A-3J示出了根據(jù)本發(fā)明的實(shí)施例利用取代柵極工藝形成具有橫向調(diào)制功函數(shù)的柵電極的晶體管的方法。
制備工藝開始于半導(dǎo)體襯底300。在本發(fā)明的實(shí)施例中，半導(dǎo)體襯底300是單晶硅襯底或晶片。然而，半導(dǎo)體襯底300可以是其它類型的襯底，例如，絕緣體上硅襯底、鍺襯底、砷化鎵襯底、InSb襯底、GaP襯底、GaSb襯底、和碳納米管。當(dāng)制備n型晶體管或NMOS晶體管時，可以將襯底摻雜成p型電導(dǎo)率。當(dāng)制備p型晶體管或PMOS晶體管時，可以將襯底摻雜成n型電導(dǎo)率。在本發(fā)明的實(shí)施例中，當(dāng)制備n型晶體管時，用硼原子將硅單晶襯底摻雜到在1015-1017cm-3之間的濃度。在本發(fā)明的實(shí)施例中，當(dāng)形成p型晶體管時，用砷或磷原子將硅單晶襯底摻雜到在1015-1017cm-3之間的濃度。
接下來，在襯底300的上方形成犧牲柵電介質(zhì)層302。犧牲柵電介質(zhì)層302可以是任何公知的電介質(zhì)層，例如、但不限于生長的或沉積的氧化硅層或沉積的氮化硅層。接下來，如圖3A所示，在犧牲柵電介質(zhì)層302的上方形成犧牲柵電極材料304。將犧牲柵電極材料304形成為大約器件的柵電極所希望的厚度。犧牲柵電極材料304由可以選擇性地去除或刻蝕掉的材料形成，而在取代柵極工藝期間沒有刻蝕掉相鄰的層間電介質(zhì)，例如氧化硅膜或氮化硅膜。另外，犧牲柵電極材料理想上是可以在用于形成器件的源極和漏極的離子注入步驟期間掩蔽溝道區(qū)的材料。在本發(fā)明的實(shí)施例中，犧牲柵電極材料是多晶硅。在本發(fā)明的實(shí)施例中，將犧牲柵電極材料形成為隨后形成的柵電極的厚度所希望的厚度。在本發(fā)明的實(shí)施例中，犧牲柵電極材料304形成為在400和2000之間的厚度。
接下來，如圖3B所示，將柵電極材料304圖案化成犧牲柵電極306。將犧牲柵電極306基本上圖案化成器件的柵電極所希望的長度和寬度?？梢岳霉墓饪毯涂涛g技術(shù)圖案化柵電極材料。
接下來，在襯底300中形成一對源/漏延伸或尖端區(qū)308，如圖3B所示。當(dāng)形成n型器件時，尖端區(qū)由n型電導(dǎo)率形成，以及當(dāng)形成p型器件時，尖端區(qū)由p型電導(dǎo)率形成。在本發(fā)明的實(shí)施例中，尖端或源/漏延伸308形成為在1019-1021cm-3之間的濃度?？梢酝ㄟ^將硼原子離子注入到襯底308中形成P型源/漏延伸308，以及可以通過將砷或磷原子離子注入到襯底308中形成n型源/漏延伸308。犧牲柵電極306掩蔽溝道區(qū)不受離子注入工藝的影響，以使溝道區(qū)309對于n型器件保持p型以及對于p型器件保持n型。離子注入將摻雜劑置于與犧牲柵電極306的外邊緣基本對準(zhǔn)。如果需要，此時能激活源/漏延伸，或者可以在深的源/漏接觸形成步驟期間或其它隨后的工藝、例如硅化物形成步驟期間激活它們。激活工藝將導(dǎo)致?lián)诫s劑原子在犧牲柵電極的外邊緣的下方略微擴(kuò)散，如圖3B所示?？衫萌魏喂募せ钔嘶鹄缈焖贌嵬嘶鸹驙t退火來激活摻雜劑以形成源/漏延伸308。
接下來，沿著犧牲柵電極306的橫向相對的側(cè)壁形成一對側(cè)壁間隔物310，如圖3C所示。側(cè)壁間隔物310可以是任何公知的電介質(zhì)，例如氧化硅或氮化硅或其組合。側(cè)壁間隔物310可以通過下述形成，即在襯底300的上方，包括犧牲柵電介質(zhì)層302、犧牲柵電極306的側(cè)壁和犧牲柵電極306的頂表面，毯式(blanket)沉積共形的電介質(zhì)或復(fù)合電介質(zhì)，然后各向異性地回刻蝕(etch back)，以便側(cè)壁間隔物材料從水平表面被去除，但保持與垂直表面例如犧牲柵電極306的側(cè)壁鄰近以形成側(cè)壁間隔物310。側(cè)壁間隔物310的寬度大約等于沉積在襯底上方的側(cè)壁間隔物膜的厚度。通常將側(cè)壁間隔物310形成為源/漏延伸的長度所希望的寬度。
在形成側(cè)壁間隔物310之后，可以形成源/漏接觸區(qū)312。當(dāng)形成n型器件時，重的源/漏接觸區(qū)312是n型電導(dǎo)率，以及當(dāng)形成p型器件時，重的源/漏接觸區(qū)是p型電導(dǎo)率。在本發(fā)明的實(shí)施例中，將重的源/漏接觸區(qū)形成為在1020-1021cm-3之間的濃度。應(yīng)當(dāng)理解，重的源/漏接觸區(qū)312比相對淺的源/漏延伸308更深地形成到襯底中，如圖3C所示。可以通過公知的離子注入技術(shù)形成重的源/漏接觸區(qū)312。側(cè)壁間隔物310掩蔽源/漏延伸區(qū)308不受重且深的源/漏接觸區(qū)注入步驟的影響并防止它們被重的源/漏注入埋沒。重的源/漏注入步驟將摻雜劑置于與側(cè)壁間隔物310的外邊緣基本對準(zhǔn)。隨后用于激活摻雜劑的退火將導(dǎo)致?lián)诫s劑在側(cè)壁間隔物310的下方略微擴(kuò)散，如圖3C所示?？梢岳萌魏喂募せ钔嘶鹄绺邷乜焖贌峁に嚮驙t退火，來激活摻雜劑并形成重?fù)诫s的源/漏接觸區(qū)312，如圖3C所示。應(yīng)當(dāng)理解，源/漏接觸區(qū)312和源/漏延伸308一起形成器件的源/漏區(qū)。
接下來，將層間電介質(zhì)(ILD)毯式沉積在襯底300的上方，包括犧牲柵電極層302、犧牲柵電極306和側(cè)壁間隔物310。層間電介質(zhì)層314由可以相對于犧牲柵電極材料306被選擇性刻蝕的材料形成。也就是說，電介質(zhì)層314由沒有被用于刻蝕掉犧牲柵電極306的刻蝕劑顯著刻蝕的材料形成。在本發(fā)明的實(shí)施例中，ILD314是二氧化硅膜。將ILD314沉積到比犧牲柵電極306的厚度大的厚度，以便可以將層間電介質(zhì)層314隨后回拋光到犧牲柵電極306的高度。在沉積ILD314之后，回平坦化ILD314以便暴露犧牲柵電極306的頂表面并且使層間電介質(zhì)314的頂表面與犧牲柵電極306的頂表面在同一平面上，如圖3D所示。可以用公知的化學(xué)機(jī)械平坦化或等離子體回刻蝕工藝來完成層間電介質(zhì)314的平坦化。
接下來，如圖3E所示，去除犧牲柵電極306以形成開口或溝槽316。用刻蝕劑去除犧牲柵電極306，該刻蝕劑刻蝕掉犧牲柵電極306，而沒有顯著地刻蝕掉ILD314和間隔物310。當(dāng)ILD314是氧化膜，間隔物310是氧化物或氮化硅或其組合，且犧牲柵電極306是多晶硅時，可以使用包括NH4OH或TMAH的濕法刻蝕劑。柵極去除刻蝕劑優(yōu)選具有對ILD和間隔物的至少20∶1的選擇性。另外，如圖3E所示，此時可以去除開口316中的犧牲柵電介質(zhì)層302，以便可以在襯底300上形成新的柵電介質(zhì)層?？商鎿Q地，在本發(fā)明的實(shí)施例中，代替形成如圖3A所示的犧牲柵電介質(zhì)層302，可以在圖3A的處理期間形成器件的永久的柵電介質(zhì)層。這樣，如果需要，則可以利用高溫工藝來形成柵電介質(zhì)層。在這種情況下，如圖3A形成的柵電介質(zhì)層將保持在開口316中的襯底300上，并且將在其上形成柵電極。
接下來，如圖3F所示，在襯底300上形成柵電介質(zhì)層318。在本發(fā)明的實(shí)施例中，柵電介質(zhì)層318是高介電常數(shù)(高K)電介質(zhì)膜，例如、但不限于金屬氧化物，例如氧化鈦、氧化鉭、氧化鋯、氧化鉿，或其它高K型膜，例如PZT和BST?？梢允褂萌魏喂募夹g(shù)來沉積高K電介質(zhì)膜，例如化學(xué)汽相沉積。在本發(fā)明的實(shí)施例中，將具有比10大的介電常數(shù)的高K電介質(zhì)膜沉積到在10和50之間的厚度?？商鎿Q地，利用公知的工藝?yán)鐫穹?干法氧化工藝，可以在溝槽316中的襯底300的暴露表面上生長電介質(zhì)膜，例如二氧化硅或氮氧化硅膜。當(dāng)沉積柵電介質(zhì)時，其不僅形成在襯底300上，而且形成在開口316的側(cè)壁上以及ILD314和間隔物310的頂表面上，如圖3F所示。當(dāng)生長柵電介質(zhì)層時，其將僅形成在襯底300的暴露表面上。
接下來，如圖3G和3H所示，在柵極開口316的外邊緣或側(cè)壁上形成具有第一功函數(shù)材料的第一金屬或?qū)щ姴牧?，如圖3G和3H所示。在本發(fā)明的實(shí)施例中，采用兩部分式工藝濺射沉積第一金屬或?qū)щ姴牧?20。在溝槽316的一個側(cè)壁上濺射沉積第一金屬膜的第一部分，如圖3G所示。在本發(fā)明的實(shí)施例中，以角度Φ1濺射沉積第一金屬320。選擇角度Φ1使得濺射的金屬膜僅形成在開口316的側(cè)壁之一上，如圖3G所示。第一沉積工藝使用該濺射角度(Φ1)，其致使第一金屬僅沉積在一個側(cè)壁上。選擇該角度使得柵極開口316的中心和第二側(cè)壁被電介質(zhì)層314溝槽掩蔽。接下來，使用第二濺射沉積工藝將第一金屬320的第二部分沉積到開口316的第二側(cè)壁或面上。與第一濺射沉積工藝類似，第二濺射沉積工藝以角度Φ2濺射金屬320，其致使第一金屬僅沉積在柵極開口316的第二面或側(cè)壁上。也就是說，在第二濺射沉積工藝期間，選擇角度Φ2使得第一面或側(cè)壁被溝槽掩蔽。要注意，由于第一濺射沉積工藝在ILD314(和柵電介質(zhì)318)的頂表面315上形成金屬膜，所以必需調(diào)節(jié)第二沉積工藝的角度(Φ2)，以負(fù)責(zé)在第一沉積工藝期間形成在ILD314上的增加的厚度。在本發(fā)明的實(shí)施例中，第一金屬膜的第一部分以第一濺射角度Φ1沉積，其小于用于沉積第一金屬膜的第二部分的第二濺射角度Φ2。在本發(fā)明的實(shí)施例中，第一濺射角度Φ1在45°和80°之間，以及第二濺射角度Φ2在45°-80°之間。
ILD的濺射角度厚度和溝槽316的寬度都決定了第一金屬膜320將從側(cè)壁朝著溝槽316的中心延伸多遠(yuǎn)。在本發(fā)明的實(shí)施例中，沉積第一金屬膜320以便其形成重疊或側(cè)壁部分322，其覆蓋或疊置于至少一部分尖端或源/漏延伸上。在本發(fā)明的實(shí)施例中，沉積第一金屬膜以使它形成重疊或側(cè)壁部分322，其覆蓋并且與下面的尖端區(qū)308基本對準(zhǔn)，如圖3H所示。在本發(fā)明的又一實(shí)施例中，沉積第一金屬膜以使它覆蓋柵電極下面的整個尖端區(qū)并且略微延伸到器件的溝道區(qū)309中。
在本發(fā)明的實(shí)施例中，如圖3I所示，可以通過將第一金屬膜暴露于活性粒子來改變第一金屬膜320的功函數(shù)?？梢酝ㄟ^例如等離子體工藝、遠(yuǎn)程等離子體工藝、有角度的離子注入、化學(xué)處理或熱退火來產(chǎn)生或提供活性粒子。在本發(fā)明的實(shí)施例中，活性粒子與第一金屬膜反應(yīng)以增加沉積的第一金屬膜的功函數(shù)。在本發(fā)明的替換實(shí)施例中，活性粒子與第一金屬膜反應(yīng)以降低第一金屬膜320的功函數(shù)。可以用于改變金屬膜的功函數(shù)的活性粒子的例子包括但不限于強(qiáng)的Al、Sc、Y、Pt、N、O、Cl、F。
接下來，如圖3J所示，沉積具有第二功函數(shù)的第二金屬或?qū)щ姴牧?24以填充溝槽316，如圖3J所示。將第二金屬膜沉積到溝槽316的中心部分中的柵電介質(zhì)層318上。將第二金屬膜324沉積到一厚度并且通過足以完全填充側(cè)壁或重疊部分322之間的溝槽316的方法沉積，如圖3J所示。在本發(fā)明的實(shí)施例中，第二金屬膜324具有比第一金屬膜或暴露第一金屬膜的活性粒子高的功函數(shù)。在本發(fā)明的實(shí)施例中，第二金屬膜322由具有比第一金屬膜或暴露第一金屬膜的活性粒子低的功函數(shù)的金屬膜形成。要注意，在本發(fā)明的實(shí)施例中，用于形成重疊或側(cè)壁部分322的第一導(dǎo)電材料320可以是與用于形成中心部分的相同的導(dǎo)電材料，但然后在圖3I所示的處理期間暴露到活性粒子以改變功函數(shù)，使得重疊部分322具有與中心部分324不同的功函數(shù)。溝槽316的中心部分可以用任一適合的技術(shù)來填充，包括共形的沉積工藝，例如但不限于化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)和原子層沉積(ALD)。這些共形的工藝還將第二金屬膜324形成在形成于ILD314上(或者是在柵電介質(zhì)層318上，當(dāng)其形成于ILD314上時)的第一金屬膜320的頂表面上。接下來，從ILD314去除第二金屬膜324和第一金屬膜320(以及柵電介質(zhì)層318，當(dāng)其形成于ILD314上時)，以形成具有橫向調(diào)制柵極功函數(shù)的柵電極326，如圖3K所示。第二金屬膜324和第一金屬膜320可以通過任何公知的工藝來去除，例如化學(xué)機(jī)械平坦化或等離子體回刻蝕?；仄教够撘r底直至溝槽324中的金屬膜的頂表面與ILD314基本在同一平面上為止。這完成了包括具有橫向調(diào)制柵極功函數(shù)的金屬柵電極的MISFET器件的制備。
可以使用隨后的公知工藝來形成層間電介質(zhì)和金屬互連，以在功能集成電路中將制備的形成于襯底300上的MISFET晶體管電耦接在一起。
圖4A-4D示出了根據(jù)本發(fā)明的實(shí)施例形成具有橫向調(diào)制柵電極的MISFET的替換方法。圖4A示出了在先前已經(jīng)通過如所示獲得圖3F的襯底的技術(shù)處理之后的襯底300。
接下來，具有第一功函數(shù)的第一金屬膜410沉積在ILD314上方并且鄰近溝槽316的側(cè)壁以及沉積在溝槽316中的溝道區(qū)309上方的柵電介質(zhì)層318上，如圖4A所示。在本發(fā)明的實(shí)施例中，具有第一功函數(shù)的第一金屬膜410通過共形的工藝形成，使得金屬膜在垂直表面例如溝槽316的側(cè)壁上形成為與在水平表面例如ILD314(或柵電介質(zhì)318)的頂表面上和溝槽309的底部中基本相同的厚度。可以使用可以沉積共形膜的任何公知的技術(shù)，例如但不限于化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、和原子層沉積(ALD)，來沉積第一金屬膜410。接下來，如圖4B所示，對第一金屬膜410進(jìn)行各向異性回刻蝕工藝。各向異性回刻蝕工藝從水平表面例如ILD314(和電介質(zhì)層318)的頂部以及從溝槽316中的溝道區(qū)309上方的電介質(zhì)層318去除金屬410，如圖4B所示。第一金屬層410的各向異性回刻蝕工藝留下鄰近垂直表面例如溝槽316的側(cè)壁的金屬膜410，以形成柵電極的重疊或側(cè)壁部分420。柵電極420的重疊部分或側(cè)壁部分420的寬度基本上等于沉積在圖4A中的襯底上方的第一金屬膜410的厚度。共形沉積工藝之后的各向異性回刻蝕提供了一種簡單方法來控制源/漏尖端區(qū)308上方的側(cè)壁或重疊部分420的重疊量。可利用任何公知的各向異性回刻蝕技術(shù)，例如等離子體刻蝕或反應(yīng)性離子刻蝕。
接下來，如果需要，可將柵電極的重疊部分420暴露于活性粒子421以改變重疊或側(cè)壁部分420的功函數(shù)。可利用任何公知的技術(shù)，例如離子注入、快速熱退火、等離子體處理和遠(yuǎn)程等離子體處理，來在第一金屬部分420中引入或制造活性粒子，以降低或增加重疊柵電極部分420的功函數(shù)。接下來，如圖4D所示，具有第二功函數(shù)的第二金屬膜422可以毯式沉積在圖4C中所示的襯底上方，然后通過例如化學(xué)機(jī)械平坦化或等離子體回刻蝕進(jìn)行回平坦化，以形成橫向調(diào)制的柵電極424的中心部分422。在本發(fā)明的實(shí)施例中，用于形成柵電極422的中心部分的金屬膜422具有第二功函數(shù)，其比用于形成外部部分420的金屬的第一功函數(shù)高。在本發(fā)明的替換實(shí)施例中，中心部分422用具有第二功函數(shù)的第二金屬膜形成，其小于用于形成柵電極424的外部部分420的金屬的功函數(shù)。另外，在本發(fā)明的實(shí)施例中，重疊部分420最初可以由用于形成中心部分422的相同的導(dǎo)電材料形成，但通過在圖4C中列出的工藝期間曝光和與活性粒子相互作用，可以具有其改變或調(diào)制到不同值的功函數(shù)。
權(quán)利要求
1.一種晶體管，包括柵電極，其形成在形成于襯底上的柵電介質(zhì)層上；一對源/漏區(qū)，其形成在所述柵電極的所述橫向相對側(cè)壁的相對側(cè)上的所述襯底中；以及其中所述柵電極具有形成于所述源/漏區(qū)之間的襯底區(qū)上方的柵電介質(zhì)層上的中心部分和與一部分所述源/漏區(qū)重疊的一對側(cè)壁部分，其中所述中心部分具有第一功函數(shù)，并且所述側(cè)壁部分對具有第二功函數(shù)，其中所述的第二功函數(shù)與所述的第一功函數(shù)不同。
2.如權(quán)利要求1的晶體管，其中所述的源/漏區(qū)是n型電導(dǎo)率，并且其中所述的中心部分具有在3.9至4.3eV之間的第二功函數(shù)。
3.如權(quán)利要求2的晶體管，其中所述柵電極的所述側(cè)壁部分具有在1.5至3.8eV之間的功函數(shù)。
4.如權(quán)利要求1的晶體管，其中所述的源/漏區(qū)由n型電導(dǎo)率形成，并且所述的外部部分具有第一功函數(shù)，其比所述中心部分低至少0.1eV。
5.如權(quán)利要求1的晶體管，其中所述的源/漏區(qū)由p型電導(dǎo)率形成，并且其中所述的中心部分具有在4.9至5.3eV之間的功函數(shù)。
6.如權(quán)利要求5的晶體管，其中所述的側(cè)壁部分具有在5.4至6.0eV之間的功函數(shù)。
7.如權(quán)利要求1的晶體管，其中源/漏區(qū)是p型電導(dǎo)率，并且所述的側(cè)壁部分具有比所述中心部分的功函數(shù)高至少0.1eV的功函數(shù)。
8.如權(quán)利要求1的晶體管，其中源/漏區(qū)是n型電導(dǎo)率，并且其中所述柵電極的所述側(cè)壁部分由選自包括鈧(Sc)、鎂(Mg)和釔(Y)的組的材料形成。
9.如權(quán)利要求1的晶體管，其中源/漏區(qū)是n型電導(dǎo)率，并且所述柵電極的中心部分包括選自包括多晶硅、鈦、鋯、鉿、鉭、和鋁的組的導(dǎo)電材料。
10.如權(quán)利要求1的晶體管，其中所述源/漏區(qū)是p型電導(dǎo)率，并且其中所述柵電極的所述側(cè)壁部分包括選自包括多晶硅、鉑和氮化釕(RuN)的組的導(dǎo)電材料。
11.如權(quán)利要求1的晶體管，其中所述源/漏區(qū)是p型電導(dǎo)率，并且所述中心部分由選自包括釕和鈀的組的材料形成。
12.一種形成晶體管的方法，包括在半導(dǎo)體襯底上方的電介質(zhì)膜中形成開口，所述開口具有在形成于所述襯底中的一對源/漏區(qū)上方形成的第一和第二橫向相對的側(cè)壁，所述開口具有形成在所述源/漏區(qū)之間的所述襯底上方的中心部分；在所述開口中的所述襯底上方形成柵電介質(zhì)層；鄰近所述柵電介質(zhì)上面和所述開口的所述第一側(cè)壁以第一角度沉積具有第一功函數(shù)的第一導(dǎo)電材料；在所述柵電介質(zhì)層上面并鄰近所述第二橫向相對的側(cè)壁以第二角度濺射沉積所述第一導(dǎo)電材料；以及在所述溝道區(qū)上方的所述柵電介質(zhì)層上的所述開口的所述中心部分中沉積具有第二功函數(shù)的第二導(dǎo)電材料。
13.如權(quán)利要求12的方法，其中所述第一角度不同于所述第二角度。
14.如權(quán)利要求13的方法，其中所述第二角度大于所述第一角度。
15.如權(quán)利要求12的方法，其中在所述第一和第二側(cè)壁上沉積所述第一導(dǎo)電膜之后，將所述第一導(dǎo)電材料暴露于活性粒子以改變所述第一功函數(shù)。
16.如權(quán)利要求15的方法，其中通過選自包括等離子體產(chǎn)生、離子注入、和熱激活的組的工藝產(chǎn)生或提供所述活性粒子。
17.如權(quán)利要求15的方法，其中所述活性粒子增加了所述第一導(dǎo)電材料的功函數(shù)。
18.如權(quán)利要求15的方法，其中所述活性粒子降低了所述第一導(dǎo)電材料的功函數(shù)。
19.一種形成晶體管的方法，包括在半導(dǎo)體襯底上方的電介質(zhì)膜中形成開口，所述開口具有在形成于所述襯底中的一對源/漏區(qū)上方形成的第一和第二橫向相對的側(cè)壁和形成于所述源/漏區(qū)之間的溝道區(qū)上方的中心部分；在所述開口中的所述半導(dǎo)體襯底上方形成柵電介質(zhì)層；在所述電介質(zhì)膜的所述頂表面上方、鄰近所述的第一和第二側(cè)壁以及在所述開口中的所述柵電介質(zhì)層上，沉積具有第一功函數(shù)的第一導(dǎo)電材料；各向異性刻蝕所述第一導(dǎo)電材料，以從所述層間電介質(zhì)的頂表面和從所述開口的中心部分去除所述第一導(dǎo)電材料，以形成鄰近所述第一和第二側(cè)壁的一對側(cè)壁部分；以及在所述柵電介質(zhì)層上方的所述開口的所述中心部分中的所述柵電介質(zhì)層上，沉積具有第二功函數(shù)的第二導(dǎo)電材料，其中所述第二功函數(shù)不同于所述第一功函數(shù)。
20.如權(quán)利要求19的方法，其中共形地沉積所述第一金屬膜。
21.如權(quán)利要求20的方法，其中通過選自包括化學(xué)汽相沉積和原子層沉積的組的方法沉積所述第一金屬膜。
22.如權(quán)利要求19的方法，其中將所述第一導(dǎo)電材料暴露于活性粒子，以改變所述第一導(dǎo)電材料的功函數(shù)。
23.如權(quán)利要求19的方法，其中所述第一功函數(shù)低于所述第二功函數(shù)。
24.如權(quán)利要求19的方法，其中所述第一功函數(shù)大于所述第二功函數(shù)。
25.一種晶體管，包括在形成于襯底上的柵電介質(zhì)層上形成的柵電極。
26.一種形成晶體管的方法，包括在襯底上的柵電介質(zhì)層上形成柵電極，其中所述柵電極具有一對橫向相對的側(cè)壁和中心部分，其中橫向相對的側(cè)壁具有第一功函數(shù)，并且中心部分具有第二功函數(shù)，其中第一功函數(shù)不同于第二功函數(shù)；以及在所述柵電極的所述橫向相對的側(cè)壁的相對側(cè)上的所述襯底中形成一對源/漏區(qū)，其中在所述橫向相對的側(cè)壁下方形成所述源/漏區(qū)的一部分。
27.如權(quán)利要求26的方法，其中所述源/漏區(qū)由n型電導(dǎo)率形成，并且其中所述第一功函數(shù)小于所述第二功函數(shù)。
28.如權(quán)利要求26的方法，其中所述源/漏區(qū)是p型電導(dǎo)率，并且其中所述第一功函數(shù)大于所述第二功函數(shù)。
全文摘要
一種晶體管包括在形成于襯底上的柵電介質(zhì)層上形成的柵電極。在柵電極的橫向相對側(cè)壁的相對側(cè)上的襯底中形成一對源/漏區(qū)。柵電極具有形成于柵電介質(zhì)層上和源區(qū)與漏區(qū)之間的襯底區(qū)上方的中心部分，以及與一部分源/漏區(qū)重疊的一對側(cè)壁部分，其中中心部分具有第一功函數(shù)，并且所述側(cè)壁部分對具有第二功函數(shù)，其中第二功函數(shù)與第一功函數(shù)不同。
文檔編號H01L21/8238GK1938858SQ200580010856
公開日2007年3月28日 申請日期2005年3月28日 優(yōu)先權(quán)日2004年3月31日
發(fā)明者B·多伊爾, S·A·哈爾蘭德, M·多茨, R·仇 申請人:英特爾公司