專利名稱：高壓pmos晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高壓PMOS晶體管，其具有絕緣柵電極、在n型導(dǎo)電 阱中的p型導(dǎo)電源區(qū)和在p型導(dǎo)電阱中的p型導(dǎo)電漏區(qū)，該p型導(dǎo)電阱設(shè)置 在n阱中。
背景技術(shù)：
在集成電路中，已公知的高壓晶體管的制造通常得到對于所希望的電壓 范圍最佳的晶體管。該電壓范圍可從大于IO伏特直到150伏特以及更大。 典型的應(yīng)用是汽車技術(shù)，其中除了邏輯電路元件之外，還必須設(shè)置用于電池 電壓水平和用于控制干擾脈沖(bursts)的開關(guān)。這些高壓晶體管基本上可 通過如被應(yīng)用于具有3.3伏特或5伏特的使用范圍的CMOS電路的工藝制 造。但是該制造成本高且昂貴，因為需要多個附加的掩模和工藝步驟，和/ 或?qū)е赂邏壕w管的大的位置需求。垂直的高壓晶體管通常在外延層中生成，其厚度和濃度對于所希望的電 壓范圍必須是最佳的。層厚度可為約10tai或更大，這只能通過昂貴的外延 沉積來實現(xiàn)。必需的掩埋層(buried layer),其通過外延層的摻雜和接觸 (sinker)要求一些特別是對于高壓晶體管必需的工藝步驟。為了將晶體管 表面、即其橫向擴展最優(yōu)化，外延層的厚度必須與所希望的電壓水平相匹配。 將高壓晶體管作為橫向晶體管結(jié)合以用于邏輯晶體管的低壓工藝來制 造的嘗試導(dǎo)致了其它的問題。因此必須這樣地控制電場強度，使得在最高的 場強密度之處無擊穿出現(xiàn)，該擊穿可導(dǎo)致集成電路的功能故障或損毀。通常， 該要求導(dǎo)致用于高壓晶體管的大的位置需求，并由此導(dǎo)致高的制造成本。由US6， 445， 893 B1公開了一種橫向的高壓晶體管，其需要較小的位 置，因為在高摻雜的漏上出現(xiàn)的電場強度借助較少摻雜的漏擴展和場極板 (Feldplatte)而減小。所描述的晶體管也可用于具有小于的結(jié)構(gòu)寬度
的CMOS工藝。然而該文獻提出，該晶體管的耐壓強度是受到限制的，因 為在漏擴展的邊緣區(qū)域中的倒摻雜注入面(retrograde Implantationsprofil)導(dǎo)致不大合適的摻雜圖案。發(fā)明內(nèi)容本發(fā)明的任務(wù)是，說明一種改進的橫向高壓PMOS晶體管、 一種用于 相應(yīng)的阱的掩?；蚱帘我约耙环N用于制造阱的方法。本發(fā)明通過獨立權(quán)利要求的特征來解決該任務(wù)。本發(fā)明的擴展方案在另 外的權(quán)利要求中表明。根據(jù)本發(fā)明的高壓PMOS晶體管具有這樣的優(yōu)點，即它可通過本已普 遍的、本身并非為所希望的高壓范圍而設(shè)置的低壓工藝，僅以小的附加開銷 而制造。通過這種方式保證了，高壓晶體管和低壓晶體管的組合雖然導(dǎo)致改 善的高壓特性，但是并未損害相應(yīng)晶體管的低壓特性。特別地，根據(jù)本發(fā)明 的高壓晶體管由此具有這樣的優(yōu)點，即允許更高的工作電壓。本發(fā)明具有另外的優(yōu)點，即在所設(shè)置的高壓情況下，不可發(fā)生由p阱至 襯底的擊穿。此外，本發(fā)明還具有另外的優(yōu)點，即如果漏接觸部以相對于源具有較大 負值的電壓而偏置時，在漏之下的p阱中的臨界電場強度減小。在本發(fā)明的一種擴展分案中存在這樣的優(yōu)點，即在結(jié)構(gòu)表面上的電場強 度減小，這公知為RESURF效應(yīng)(RESURF相應(yīng)于"減小的表面場")。為此，在用作漂移段的p阱的上方設(shè)置有場極板，該場極板設(shè)置在場氧 化物上。本發(fā)明的另一擴展方案設(shè)置了，借助第一金屬化平面的金屬化層進一步 控制電場強度，該第一金屬化平面借助通孔敷鍍(Diirchkcmtektierung)與在 場氧化物上的場極板電連接，并橫向地朝向漏的方向在場氧化物上延伸。本發(fā)明具有另外的優(yōu)點，即通過所要求的掩?；蚱帘危煽刂圃诼┫路?的臨界區(qū)域內(nèi)的n阱或p阱中的載流子濃度。 最后，本發(fā)明具有這樣的優(yōu)點，即它能夠?qū)崿F(xiàn)一種用于在晶體管頂端、即在漏下方的邊緣區(qū)域制造n阱區(qū)域或p阱區(qū)域的方法，這些區(qū)域?qū)τ谒O(shè) 置的電壓是最優(yōu)的。


隨后借助附圖中的實施例來更詳細地闡述本發(fā)明。附圖只用于本發(fā)明的 解釋，并因此只示意性地而并非如實按比例地繪出。相同的元件或具有相同作用的元件標有相同的參考標號。其中圖1示出根據(jù)本發(fā)明的高壓PMOS晶體管的示意性橫截面圖， 圖2示出特別是在晶體管頂端用于制造n阱的掩模的截面圖， 圖3示出用于制造p阱的屏蔽的截面圖，以及 圖4示出根據(jù)現(xiàn)有技術(shù)的高壓PMOS晶體管。
具體實施方式
圖4是開頭所提及的現(xiàn)有技術(shù)的改進方案，由圖4出發(fā)可總體上更好地 理解本發(fā)明。根據(jù)圖4，在襯底410上設(shè)置有n型摻雜的阱411。在n阱411 內(nèi)部設(shè)置有高摻雜的、p型導(dǎo)電區(qū)域415作為源端子。在其旁邊設(shè)置有高摻 雜的、n型導(dǎo)電區(qū)域416，其可用作接地端子(Body)。在源區(qū)415的另一 側(cè)上連接有溝道區(qū)K，在通過柵氧化物417而絕緣的溝道區(qū)K之上設(shè)置有 例如由多晶硅構(gòu)成的柵電極418。在朝向漏的方向上設(shè)置有場氧化物區(qū)413，它們具有用于容納高摻雜 的、p型導(dǎo)電的漏414的窗。在漏414和場氧化物區(qū)413下方，在n型摻雜 的阱411內(nèi)部設(shè)置有p型摻雜的阱412，其橫向地一直延伸到溝道區(qū)中。柵 電極418在朝向漏414的方向上一直延長到一場氧化物的區(qū)域413上方。該 位于p阱上方的區(qū)域作為用于控制電場的場極板。在漏414和溝道K之間 的p阱的區(qū)域用作載流子的漂移區(qū)，并在橫向上用于消減電場。在該實施例中，高壓PMOS晶體管關(guān)于線L對稱。在垂直方向上，在 漏414下方，沿著作為PMOS晶體管對稱線的點劃線L繪有點A〃 、 B〃和 C〃 。在漏上存在高電勢的情況下，必須這樣來設(shè)計距離A〃 一 B〃 ，使得 在p阱412和襯底410之間沒有穿通(Punch)可出現(xiàn)。同時，必須這樣來 設(shè)計距離A〃 一 C"，使得當漏接觸部414由高電勢變換到低電勢(襯底電 勢)時，在點A〃處出現(xiàn)的臨界場強減小。此外，在圖4中示意性地示出了在制造晶體管期間n阱和p阱的制造。 在此，在第一步中，在襯底410中執(zhí)行大面積的以n型離子的注入，在所描 述的晶體管區(qū)域中沒有為該注入而設(shè)置掩模。這通過均勻分布的箭頭和參考 標號In來表明。隨后在接下來的步驟中制造p阱412。為此，用掩模Mp掩蓋n阱411 的區(qū)域，該區(qū)域應(yīng)容納溝道和源區(qū)。借助通過均勻的箭頭表明的、在掩模 Mp的窗口中執(zhí)行的以p型離子、例如硼離子的注入Ip，首先產(chǎn)生注入?yún)^(qū)。 在接下來的熱處理步驟中，例如在產(chǎn)生場氧化物的情況下，p型離子外擴散， 這樣形成p阱412。相對于所說明的US 4， 455， 893得到這樣的優(yōu)點，即 在溝道區(qū)和場氧化物的下方形成阱結(jié)構(gòu)，如在圖4中被示出的那樣。在這些 區(qū)域下方的邊緣區(qū)域中得到均勻的摻雜分布，并由此得到更好的場控制。在圖4的實施例中，在p型導(dǎo)電襯底410和n阱411之間的pn結(jié)幾乎 是平的。同樣，在漏414下方的阱412和n阱411之間的pn結(jié)非常平。距 離A〃 一 C〃通過在注入之后的擴散步驟來調(diào)整。該間距是必需的，因為在 點A〃的區(qū)域中的空間電荷區(qū)不允許一直延伸至漏414的p+擴散區(qū)。同時 給出預(yù)先給定的距離A〃 一 B〃 ，以防止在襯底和p阱412之間的穿通。圖1描述了阱形狀，其相對于圖4被進一步地改善。根據(jù)圖1，在襯底 10中設(shè)置有n型摻雜的阱11，該阱在其表面上含有高摻雜的p型導(dǎo)電區(qū)15 作為源或源端子。除了源區(qū)15之外，還設(shè)置有高摻雜的、n型導(dǎo)電的區(qū)域 16，通過區(qū)域16可實現(xiàn)接地(Body)。從源區(qū)15，朝向高摻雜的、p型導(dǎo)電的漏區(qū)14的方向，首先連接有溝 道K以及p型摻雜的阱12。在漏擴散14下方，阱12向深處并且在場氧化
物區(qū)域13下方橫向地延伸。在該實施例中，p阱12的邊緣區(qū)域一直延到柵 電極18下方，柵電極18借助柵氧化物17與兩個阱11和12以及源15相絕緣。柵電極18例如作為多晶硅層來構(gòu)建，并在朝向漏14的方向上從柵18 一直延伸到場氧化物13上。就該高導(dǎo)電能力的、延長的柵電極被設(shè)置在阱 12上方而言，它用作場極板，用于控制在阱12的邊緣區(qū)域中的電場。在更 高的平面中，在該實施例中即在金屬平面中，在多晶硅場極板上方設(shè)置有金 屬層19,金屬層19在柵和漏之間的場氧化物的上方進一步向漏14的方向 延伸。金屬層19與柵電極18借助通孔敷鍍20而電連接。在圖l中，在漏區(qū)的下方示出平的p型摻雜的阱21，其本身并非必需 地、然而在用于特別高的電壓的晶體管的情況中有利地被生成。平的p阱 17典型地作為借助硼和低于150keV的能量以及具有大約1013cm—3的濃度的 倒摻雜阱來實施。實施了短的擴散步驟。該p阱區(qū)域在硅表面下方0.5toi結(jié) 束。該阱引起在其阱區(qū)中的這樣的濃度，該濃度低于漏摻雜且高于p阱12 的摻雜。摻雜因此從漏擴散向襯底的方向上更均勻地減少，由此避免電場強 度的超高或者擊穿?，F(xiàn)在根據(jù)本發(fā)明設(shè)置了，與在場氧化物13和柵電極18下方相比，在漏 端子14下方的p阱12的阱底更深地延伸到n阱11中。同時，與在阱的其 余區(qū)域中相比，在漏端子14下方的n阱11的阱底以更小的深度延伸到襯底 10中。p阱12的不同深度的外擴散(Ausdiffosion)通過n阱11的外擴散來控 制。因此，與例如在源區(qū)下方相比，在漏區(qū)14下方的區(qū)域中的n阱ll具有 更低的濃度。在橫向方向上的在n阱中的濃度差使得p阱12可不同強度地 外擴散。就此而言，p阱的外擴散通過n阱擴散來控制。出于這個原因，與 在溝道的附近相比，在漏下方深處的p阱進一步地延伸到n阱中，因為在溝 道附近，n阱ll具有更高的反摻雜(Gegendotierung)。用作在至漏14的路徑上的載流子的漂移區(qū)的p阱12的成形導(dǎo)致相對于
具有平底的阱的更大的距離A' — C'，即在漏下方的深處，并由此防止過 早的擊穿。在朝向溝道的橫向方向上，漏區(qū)14的高場強通過由延長的柵電極18和金屬層19組成的場極板的作用而減小。在此，金屬層19屬于按照 標準應(yīng)用于集成電路的第一金屬化平面。同樣，在金屬層19和多晶硅電極 18之間的通孔敷鍍20也通過本己公知的工藝步驟來制造。與僅是延長的柵 電極18所允許的相比，將金屬層19包括到場極板功能中使得可以實現(xiàn)金屬 層19進一步由柵電極18向漏14的方向伸長。對此的原因是在該區(qū)域中金 屬層19和p阱12之間的更大的距離。通過這種方式得到減小的表面場強 (RESURP—減小的表面場)。在p阱12的漂移區(qū)中的減小的摻雜濃度附加地通過應(yīng)用于p型注入的 屏蔽而來控制，該屏蔽隨后借助圖3來描述。己經(jīng)示出，在根據(jù)圖1的高壓PMOS晶體管中， 一方面，耐壓強度由 于在點A'和C'之間的大的距離而被提高，另一方面，距離A' — B'足 夠大，以防止由p阱12至襯底10的穿通。接下來闡述以相應(yīng)的掩?；蚱帘沃圃熠?1和12。掩?；蚱帘蔚闹圃煲?在半導(dǎo)體技術(shù)中通常應(yīng)用的材料和方法來進行。對于根據(jù)圖1的晶體管結(jié) 構(gòu)，在制造場氧化物區(qū)域13和其它高摻雜的用于源和柵或殼體的區(qū)域之前， 在半導(dǎo)體襯底上首先產(chǎn)生n阱11且隨后產(chǎn)生p阱12。作為第一步，在未摻雜的晶片上制造掩模Mn，其基本上在圖l的晶體 管結(jié)構(gòu)上方被勾畫出。在此，這樣地沉積掩模，使得形成離子注入不可能穿 過它們的區(qū)域21和22。緊接著，通過窗口 Wn以及位于掩模部分22外部 的區(qū)域執(zhí)行離子注入In，其中具有300keV的能量和優(yōu)選8.3X 1012cm—3的劑 量的磷離子被注入。優(yōu)選地，注入在熱外擴散期間比例如砷離子更加活動的 磷離子，使得除了被遮蓋的區(qū)域21和22之外，在阱11中得到磷摻雜的相 對均勻的分布。在此應(yīng)用的掩模原則上借助圖2來示出。屏蔽21掩蓋漏的中央?yún)^(qū)域。 間隔于漏掩蓋21設(shè)置有另一掩蓋22，其位于所設(shè)置的漏區(qū)的區(qū)域和所設(shè)置
的源擴散的區(qū)域之間。在圖2的實施例中，帶狀地構(gòu)建該另一掩蓋。在圖l中勾畫出的掩模Mn是沿著線1A和IB穿過圖2的掩模的橫截面圖。在圖2中作為晶體管頂端TK而標識的，且在圖1中位于垂直于繪制平面方向上的晶體管外部區(qū)域在此這樣來構(gòu)建，使得漏掩蓋21首先展寬了雙倍的距離F，且漏掩蓋隨后半圓形地朝向晶體管頂端而結(jié)束。以相應(yīng)的方式，帶狀地設(shè)立的在源和漏之間的區(qū)域22間隔于漏掩蓋同樣地作為弓形來設(shè)立。自然，在晶體管頂端的區(qū)域中不一定需要圓形的漏掩蓋和其它掩蓋22。同樣可將逐段地直線伸展的多邊形段彼此搭接，以形成晶體管頂端的掩模閉 合。緊接著n阱11， p阱12同樣借助屏蔽Mp被注入。圖1同樣示出位置 1A-1B處的段。在所設(shè)置的p阱12的區(qū)域外部設(shè)置有完全平的屏蔽23。在 所設(shè)置的p阱的區(qū)域中首先產(chǎn)生窗口 Wp,在窗口 Wp中設(shè)置有并排的、錐 形地通向漏區(qū)并且彼此間隔的掩蓋區(qū)24。錐形掩蓋的窄側(cè)間隔于部分屏蔽 23而開始，并隨后朝向晶體管的所設(shè)置的漏區(qū)或中央?yún)^(qū)域Z的方向錐形增 大地伸展。在此，在錐形掩蓋之間的區(qū)域保持為空，通過這些區(qū)域可進行注 入。所設(shè)置的p阱的中央?yún)^(qū)域Z保持無掩蓋。根據(jù)圖3的掩模借助這些錐形或圓柱形的屏蔽帶，通過區(qū)域24和25 減少有效的注入面積，由此在漏區(qū)的區(qū)域中的p型注入的劑量更小。這是必 需的，因為在漏區(qū)的區(qū)域中存在更小的n阱摻雜，并且由此存在n阱的更小 反摻雜。在晶體管端側(cè)區(qū)域上的晶體管頂端m的區(qū)域中，設(shè)置有多個弧形的且彼此間隔地伸展的掩蓋帶25，它們在圖3的實施例中幾乎平行地伸展。通過未被屏蔽掩蓋的空出區(qū)域Wp，緊接著進行以p型離子、例如硼離 子的注入Ip。這個注入以兩步來進行，其一以例如300keV的能量和5X 1012 cm一s的劑量進行，且在第二步中以例如150keV的能量和同樣5X1012cm_3 的劑量來進行。自然，不僅能量而且劑量都可根據(jù)所使用的制造工藝類型而 改變。在此，所說明的劑量涉及具有結(jié)構(gòu)寬度0.35Wn的技術(shù)中的工藝。
通過以例如硼的注入，在漏區(qū)近旁的有效p型摻雜最小，因為這些錐形掩模段24幾乎互相接觸，且因此在該區(qū)域中很少有p型離子滲入到硅中。 然而對于電勢分布，決定性的是凈摻雜。因為在漏區(qū)內(nèi)，n阱同樣具有更小 的摻雜，所以通過掩模段24的p摻雜的減少被反補償。直接在漏接觸部下 方，p阱最深。pn結(jié)從那里向源的方向擴展至表面。圖3的用于p阱12的屏蔽導(dǎo)致了，在源和漏之間的區(qū)域內(nèi)形成很大程 度上均勻的電勢降。在這種情況下，在源和漏之間產(chǎn)生不同地成形的漂移摻 雜溝道(Driftdotierungskanal)，在漂移摻雜溝道中從源朝向漏的電流沿著勾 畫出的箭頭S的方向。在對于n阱和p阱的注入之后，進行熱處理步驟，其保證這樣地得到在 相應(yīng)的阱內(nèi)部的摻雜物質(zhì)原子的分布，使得摻雜物質(zhì)原子引起所希望的功 能。這可通過特別的擴散步驟來進行，以及例如結(jié)合場氧化物區(qū)13的制造 來進行。p阱12的屏蔽步驟和注入共同導(dǎo)致了，不僅在垂直方向上而且在 橫向方向上可這樣地調(diào)整電場，使得不出現(xiàn)可導(dǎo)致?lián)舸┑膱鰪姵摺Ｓ纱丝?在原本為直到5伏特的電壓而設(shè)計的低壓工藝的情況下，生成根據(jù)本發(fā)明的 類型的高壓PMOS晶體管，所述高壓PMOS晶體管可以50伏特和更高的工 作電壓來運行。
權(quán)利要求
1. 高壓PMOS晶體管，其具有絕緣柵電極(18)、在n型導(dǎo)電阱(11) 中的p型導(dǎo)電源區(qū)(15)、在設(shè)置在所述n阱內(nèi)的p型導(dǎo)電阱(12)中的 P型導(dǎo)電漏區(qū)(14),以及具有在柵電極和漏區(qū)之間的場氧化物區(qū)(13), 其中與在所述源區(qū)(15)的下方相比，在所述漏區(qū)(14)下方的所述n 型導(dǎo)電阱的深度(A' —B')更小，并且在所述漏區(qū)(14)下方的所述 p型導(dǎo)電阱的深度(A' —C')最大。
2. 如權(quán)利要求1的高壓PMOS晶體管，其特征在于，所述p型導(dǎo)電阱 (12)橫向地由所述漏一直延伸至所述柵電極(18)。
3. 如權(quán)利要求1或2所述的高壓PMOS晶體管，其特征在于，所述柵 電極(18)在絕緣層(17)上方向漏的方向由所述源區(qū)(15) —直延伸 到所述場氧化物(13)上，使得所述柵電極(18)覆蓋所述p型導(dǎo)電阱(12)的邊緣區(qū)域。
4. 如權(quán)利要求1至3之一所述的高壓PMOS晶體管，其特征在于，金 屬層(19)以預(yù)先給定的距離在所述場氧化物(13)上方伸展，并借助 通孔敷鍍(20)與所述柵電極(18)相連接，以及所述金屬層由所述柵 電極向漏的方向在所述場氧化物(13)上方延伸。
5. 如權(quán)利要求1至4之一所述的高壓PMOS晶體管，其特征在于，與 晶體管溝道(K)的外部區(qū)域中相比，在所述漏(14)的區(qū)域內(nèi)的所述p 型導(dǎo)電阱(12)被更高地摻雜。
6. 如權(quán)利要求1至5之一所述的高壓PMOS晶體管，其特征在于，與 在晶體管溝道下方的區(qū)域中相比，在所述漏下方的所述n型導(dǎo)電阱(11) 被更低地摻雜。
7. 用于制造n型導(dǎo)電阱的掩模，特別是用于如權(quán)利要求1至6之一所述 的高壓PMOS晶體管，其中所設(shè)置的漏的區(qū)域被掩蓋以漏掩蓋(21)。
8. 如權(quán)利要求7的掩模，其特征在于，與所述漏掩蓋(21)間隔地在為 漏和源而設(shè)置的區(qū)域之間產(chǎn)生另一掩蓋(22)。
9. 如權(quán)利要求8的掩模，其特征在于，所述另外的掩蓋(22)帶狀地構(gòu) 建。
10. 如權(quán)利要求7至9之一所述的掩模，其特征在于，在所述晶體管頂端 (TK)的區(qū)域內(nèi)的所述漏掩蓋(21)首先展寬，且然后變細。
11. 如權(quán)利要求7至10之一所述的掩模，其特征在于，在所述晶體管頂 端(TK)的區(qū)域內(nèi)的所述漏掩蓋(21)以弧形伸展。
12. 如權(quán)利要求8至11之一所述的掩模，其特征在于，在所述晶體管頂 端區(qū)域中的所述另外的掩蓋(22)具有間隔地順著所述漏掩蓋的走向。
13. 用于制造p型導(dǎo)電阱(12)的屏蔽，特別是用于如權(quán)利要求1至6 之一所述的高壓PMOS晶體管，其中在待產(chǎn)生的所述阱的所述邊緣區(qū)域 和所述中央?yún)^(qū)域(Z)之間逐段地設(shè)置有附加的掩蓋(24、 25)。
14. 如權(quán)利要求13的屏蔽，其特征在于，所述附加的掩蓋包含錐形地伸 展的帶(24)，所述帶(24)由源側(cè)的邊緣區(qū)域向漏側(cè)的區(qū)域展寬并彼此 相間隔。
15. 如權(quán)利要求13或14所述的屏蔽，其特征在于，在所述晶體管頂端區(qū) 域內(nèi)的所述附加的掩蓋(25)作為彼此間隔的帶來構(gòu)建。
16. 如權(quán)利要求14的屏蔽，其特征在于，所述帶狀的附加的掩蓋是多個 以弧形伸展的帶。
17. 如權(quán)利要求14或16所述的屏蔽，其特征在于，所述帶至少逐段平行 地伸展。
18. 用于制造n型導(dǎo)電阱(11)和p型導(dǎo)電阱(12)的方法，特別是在制 造如權(quán)利要求1至6之一所述的高壓PMOS晶體管的情況下，其中借助 掩?；蚱帘芜@樣地進行離子的注入，使得與在其它的阱區(qū)中相比，在所 設(shè)置的漏的區(qū)域中的n阱深度更小。
19. 如權(quán)利要求18的方法，其特征在于，p型導(dǎo)電阱的局部導(dǎo)電能力由n 型導(dǎo)電阱的摻雜共同確定。
20. 如權(quán)利要求18或19所述的方法，其特征在于，這樣地來進行對于所 述p型導(dǎo)電阱的阱掩蔽，使得與朝向源所屬的區(qū)域的方向上相比，在所設(shè)置的漏區(qū)域中的所述P型導(dǎo)電阱的摻雜深度更大。
全文摘要
本發(fā)明涉及一種高壓PMOS晶體管，其具有絕緣柵電極(18)、在n型阱(11)中的p型源(15)、在設(shè)置在該n阱內(nèi)的p型阱(12)中的p型漏(14)、以及具有在柵電極和漏之間的場氧化物區(qū)(13)。與在源(15)下方的深度相比，在漏(14)下方的n型阱的深度(A′-B′)更小，并且在漏(14)下方的p型阱的深度(A′-C′)最大。
文檔編號H01L21/266GK101124680SQ200580005842
公開日2008年2月13日 申請日期2005年2月28日 優(yōu)先權(quán)日2004年2月27日
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