專(zhuān)利名稱(chēng)：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更特別涉及一種包括非易失性存儲(chǔ)器的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在包括非易失性存儲(chǔ)器的半導(dǎo)體器件中，除了閃存單元之外，用于控制閃存的高壓晶體管和用于高性能邏輯電路的低壓晶體管被集成在一個(gè)半導(dǎo)體芯片上。閃存單元具有層疊結(jié)構(gòu)(stacked structure)的柵極，該層疊結(jié)構(gòu)的柵極由疊置的控制柵極和浮動(dòng)?xùn)艠O構(gòu)成，其不同于高壓晶體管和低壓晶體管的單層結(jié)構(gòu)的柵極。因此，包括非易失性存儲(chǔ)器的半導(dǎo)體器件具有專(zhuān)門(mén)的制造工藝，其中通過(guò)同一個(gè)工藝分別形成單層結(jié)構(gòu)的柵極和層疊結(jié)構(gòu)的柵極。
例如，在制造半導(dǎo)體器件的過(guò)程中，其中該半導(dǎo)體器件包括符合90nm技術(shù)的微小層疊結(jié)構(gòu)的閃存單元，通過(guò)STI(淺溝槽隔離)在器件隔離過(guò)程中形成的溝槽的深度在外圍電路區(qū)與閃存單元區(qū)之間必須不同。也就是說(shuō)，在外圍電路區(qū)中，通過(guò)STI形成的溝槽深到某種程度，以保證被施加高電壓的晶體管之間的絕緣。另一方面，在閃存單元區(qū)中，通過(guò)STI形成的溝槽必須比外圍電路區(qū)中的那些溝槽淺，以防止如器件隔離區(qū)未完全填充等缺陷。
通過(guò)STI形成溝槽并且溝槽的深度在外圍電路區(qū)與閃存區(qū)之間不同的技術(shù)在于在外圍電路區(qū)和閃存單元區(qū)中獨(dú)立進(jìn)行基于STI的器件隔離。
然而，對(duì)于符合例如90nm技術(shù)的微小器件圖案，需要高覆蓋(overlay)精確度。因此，在外圍電路區(qū)和閃存單元區(qū)中獨(dú)立進(jìn)行的基于STI的器件隔離需要不太可行的步驟管理。這不能滿足減小器件圖案尺寸的需要，即減少(mitigate)外圍電路等的設(shè)計(jì)規(guī)則，以使用于形成圖案的回旋余地更大，從而滿足覆蓋精確度的需要。
此外，對(duì)于將在半導(dǎo)體襯底中形成的雜質(zhì)擴(kuò)散區(qū)，需要具有高覆蓋精確度。通過(guò)熱處理使這些雜質(zhì)擴(kuò)散層中的雜質(zhì)擴(kuò)散。當(dāng)在某些情況下增加熱處理的次數(shù)時(shí)，例如在外圍電路區(qū)和閃存單元區(qū)中獨(dú)立進(jìn)行基于STI的器件隔離，則難以滿足雜質(zhì)擴(kuò)散區(qū)所需的覆蓋精確度。而且在這種情況下增加了用于形成圖案的回旋余地，但不能滿足減小器件圖案的尺寸的需要。
在參考文獻(xiàn)1(日本特開(kāi)平No.Hei 7-66276(1995))中說(shuō)明了用于在基于STI的器件隔離中形成不同深度的溝槽的技術(shù)。
然而，在專(zhuān)利文獻(xiàn)1中描述的技術(shù)具有以下的缺點(diǎn)。
首先，在通過(guò)STI形成的不同深度的溝槽中埋置電介質(zhì)，例如多晶硅等。因此，難以通過(guò)器件隔離來(lái)保證絕緣，而這是包括閃存單元的半導(dǎo)體器件所需的。如果將專(zhuān)利文獻(xiàn)1中描述的技術(shù)應(yīng)用于包括閃存單元的半導(dǎo)體器件的器件隔離，則不能獲得所需的器件特性。
在參考文獻(xiàn)1描述的一項(xiàng)技術(shù)中，屢次進(jìn)行用于形成不同深度的溝槽的熱處理，并且阱中雜質(zhì)的擴(kuò)散是不可避免的。雜質(zhì)的這種擴(kuò)散是減小半導(dǎo)體器件器件尺寸的障礙。
在參考文獻(xiàn)1描述的另一項(xiàng)技術(shù)中，在用作蝕刻掩模的NSG(無(wú)摻雜硅酸鹽玻璃)膜下面形成多晶硅膜圖案。在掩模薄膜中設(shè)置由于存在和不存在多晶硅膜而形成的臺(tái)階(step)。利用掩模薄膜中的臺(tái)階在硅襯底中形成不同深度的溝槽。然而，在上上下下的臺(tái)階上，非常難以形成微小圖案。
例如，在日本特開(kāi)平No.2002-76148和日本特開(kāi)平No.2003-289114中公開(kāi)了本發(fā)明的背景技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種包括非易失性存儲(chǔ)器的半導(dǎo)體器件及其制造方法，從而允許在不會(huì)使步驟變得復(fù)雜的條件下形成不同深度的溝槽，以及以高精確度形成微小的存儲(chǔ)單元。
根據(jù)本發(fā)明的一個(gè)方案，提供一種半導(dǎo)體器件，其包括半導(dǎo)體襯底，其在表面中形成一個(gè)臺(tái)階，該臺(tái)階使得第一區(qū)的表面比第二區(qū)的表面低；第一器件隔離區(qū)，其形成在該第一區(qū)中的半導(dǎo)體襯底中形成的第一溝槽中；第二器件隔離區(qū)，其形成在該第二區(qū)中的半導(dǎo)體襯底中形成的第二溝槽中，該第二溝槽比第一溝槽深；存儲(chǔ)單元，其包括浮動(dòng)?xùn)艠O，其形成在該第一器件隔離區(qū)限定的第一器件區(qū)上，且在該浮動(dòng)?xùn)艠O與該第一器件區(qū)之間形成第一絕緣膜；以及控制柵極，其形成在該浮動(dòng)?xùn)艠O上，且在該控制柵極與該浮動(dòng)?xùn)艠O之間形成第二絕緣膜；以及晶體管，其形成在該第二器件隔離區(qū)限定的第二器件區(qū)上。
根據(jù)本發(fā)明的另一個(gè)方案，提供一種半導(dǎo)體器件的制造方法，其包括如下步驟在第一區(qū)的半導(dǎo)體襯底上形成將成為浮動(dòng)?xùn)艠O的第一導(dǎo)電膜，且在該第一導(dǎo)電膜與該半導(dǎo)體襯底之間形成第一絕緣膜，該第一絕緣膜具有不同于該半導(dǎo)體襯底的蝕刻特性；在該第一導(dǎo)電膜和第二區(qū)中的半導(dǎo)體襯底上形成掩模，該掩模具有形成在第一區(qū)中的第一開(kāi)口和形成在該第二區(qū)中的第二開(kāi)口；蝕刻在該第一開(kāi)口中暴露的第一導(dǎo)電膜、第一絕緣膜及半導(dǎo)體襯底，同時(shí)蝕刻在該第二開(kāi)口中暴露的半導(dǎo)體襯底，以在該第一區(qū)的半導(dǎo)體襯底中形成第一溝槽，同時(shí)在該第二區(qū)的半導(dǎo)體襯底中形成比該第一溝槽深的第二溝槽，該第一導(dǎo)電膜被圖案化成該浮動(dòng)?xùn)艠O；在限定第一器件區(qū)的第一溝槽中形成第一器件隔離區(qū)，同時(shí)在限定第二器件區(qū)的第二溝槽中形成第二器件隔離區(qū)；以及在該浮動(dòng)?xùn)艠O上形成控制柵極，且在該控制柵極與該浮動(dòng)?xùn)艠O之間形成第二絕緣膜，同時(shí)在該第二器件區(qū)上形成晶體管的柵極。
根據(jù)本發(fā)明，在第一區(qū)的半導(dǎo)體襯底上形成將成為浮動(dòng)?xùn)艠O的第一導(dǎo)電膜，且在該第一導(dǎo)電膜與該半導(dǎo)體襯底之間形成第一絕緣膜，該第一絕緣膜的蝕刻特性不同于該半導(dǎo)體襯底的蝕刻特性；在第一導(dǎo)電膜和第二區(qū)的半導(dǎo)體襯底上形成掩模，該掩模具有形成在第一區(qū)中的第一開(kāi)口和形成在該第二區(qū)中的第二開(kāi)口；蝕刻在該第一開(kāi)口中暴露的第一導(dǎo)電膜、第一絕緣膜及半導(dǎo)體襯底，同時(shí)蝕刻在該第二開(kāi)口中暴露的半導(dǎo)體襯底；由此在該第一區(qū)中的半導(dǎo)體襯底中形成相對(duì)較淺的第一溝槽，在該第一溝槽中形成用于限定第一器件區(qū)的第一器件隔離區(qū)，同時(shí)在第二區(qū)中的半導(dǎo)體襯底中形成相對(duì)較深的第二溝槽，在該第二溝槽中形成用于限定第二器件區(qū)的第二器件隔離區(qū)。
根據(jù)本發(fā)明，在該半導(dǎo)體襯底的表面中形成一個(gè)臺(tái)階，從而該第一區(qū)中的表面比該第二區(qū)中的表面低，由此能夠使形成浮動(dòng)?xùn)艠O的第一導(dǎo)電膜的上表面高度基本上等于該第二區(qū)中的半導(dǎo)體襯底的上表面高度。因此，能夠以高精確度圖案化第二區(qū)中的半導(dǎo)體襯底和第一導(dǎo)電膜，這使得可以提供包括微小的存儲(chǔ)單元的半導(dǎo)體器件。
根據(jù)本發(fā)明，在該半導(dǎo)體襯底的表面中形成的臺(tái)階確保將要形成導(dǎo)電膜的襯底表面的平坦度，該導(dǎo)電膜用于形成第一區(qū)中的控制柵極和第二區(qū)中的柵極。因此，能夠在第一區(qū)中以高精確度形成微小的控制柵極，同時(shí)在第二區(qū)中以高精確度形成微小的柵極。
根據(jù)本發(fā)明，當(dāng)形成浮動(dòng)?xùn)艠O的第一導(dǎo)電膜被圖案化時(shí)，通過(guò)自對(duì)準(zhǔn)形成在其中形成第一區(qū)中的第一器件隔離區(qū)的第一溝槽，由此，能夠不通過(guò)高精確度對(duì)準(zhǔn)圖案而形成第一溝槽。因此，本發(fā)明能夠有助于減小存儲(chǔ)單元的尺寸。
根據(jù)本發(fā)明，在浮動(dòng)?xùn)艠O的側(cè)壁上形成第二導(dǎo)電膜的側(cè)壁部分，這使得可以增加浮動(dòng)?xùn)艠O與控制柵極之間的電容。根據(jù)本發(fā)明，即使在進(jìn)一步減小存儲(chǔ)單元的尺寸時(shí)，也能夠充分確保浮動(dòng)?xùn)艠O與控制柵極之間的電容。因此，根據(jù)本發(fā)明，即使在減小存儲(chǔ)單元的尺寸時(shí)，存儲(chǔ)單元也能夠具有所需的耦合率和良好的電特性。


圖1A和1B為根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的簡(jiǎn)圖，其示出了該半導(dǎo)體器件的結(jié)構(gòu)；圖2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B、19A-19B、20A-20B、21A-21B、22A-22B、23A-23B、24A-24B、25A-25B、26A-26B、27A-27B、28A-28B、29A-29B、30A-30B、31A-31B、32A-32B、33A-33B、34A-34B、35A-35B、36A-36B、37A-37B、38A-38B、39A-39B、40A-40B及41A-41B為根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件在其制造方法的步驟中的簡(jiǎn)圖，其示出了該方法；圖42A-42B、43A-43B、44A-44B、45A-45B、46、47及48為半導(dǎo)體器件在其制造方法的步驟中的剖視圖，其示出在硅襯底表面上沒(méi)有形成臺(tái)階時(shí)引起的不便；圖49A-49B、50A-50B及51A-51B為根據(jù)本發(fā)明第一實(shí)施例的改型的半導(dǎo)體器件在其制造方法的步驟中的剖視圖，其示出該方法；圖52A和52B為根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件的簡(jiǎn)圖，其示出該半導(dǎo)體器件的結(jié)構(gòu)；以及圖53A-53B、54A-54B、55A-55B、56A-56B、57A-57B、58A-58B及59A-59B為根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件在其制造方法的步驟中的剖視圖，其示出該方法。
具體實(shí)施例方式下面參照?qǐng)D1A至48說(shuō)明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件及其制造方法。圖1A和1B為根據(jù)本實(shí)施例的半導(dǎo)體器件的簡(jiǎn)圖，其示出了該半導(dǎo)體器件的結(jié)構(gòu)。圖2A至41B為根據(jù)本實(shí)施例的半導(dǎo)體器件在其制造方法的步驟中的簡(jiǎn)圖，其示出了該方法。圖42A至48為半導(dǎo)體器件在其制造方法的步驟中的剖視圖，其示出在硅襯底表面中沒(méi)有形成臺(tái)階時(shí)引起的不便。
首先，參照?qǐng)D1A和1B說(shuō)明根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。圖1A為半導(dǎo)體器件的俯視圖，其示出了該半導(dǎo)體器件的結(jié)構(gòu)。圖1B為沿圖1A中的A-A’線和B-B’線的剖視圖。
根據(jù)本實(shí)施例的半導(dǎo)體器件包括形成閃存單元46的閃存單元區(qū)10和形成外圍電路的外圍電路區(qū)12。外圍電路區(qū)12包括形成NMOS晶體管62的NMOS晶體管區(qū)12n和形成PMOS晶體管66的PMOS晶體管區(qū)12p。
在硅襯底14的表面中，在閃存單元區(qū)10與外圍電路區(qū)12之間形成一個(gè)臺(tái)階。也就是說(shuō)，閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面。外圍電路區(qū)12中的硅襯底14的上表面高度基本上等于下文中將要描述的摻雜的非晶硅膜34的上表面高度。
在位于閃存單元區(qū)10與外圍電路12之間的邊界附近的硅襯底14表面的臺(tái)階16上，如下文中將描述的，殘留二氧化硅膜30和摻雜的非晶硅膜34，其分別已被用于形成閃存單元46的隧道氧化膜(tunnel oxide film)和浮動(dòng)?xùn)艠O。
在閃存單元區(qū)10中的硅襯底14中，形成用于器件隔離的溝槽18。在圖案化摻雜的非晶硅膜34以形成浮動(dòng)?xùn)艠O32的過(guò)程中，還通過(guò)蝕刻硅襯底14形成溝槽18。也就是說(shuō)，在圖案化摻雜的非晶硅膜34以形成浮動(dòng)?xùn)艠O32時(shí)，通過(guò)自對(duì)準(zhǔn)方式形成溝槽18。在溝槽18中形成二氧化硅膜構(gòu)成的器件隔離區(qū)20a。在位于閃存單元區(qū)10與外圍電區(qū)12之間的邊界附近的閃存單元區(qū)10中的硅襯底14中，形成用于器件隔離的溝槽22，其比溝槽18深。在溝槽22中，形成由二氧化硅膜構(gòu)成的器件隔離區(qū)20b。
在外圍電路區(qū)12中的硅襯底14中形成用于器件隔離的溝槽24。溝槽24的深度比閃存單元區(qū)10中的溝槽18的深度深，并且基本上等于位于閃存單元區(qū)10與外圍電區(qū)12之間的邊界附近的溝槽22的深度。在溝槽24中形成二氧化硅膜構(gòu)成的器件隔離區(qū)20c。
在閃存單元區(qū)10中的硅襯底14中，形成n型深阱26。在n型深阱26中，形成比n型深阱26淺的p型阱28。
在閃存單元區(qū)10中，在通過(guò)形成于溝槽18中的器件隔離區(qū)20a限定的器件區(qū)中的硅襯底14上，形成浮動(dòng)?xùn)艠O32且隧道氧化膜30形成在浮動(dòng)?xùn)艠O32與該硅襯底之間。每個(gè)浮動(dòng)?xùn)艠O32包括主體部分34和側(cè)壁部分36，該主體部分34由形成在隧道氧化膜30上的摻雜的非晶硅膜形成，而該側(cè)壁部分36由形成在器件隔離區(qū)20a側(cè)的主體部分34的側(cè)壁上的摻雜的非晶硅膜形成。多個(gè)浮動(dòng)?xùn)艠O32排列在埋入溝槽18中的器件隔離區(qū)20a之間的硅襯底14上。
在浮動(dòng)?xùn)艠O32上，形成多晶硅膜構(gòu)成的柵極(控制柵極)40且由二氧化硅/氮化硅/二氧化硅構(gòu)成的ONO膜38位于柵極40與浮動(dòng)?xùn)艠O32之間。在溝槽18中的器件隔離區(qū)20a上方，將控制柵極40形成為在多個(gè)浮動(dòng)?xùn)艠O32上延伸的條形。
在控制柵極40兩側(cè)的硅襯底14中形成LDD結(jié)構(gòu)的源極/漏極區(qū)42。
在控制柵極40的側(cè)壁和浮動(dòng)?xùn)艠O32的側(cè)壁上形成側(cè)壁絕緣膜44。
因此，在閃存單元區(qū)10中形成層疊柵極結(jié)構(gòu)的閃存單元46，每個(gè)閃存單元36包括浮動(dòng)?xùn)艠O32、控制柵極40及源極/漏極區(qū)42。
在外圍電路區(qū)12的NMOS晶體管區(qū)12n的形成規(guī)定NMOS晶體管區(qū)域中的硅襯底14中，形成n型深阱48。在NMOS晶體管區(qū)12n中的包含形成n型深阱48的區(qū)域的硅襯底14中，形成比n型深阱48淺的p型阱50。
在外圍電路區(qū)12的PMOS晶體管區(qū)12p中的硅襯底14中，形成比n型深阱48淺的n型阱54。
在NMOS晶體管區(qū)12n中，在通過(guò)形成于溝槽24中的器件隔離區(qū)20c限定的器件區(qū)中的硅襯底14上，形成柵極56且柵極絕緣膜54形成在柵極54與該硅襯底14之間。在柵極56兩側(cè)的硅襯底14中，形成LDD結(jié)構(gòu)的源極/漏極區(qū)58。在柵極56的側(cè)壁上形成側(cè)壁絕緣膜60。因此，在NMOS晶體管區(qū)12n中，形成包括柵極56和源極/漏極區(qū)58的NMOS晶體管62。
在PMOS晶體管區(qū)12p中，在通過(guò)形成于溝槽24中的器件隔離區(qū)20c限定的器件區(qū)中的硅襯底14上，形成柵極56且柵極絕緣膜54形成在柵極56與該硅襯底14之間。在柵極56兩側(cè)的硅襯底14中，形成LDD結(jié)構(gòu)的源極/漏極區(qū)64。在柵極56的側(cè)壁上形成側(cè)壁絕緣膜60。因此，在PMOS晶體管區(qū)12p中，形成包括柵極56和源極/漏極區(qū)64的PMOS晶體管66。
在閃存單元區(qū)10中的控制柵極40和源極/漏極區(qū)42上形成硅化物膜68。在外圍電路區(qū)12中的柵極56和源極/漏極區(qū)58、64上形成硅化物膜68。
在外圍電路區(qū)12側(cè)的閃存單元區(qū)10的區(qū)域中(在該區(qū)域中不形成閃存單元46)以及在閃存單元區(qū)10側(cè)的外圍電路區(qū)12的區(qū)域中(在該區(qū)域中不形成晶體管)，在硅襯底14、器件隔離區(qū)20b和20c及臺(tái)階16處的摻雜的非晶硅膜34上形成ONO膜38。
層間絕緣膜70形成在硅襯底14上，且閃存單元46形成在閃存單元區(qū)10中，而NMOS晶體管62和PMOS晶體管66形成在外圍電路區(qū)12中。
在閃存單元區(qū)10中，在層間絕緣膜70中形成下至控制柵極40上的硅化物膜68的接觸孔72和下至源極/漏極區(qū)42上的硅化物膜68的接觸孔74。在接觸孔72中埋置與控制柵極40電連接的電極塞76。在接觸孔74中埋置與源極/漏極區(qū)42電連接的電極塞78。
在外圍電路區(qū)12中，在層間絕緣膜70中形成下至柵極56上的硅化物膜68的接觸孔80和下至源極/漏極區(qū)58、64上的硅化物膜68的接觸孔82、84。在接觸孔80中埋置與柵極56電連接的電極塞86。在接觸孔82、84中埋置與源極/漏極區(qū)58、64電連接的電極塞88、90。
由此，構(gòu)成根據(jù)本實(shí)施例的半導(dǎo)體器件。
根據(jù)本實(shí)施例的半導(dǎo)體器件的一個(gè)主要特點(diǎn)在于在硅襯底14的表面中形成一個(gè)臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面；以及在閃存單元區(qū)10中的硅襯底14中形成用于器件隔離的淺溝槽18，而在外圍電路區(qū)12中的硅襯底14中形成比溝槽18深的用于器件隔離的溝槽24。
根據(jù)本實(shí)施例，因?yàn)樵诠枰r底14的表面中形成的臺(tái)階使得閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面，因此形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34的上表面高度可以基本上等于外圍電路區(qū)12中的硅襯底的上表面高度。如下文中將說(shuō)明的，這允許以非常高的精確度使光致抗蝕膜104(參見(jiàn)圖13A和13B)曝光，該光致抗蝕膜104用于圖案化外圍電路區(qū)12中的硅襯底14和閃存單元區(qū)10中的摻雜的非晶硅膜34。因此，根據(jù)本實(shí)施例，能夠以高精確度圖案化外圍電路區(qū)12中的硅襯底14和形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲(chǔ)單元的半導(dǎo)體器件。
此外，根據(jù)本實(shí)施例，因?yàn)榫哂械臀g刻速率的隧道氧化膜30形成在摻雜的非晶硅膜34下面，如下文將描述的，所以閃存單元區(qū)10中的蝕刻速率比較低。因此，外圍電路區(qū)12中的溝槽24可形成得相對(duì)較深，而閃存單元區(qū)10中的溝槽18可形成得相對(duì)較淺。
如下文將描述的，根據(jù)本實(shí)施例的半導(dǎo)體器件的一個(gè)主要特點(diǎn)在于在形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)也形成溝槽18，也就是說(shuō)，在形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)自對(duì)準(zhǔn)地形成溝槽18。
根據(jù)本實(shí)施例，當(dāng)形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)也形成溝槽18，由此能夠不通過(guò)高精確度對(duì)準(zhǔn)而形成溝槽18。因此本實(shí)施例可容易地滿足減小存儲(chǔ)單元的尺寸的需要。
此外，根據(jù)本實(shí)施例的半導(dǎo)體器件的一個(gè)主要特點(diǎn)在于浮動(dòng)?xùn)艠O32均包括主體部分34，通過(guò)與其自對(duì)準(zhǔn)形成溝槽18；以及側(cè)壁部分36，其形成在主體部分34的側(cè)壁上。
由于浮動(dòng)?xùn)艠O32的側(cè)壁部分36，因此能夠使浮動(dòng)?xùn)艠O32與控制柵極40之間的電容大于僅由主體部分34形成的浮動(dòng)?xùn)艠O32與控制柵極40之間的電容。因此，根據(jù)本實(shí)施例，即使當(dāng)進(jìn)一步減小存儲(chǔ)單元的尺寸時(shí)，也能夠充分地確保浮動(dòng)?xùn)艠O32與控制柵極40之間的電容。因此，即使減小存儲(chǔ)單元的尺寸時(shí)，本實(shí)施例也能夠提供具有所需的耦合率和良好的電特性的存儲(chǔ)單元。
接下來(lái)，將參照?qǐng)D2A至41B說(shuō)明根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。圖2至41的圖A為俯視圖。圖2至37的圖B分別為沿圖2至37的圖A中的A-A’線的剖視圖。圖38至41的圖B分別為圖38至41的圖A中的A-A’線和B-B’線的剖視圖。
首先，通過(guò)例如熱氧化在硅襯底14上生長(zhǎng)例如10nm厚的二氧化硅膜92作為犧牲氧化膜(參見(jiàn)圖2A和2B)。
然后，通過(guò)光刻在二氧化硅膜92上形成覆蓋外圍電路區(qū)12并暴露閃存單元區(qū)10的光致抗蝕膜84(參見(jiàn)圖3A和3B)。
然后，使用光致抗蝕膜94作為掩模進(jìn)行離子注入，以在閃存單元區(qū)10中的硅襯底14中形成n型深阱26(參見(jiàn)圖4A和4B)。
然后，使用光致抗蝕膜94作為掩模進(jìn)行離子注入，以在n型深阱26中形成p型阱28(參見(jiàn)圖5A和5B)。
接下來(lái)，使用光致抗蝕膜94作為掩模，通過(guò)例如濕蝕刻，蝕刻二氧化硅膜92，以去除閃存單元區(qū)10中的二氧化硅膜92(參見(jiàn)圖6A和6B)。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜94。
然后，使用二氧化硅膜92作為掩模，通過(guò)例如化學(xué)干蝕刻，蝕刻硅襯底14的表面，以使閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面(參見(jiàn)圖7A和7B)。此時(shí)，在硅襯底14的表面中形成臺(tái)階，從而使外圍電路區(qū)12中的硅襯底14的上表面高度基本上等于下文將描述的摻雜的非晶硅膜34的上表面高度。具體地，閃存單元區(qū)10中的硅襯底14的表面與外圍電路區(qū)12中的硅襯底14中的表面之間的臺(tái)階例如為70nm。
在已經(jīng)去除光致抗蝕膜94之后僅使用二氧化硅膜92作為掩模，從而光致抗蝕膜94中含有的有機(jī)物質(zhì)不會(huì)污染硅襯底14的表面。
在閃存單元區(qū)10中的硅襯底14的表面與外圍電路區(qū)12中的硅襯底14的表面之間已經(jīng)由此形成臺(tái)階之后，通過(guò)例如濕蝕刻去除二氧化硅膜92(參見(jiàn)圖8A和8B)。
然后，通過(guò)例如熱氧化在硅襯底14上生長(zhǎng)例如5-200nm厚的二氧化硅膜作為犧牲氧化膜。從而修復(fù)硅襯底14的表面受到的損壞。隨后，通過(guò)例如濕蝕刻去除二氧化硅膜。
接下來(lái)，通過(guò)例如熱氧化，在硅襯底14上生長(zhǎng)例如10nm厚的二氧化硅膜30。二氧化硅膜30將用作下文將描述的閃存單元46的隧道氧化膜。
然后，通過(guò)CVD(化學(xué)氣相沉積)，在二氧化硅膜30上形成例如70nm厚的摻雜的非晶硅膜34(參見(jiàn)圖9A和9B)。摻雜的非晶硅膜34將用作閃存單元46的浮動(dòng)?xùn)艠O32的主體部分。
優(yōu)選將摻雜的非晶硅膜34的厚度設(shè)置為使得閃存單元區(qū)10中的摻雜的非晶硅膜34的上表面高度基本上等于外圍電路區(qū)12中的硅襯底14的上表面高度。這是因?yàn)槿绻鈬娐穮^(qū)12中的硅襯底14的上表面高度和閃存單元區(qū)10中的摻雜的非晶硅膜34的上表面高度基本上相等，由此當(dāng)用于圖案化外圍電路區(qū)12中的硅襯底14和閃存單元區(qū)10中的摻雜的非晶硅膜34的光致抗蝕膜104(參見(jiàn)圖13A和13B)被曝光時(shí)，曝光的精確度會(huì)非常高。因此，能夠以高精確度圖案化外圍電路區(qū)12中的硅襯底14和形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲(chǔ)單元的半導(dǎo)體器件。
然后，在閃存單元區(qū)10中，通過(guò)光刻在摻雜的非晶硅膜34上形成光致抗蝕膜96，該光致抗蝕膜96覆蓋用于形成閃存單元46的區(qū)域并暴露其余的區(qū)域(參見(jiàn)圖10A和10B)。
接下來(lái)，使用光致抗蝕膜96作為掩模，通過(guò)例如干蝕刻，蝕刻摻雜的非晶硅膜34，以將除了將形成閃存單元48的區(qū)域之外的區(qū)域中的摻雜的非晶硅膜34去除(參見(jiàn)圖11A和11B)。在硅襯底14表面中的臺(tái)階16上，保留摻雜的非晶硅膜34。
然后，使用光致抗蝕膜96作為掩模，蝕刻二氧化硅膜30。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜96。
然后，進(jìn)行與例如10nm相對(duì)應(yīng)的熱氧化，以在硅襯底14和摻雜的非晶硅膜34上生長(zhǎng)作為犧牲氧化膜的二氧化硅膜98。
然后，通過(guò)例如CVD，在二氧化硅膜98上形成例如100nm厚的氮化硅膜100(參見(jiàn)圖12A和12B)。
然后，在氮化硅膜100上形成光致抗蝕膜104，其具有開(kāi)口102a、102b、102c，這些開(kāi)口暴露將形成用于器件隔離的溝槽18、22、24的區(qū)域(參見(jiàn)圖13A和13B)。如上所述，外圍電路區(qū)12中的硅襯底14的上表面高度與閃存單元區(qū)10中的摻雜的非晶硅膜34的上表面高度設(shè)置為基本上相等，由此當(dāng)通過(guò)光刻使光致抗蝕膜104曝光時(shí)，能夠以非常高的精確度進(jìn)行曝光。因此，能夠以高精確度圖案化外圍電路區(qū)12中的硅襯底14和形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲(chǔ)單元的半導(dǎo)體器件。
然后，使用光致抗蝕膜104作為掩模，通過(guò)例如干蝕刻，蝕刻氮化硅膜100，以形成開(kāi)口106a、106b、106c，這些開(kāi)口暴露將形成用于器件隔離的溝槽18、22、24的區(qū)域(參見(jiàn)圖14A和14B)。
然后，通過(guò)例如灰化處理去除光致抗蝕膜104(參見(jiàn)圖14A和14B)。
然后，使用氮化硅膜100作為掩模，通過(guò)例如干蝕刻，蝕刻開(kāi)口106a中暴露的二氧化硅膜98、摻雜的非晶硅膜34、二氧化硅膜30以及硅襯底14，同時(shí)蝕刻開(kāi)口106b、106c中暴露的二氧化硅膜98和硅襯底14(參見(jiàn)圖15A-15B、16A-16B及17A-17B)。由此，在閃存單元區(qū)10中形成用于器件隔離的溝槽18、22，同時(shí)在外圍電路區(qū)12中形成用于器件隔離的溝槽24(參見(jiàn)圖17A和17B)。此時(shí)，將蝕刻條件設(shè)置為使得硅層(摻雜的非晶硅膜34和硅襯底14)與二氧化硅膜的選擇比例如為10。硅層與二氧化硅膜的選擇比不一定為10，并且相應(yīng)于將形成的溝槽18、22、24的深度可以作適當(dāng)?shù)母淖儭?br> 這里，在已經(jīng)蝕刻掉二氧化硅膜98之后，在暴露將形成溝槽22、24的區(qū)域的開(kāi)口106b、106c中僅蝕刻硅層(硅襯底14)。然而，在暴露將形成溝槽18的區(qū)域的開(kāi)口106a中，在摻雜的非晶硅膜34下面存在二氧化硅膜30。因?yàn)槎趸枘?0的蝕刻特性與硅層不同，從而開(kāi)口106a中的蝕刻進(jìn)行得比開(kāi)口106b、106c中的慢。因此溝槽18形成得比溝槽22、24淺。
具體來(lái)說(shuō)，首先，在開(kāi)口106a中摻雜的非晶硅膜34被蝕刻的同時(shí)在開(kāi)口106b、106c中硅襯底14被蝕刻掉與摻雜的非晶硅膜34被蝕刻的膜厚相等的深度，并且在硅襯底14中形成溝槽22、24(參見(jiàn)圖15A和15B)。例如，在開(kāi)口106a中摻雜的非晶硅膜34被蝕刻掉60nm厚，同時(shí)在開(kāi)口106b、106c中硅襯底14被蝕刻掉60nm厚，并且在硅襯底14中形成60nm深的溝槽22、24。
圖15A和15B示出通過(guò)蝕刻在開(kāi)口106a中暴露二氧化硅膜30的狀態(tài)。
然后，進(jìn)一步進(jìn)行蝕刻，在開(kāi)口106a中以相對(duì)較低的速率蝕刻二氧化硅膜30，同時(shí)在開(kāi)口106b、106c中以相對(duì)較高的速率蝕刻硅襯底14(參見(jiàn)圖16A和16B)。例如，當(dāng)使用使硅層與二氧化硅膜的選擇比為10的蝕刻條件時(shí)，在開(kāi)口106a中蝕刻掉10nm厚的二氧化硅膜30，同時(shí)在開(kāi)口106b、106c中蝕刻掉100nm深的硅襯底14，并且溝槽22、24的深度總共為160nm。
圖16A和16B示出通過(guò)蝕刻在開(kāi)口106a中暴露硅襯底14的狀態(tài)。
然后，進(jìn)一步進(jìn)行蝕刻，具體地，在開(kāi)口106a和開(kāi)口106b、106c中以基本上相同的速率進(jìn)一步進(jìn)行蝕刻(參見(jiàn)圖17A和17B)。例如，當(dāng)在開(kāi)口106a中蝕刻掉140nm深的硅襯底14時(shí)，在開(kāi)口106b、106c中也進(jìn)一步蝕刻掉140nm深的硅襯底14，并且溝槽22、24的深度總共為300nm。因此，在開(kāi)口106a中的硅襯底14中形成140nm深的溝槽18，同時(shí)在開(kāi)口106b、106c中的硅襯底14中形成比溝槽18深的300nm深的溝槽22、24。
如上所述在形成用于器件隔離的溝槽18、22、24的同時(shí)，在閃存單元區(qū)10中用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34以及二氧化硅膜30被圖案化。也就是說(shuō)，在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，當(dāng)用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)，通過(guò)自對(duì)準(zhǔn)形成溝槽18。當(dāng)用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)形成溝槽18，由此能夠不通過(guò)高精確度的圖案對(duì)準(zhǔn)而形成溝槽18。因此，本實(shí)施例可容易地降低存儲(chǔ)單元的尺寸。
接下來(lái)，進(jìn)行熱氧化等以在溝槽18、22、24的內(nèi)表面上形成用作襯墊(liner)的二氧化硅膜(未示出)，然后通過(guò)例如高密度等離子體CVD在整個(gè)表面上沉積例如500-900nm厚的二氧化硅膜20(參見(jiàn)圖18A和18B)。
然后，通過(guò)例如CMP(化學(xué)機(jī)械拋光)拋光二氧化硅膜20，直到暴露氮化硅膜100的表面，以去除氮化硅膜100上的二氧化硅膜20。因此，在形成于硅襯底14中的溝槽18、22、24中埋入二氧化硅膜20。
由此，通過(guò)STI形成器件隔離區(qū)20a、20b、20c，其由埋入不同深度的溝槽18、22、24中的二氧化硅膜構(gòu)成(參見(jiàn)圖19A和19B)。
在硅襯底14的表面中沒(méi)有形成臺(tái)階的情況下，即與本實(shí)施例不同，則經(jīng)常會(huì)發(fā)生以下不便。參照?qǐng)D42A至48說(shuō)明在硅襯底14的表面中沒(méi)有形成臺(tái)階的情況。
首先，在以與如上所述相同的方式形成有n型深阱26和D型阱28的硅襯底14上，通過(guò)例如熱氧化生長(zhǎng)例如9.5nm厚的二氧化硅膜30，而不在硅襯底14的表面中形成臺(tái)階。
接下來(lái)，在二氧化硅膜30上，通過(guò)例如CVD沉積例如70nm厚的摻雜的非晶硅膜34(參見(jiàn)圖42A)。
然后，在閃存單元區(qū)10中，通過(guò)光刻在摻雜的非晶硅膜34上形成光致抗蝕膜96，該光致抗蝕膜96覆蓋用于形成閃存單元46的區(qū)域并暴露其他的區(qū)域(參見(jiàn)圖42B)。
接下來(lái)，使用光致抗蝕膜96作為掩模，通過(guò)例如干蝕刻，蝕刻摻雜的非晶硅膜34，以將除了用于形成閃存單元46的區(qū)域之外的區(qū)域中的摻雜的非晶硅膜34去除(參見(jiàn)圖43A)。
接下來(lái)，使用光致抗蝕膜96作為掩模，蝕刻二氧化硅膜30。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜96。
然后，進(jìn)行與例如10nm相對(duì)應(yīng)的熱氧化，以在硅襯底14和摻雜的非晶硅膜34上生長(zhǎng)作為犧牲氧化膜的二氧化硅膜98。
接下來(lái)，通過(guò)例如CVD在二氧化硅膜98上沉積例如100nm厚的氮化硅膜100(參見(jiàn)圖43B)。
接下來(lái)，通過(guò)光刻在氮化硅膜100上形成具有開(kāi)口102a、102c的光致抗蝕膜104，這些開(kāi)口暴露將形成用于器件隔離的溝槽18、24的區(qū)域(參見(jiàn)圖44A)。
然后，使用光致抗蝕膜104作為掩模，通過(guò)例如干蝕刻，蝕刻氮化硅膜100以形成開(kāi)口106a、106c，這些開(kāi)口暴露將形成用于器件隔離的溝槽18、24的區(qū)域(參見(jiàn)圖44B)，接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜104(參見(jiàn)圖44B)。
然后，使用氮化硅膜100作為掩模，通過(guò)例如干蝕刻，蝕刻在開(kāi)口106a中暴露的二氧化硅膜98、摻雜的非晶硅膜34、二氧化硅膜30及硅襯底14，同時(shí)蝕刻在開(kāi)口106c中暴露的二氧化硅膜98和硅襯底14(參見(jiàn)圖45A、45B及46)。因此，在閃存單元區(qū)10中形成用于器件隔離的溝槽18，同時(shí)在外圍電路區(qū)12中形成用于器件隔離的溝槽24(參見(jiàn)圖46)。
在已經(jīng)蝕刻掉二氧化硅膜98之后，在暴露將形成溝槽24的區(qū)域的開(kāi)口106c中僅蝕刻硅層(硅襯底14)；同時(shí)，在暴露將形成溝槽18的區(qū)域的開(kāi)口106a中，在摻雜的非晶硅膜34下面存在二氧化硅膜30。因?yàn)槎趸枘?0的蝕刻特性與硅層不同，從而開(kāi)口106a中的蝕刻進(jìn)行得比開(kāi)口106c中的慢。因此溝槽18形成得比溝槽24淺。
具體來(lái)說(shuō)，首先，在開(kāi)口106a中摻雜的非晶硅膜34被蝕刻的同時(shí)在開(kāi)口106c中硅襯底14被蝕刻掉與摻雜的非晶硅膜34被蝕刻的膜厚相等的深度，并且在硅襯底14中形成溝槽24(參見(jiàn)圖45A)。例如，在開(kāi)口106a中摻雜的非晶硅膜34被蝕刻掉60nm厚，同時(shí)在開(kāi)口106c中硅襯底14被蝕刻掉60nm厚，并且在硅襯底14中形成60nm深的溝槽24。
圖45A示出通過(guò)蝕刻在開(kāi)口106a中暴露二氧化硅膜30的狀態(tài)。
然后，進(jìn)一步進(jìn)行蝕刻，具體地，在開(kāi)口106a中以相對(duì)較低的速率蝕刻二氧化硅膜30，同時(shí)在開(kāi)口106c中以相對(duì)較高的速率蝕刻硅襯底14(參見(jiàn)圖45B)。例如，當(dāng)使用使硅層與二氧化硅膜的選擇比為10的蝕刻條件時(shí)，在開(kāi)口106a中蝕刻掉9.5nm厚的二氧化硅膜30，同時(shí)在開(kāi)口106c中進(jìn)一步蝕刻掉95nm厚的硅襯底14，并且溝槽24的深度總共為155nm。
圖45B示出通過(guò)蝕刻在開(kāi)口106a中暴露硅襯底14的狀態(tài)。
然后，進(jìn)一步進(jìn)行蝕刻，具體地，在開(kāi)口106a和開(kāi)口106c中以基本上相同的速率進(jìn)一步進(jìn)行蝕刻(參見(jiàn)圖46)。例如，當(dāng)在開(kāi)口106a中蝕刻掉125nm深的硅襯底14時(shí)，在開(kāi)口106c中也進(jìn)一步蝕刻掉125nm深的硅襯底14，并且溝槽24的深度總共為280nm。因此，在開(kāi)口106a中的硅襯底14中形成125nm深的溝槽18，而在開(kāi)口106c中的硅襯底14中形成280nm深的溝槽24。
如上所述在形成用于器件隔離的溝槽18、24的同時(shí)，在閃存單元區(qū)10中將用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34以及二氧化硅膜30圖案化。也就是說(shuō)，當(dāng)用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)，通過(guò)自對(duì)準(zhǔn)形成溝槽18。
接下來(lái)，進(jìn)行熱氧化等以在溝槽18、24的內(nèi)表面上形成用作襯墊的二氧化硅膜(未示出)，然后通過(guò)例如高密度等離子體CVD在整個(gè)表面上沉積例如500-900nm厚的二氧化硅膜20(參見(jiàn)圖47)。
接下來(lái)，通過(guò)例如CMP拋光二氧化硅膜20，直到暴露氮化硅膜100的表面，從而去除氮化硅膜100上的二氧化硅膜20。因此，在形成于硅襯底14中的溝槽18、24中埋入二氧化硅膜20。
因此，通過(guò)STI形成器件隔離區(qū)20a、20c，其由埋入不同深度的溝槽18、24中的二氧化硅膜構(gòu)成(參見(jiàn)圖48)。
然而，在硅襯底14的表面中沒(méi)有形成臺(tái)階的情況下，當(dāng)拋光二氧化硅膜20直到暴露外圍電路區(qū)12中的氮化硅膜100時(shí)，在閃存單元區(qū)100中常常去除掉所有的氮化硅膜100。在這種情況下，浮動(dòng)?xùn)艠O(摻雜的非晶硅膜34)上的二氧化硅膜98，甚至是摻雜的非晶硅膜34都由于通過(guò)CMP進(jìn)行的拋光而損壞。在閃存單元區(qū)10中，當(dāng)去除氮化硅膜100時(shí)，會(huì)暴露二氧化硅膜98甚至是摻雜的非晶硅膜34，從而不能進(jìn)行隨后的步驟。
與在硅襯底14的表面中沒(méi)有形成臺(tái)階并且這種不便出現(xiàn)的情況相比，在本實(shí)施例中在硅襯底14的表面中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面比外圍電路區(qū)12中的硅襯底14的表面低。這能夠防止摻雜的非晶硅膜上的氮化硅膜100被通過(guò)CMP進(jìn)行的拋光去除，以形成器件隔離區(qū)20a、20b、20c。為了確保能夠防止摻雜的非晶硅膜34上的氮化硅膜100被去除，在硅襯底14的表面中形成臺(tái)階，從而外圍電路區(qū)12中的硅襯底14的上表面高度基本上等于或大于在閃存單元區(qū)10中形成的摻雜的非晶硅膜34的上表面高度。
因此，根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法不會(huì)產(chǎn)生以下的不便，即，摻雜的非晶硅膜34上的二氧化硅膜98和摻雜的非晶硅膜34被通過(guò)CMP進(jìn)行的拋光損壞，并且不能進(jìn)行器件隔離區(qū)20a、20b、20c形成之后的步驟。
在通過(guò)在硅襯底14的表面中形成臺(tái)階而避免上述不便的情況下形成器件隔離區(qū)20a、20b、20c之后，通過(guò)光刻形成光致抗蝕膜108，該光致抗蝕膜108覆蓋外圍電路區(qū)12和在外圍電路區(qū)12側(cè)的閃存單元區(qū)10的邊界區(qū)，并暴露將形成閃存單元46的區(qū)域。
然后，使用光致抗蝕膜108作為掩模，通過(guò)例如干蝕刻，將用于形成閃存單元的區(qū)域中的器件隔離區(qū)20a的上部蝕刻掉例如140nm厚(參見(jiàn)圖20A和20B)。此時(shí)，器件隔離區(qū)20a的上部被蝕刻為使器件隔離區(qū)20a的上表面比隧道氧化膜30略高，或者與之處于基本上相同的高度。
接下來(lái)，通過(guò)例如CVD在整個(gè)表面上沉積摻雜的非晶硅膜36(參見(jiàn)圖21A和21B)。因此，摻雜的非晶硅膜36被埋入相鄰的浮動(dòng)?xùn)艠O32的主體部分34之間的、位于器件隔離區(qū)20a之上的開(kāi)口中。
接下來(lái)，回蝕刻摻雜的非晶硅膜36，以使其僅留在器件隔離區(qū)20a上并從其他區(qū)域中去除。此時(shí)，摻雜的非晶硅膜36被回蝕刻為使得器件隔離區(qū)20a上的摻雜的非晶硅膜36的上表面處于與浮動(dòng)?xùn)艠O32的主體部分34上的二氧化硅膜98的上表面相同的高度。
然后，通過(guò)例如熱氧化在摻雜的非晶硅膜36上生長(zhǎng)例如10nm厚的二氧化硅膜110(參見(jiàn)圖22A和22B)。
接下來(lái)，通過(guò)例如CVD在整個(gè)表面上沉積例如5nm厚的氮化硅膜112，作為隔離膜(參見(jiàn)圖23A和23B)。
然后，回蝕刻氮化硅膜112，以使其僅留在浮動(dòng)?xùn)艠O32的主體部分34上的氮化硅膜100的側(cè)壁上，并且從其他區(qū)域中去除。
接下來(lái)，使用氮化硅膜112作為掩模，通過(guò)例如干蝕刻，蝕刻摻雜的非晶硅膜36，使其留在浮動(dòng)?xùn)艠O32的主體部分34的側(cè)壁上(參見(jiàn)圖24A和24B)。
因此，在浮動(dòng)?xùn)艠O32的主體部分34的側(cè)壁上通過(guò)自對(duì)準(zhǔn)方式形成摻雜的非晶硅膜的浮動(dòng)?xùn)艠O32的側(cè)壁部分36。與僅由主體部分34形成而不具有側(cè)壁部分36的浮動(dòng)?xùn)艠O32相比，由主體部分34和側(cè)壁部分36形成的浮動(dòng)?xùn)艠O32由于側(cè)壁部分36而與相鄰的浮動(dòng)?xùn)艠O具有較小的間隙(gap)。這能夠增加浮動(dòng)?xùn)艠O32與控制柵極40之間的電容。因此，即使存儲(chǔ)單元的尺寸進(jìn)一步減小，本實(shí)施例也能夠確保浮動(dòng)?xùn)艠O32與控制柵極40之間的足夠的電容。即使存儲(chǔ)單元的尺寸進(jìn)一步減小時(shí)，本實(shí)施例也能夠提供具有所需的耦合率以及良好的電特性的存儲(chǔ)單元。
然后，通過(guò)例如使用TEOS作為原材料氣體的CVD，在整個(gè)表面上沉積例如100nm厚的氧化硅膜114(參見(jiàn)圖25A和25B)。
接下來(lái)，通過(guò)例如濕蝕刻，回蝕刻二氧化硅膜114。因此，二氧化硅膜114被埋在浮動(dòng)?xùn)艠O32之間，并且從其他區(qū)域去除。此時(shí)，甚至是二氧化硅膜構(gòu)成的器件隔離區(qū)20b、20c也被回蝕刻(參見(jiàn)圖26A和26B)。器件隔離區(qū)20c被回蝕刻，直到器件隔離區(qū)20c的上表面與由器件隔離區(qū)20c限定的器件區(qū)的上表面之間的臺(tái)階變得足夠小以在外圍電路區(qū)12中形成器件為止。具體來(lái)說(shuō)，二氧化硅膜114被回蝕刻，直到埋在浮動(dòng)?xùn)艠O32之間的二氧化硅膜114的上表面比氮化硅膜100的上表面低例如70nm為止。此時(shí)，器件隔離區(qū)20b、20c也被回蝕刻，并且器件隔離區(qū)20b、20c的上表面比氮化硅膜100的上表面低例如70nm。
然后，通過(guò)例如使用磷酸進(jìn)行濕蝕刻，去除氮化硅膜100、112(參見(jiàn)圖27A和27B)。此時(shí)，形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34、36被二氧化硅膜98、110、114包圍，以保護(hù)其免受蝕刻。通過(guò)這種濕蝕刻處理去除未用作浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜部分。
然后，通過(guò)光刻形成覆蓋外圍電路區(qū)12并暴露閃存單元區(qū)10的光致抗蝕膜116。
然后，使用光致抗蝕膜116作為掩模，通過(guò)例如濕蝕刻，去除器件隔離區(qū)20a上的二氧化硅膜114和浮動(dòng)?xùn)艠O32(摻雜的非晶硅膜34、36)上的二氧化硅膜98、100(參見(jiàn)圖28A和28B)。此時(shí)，在外圍電路區(qū)12側(cè)的閃存單元區(qū)10的邊界區(qū)中的器件隔離區(qū)20b的上部也被蝕刻。由此，器件隔離區(qū)20b的上表面被降低至器件隔離區(qū)20a的上表面的位置處。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜116。
然后，通過(guò)例如CVD在整個(gè)表面上沉積例如6nm厚的二氧化硅膜和例如10nm厚的氮化硅膜，然后熱氧化該氮化硅膜的表面，以生長(zhǎng)約5nm厚的二氧化硅膜。因此，在整個(gè)表面上形成具有二氧化硅/氮化硅/二氧化硅結(jié)構(gòu)的ONO膜38(參見(jiàn)圖29A和29B)。
接下來(lái)，通過(guò)光刻形成光致抗蝕膜118，其暴露外圍電路區(qū)12中的多個(gè)NMOS晶體管區(qū)12n中將形成規(guī)定的NMOS晶體管62的NMOS晶體管區(qū)12n，并覆蓋其他的區(qū)域。
然后，使用光致抗蝕膜118作為掩模進(jìn)行離子注入，以在外圍電路區(qū)12中的多個(gè)NMOS晶體管區(qū)12n中將形成規(guī)定的NMOS晶體管62的NMOS晶體管區(qū)12n中的硅襯底14中形成n型深阱48。(參見(jiàn)圖30A和30B)。
然后，通過(guò)例如灰化處理去除光致抗蝕膜118。
然后，通過(guò)光刻形成光致抗蝕膜120，其暴露形成n型深阱48的NMOS晶體管區(qū)12n和未形成n型深阱48的NMOS晶體管區(qū)12n，并覆蓋其他區(qū)域。
然后，使用光致抗蝕膜120作為掩模進(jìn)行離子注入，以在外圍電路區(qū)12的NMOS晶體管區(qū)12n的硅襯底14中形成p型阱50(參見(jiàn)圖31A和31B)。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜120。
然后，通過(guò)光刻形成暴露PMOS晶體管區(qū)12p并覆蓋其他區(qū)域的光致抗蝕膜122。
接下來(lái)，使用光致抗蝕膜122作為掩模進(jìn)行離子注入，以在外圍電路區(qū)12的PMOS晶體管區(qū)12p的硅襯底14中形成n型阱52(參見(jiàn)圖32A和32B)。
然后，通過(guò)例如灰化處理去除光致抗蝕膜122。
然后，通過(guò)光刻形成暴露外圍電路區(qū)12中的NMOS晶體管區(qū)12n和PMOS晶體管區(qū)12p并覆蓋其他區(qū)域的光致抗蝕膜124。
接下來(lái)，使用光致抗蝕膜124作為掩模，通過(guò)例如干蝕刻，蝕刻O(píng)NO膜38，以去除外圍電路區(qū)12中的NMOS晶體管區(qū)12n和PMOS晶體管區(qū)12p中的ONO膜38(參見(jiàn)圖33A和33B)。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜124。
然后，通過(guò)例如熱氧化，在外圍電路區(qū)12中的NMOS晶體管區(qū)12n和PMOS晶體管區(qū)12p中的硅襯底14上形成例如1-2nm厚的二氧化硅膜構(gòu)成的柵極絕緣膜54。
接下來(lái)，通過(guò)例如CVD在整個(gè)表面上沉積例如120nm厚的多晶硅膜126(參見(jiàn)圖34A和34B)。
然后，通過(guò)光刻和干蝕刻，圖案化閃存單元區(qū)10和外圍電路區(qū)12中的多晶硅膜126。由此，在閃存單元區(qū)10中形成由多晶硅膜126構(gòu)成的柵極(控制柵極)40，以及在外圍電路區(qū)12中形成由多晶硅膜126構(gòu)成的柵極56。此外，在閃存單元區(qū)10中，通過(guò)光刻和干蝕刻來(lái)圖案化ONO膜38和浮動(dòng)?xùn)艠O32(參見(jiàn)圖35A和35B)。
在硅襯底14的表面中形成的臺(tái)階減緩了由于隧道氧化膜30和浮動(dòng)?xùn)艠O32在襯底表面產(chǎn)生的臺(tái)階，并且確保了將其上待形成多晶硅膜126的襯底表面平坦化。因此，能夠形成平坦的多晶硅膜126。從而能夠以非常高的精確度進(jìn)行將用于圖案化多晶硅膜126的光致抗蝕膜(未示出)曝光的曝光處理。因此，能夠以高精確度形成微小的控制柵極40和微小的柵極56。
然后，通過(guò)光刻形成暴露閃存單元區(qū)10并覆蓋其他區(qū)域的光致抗蝕膜(未示出)。接下來(lái)，使用該光致抗蝕膜作為掩模進(jìn)行離子注入，以形成閃存單元46的源極/漏極區(qū)的LDD區(qū)42a。在已經(jīng)形成LDD區(qū)42a之后，通過(guò)例如灰化處理去除用作掩模的光致抗蝕膜。
接下來(lái)，通過(guò)光刻形成暴露NMOS晶體管區(qū)12n并覆蓋其他區(qū)域的光致抗蝕膜(未示出)。接下來(lái)，使用光致抗蝕膜作為掩模進(jìn)行離子注入，以形成NMOS晶體管62的源極/漏極區(qū)58的LDD區(qū)58a。在已經(jīng)形成LDD區(qū)58a之后，通過(guò)例如灰化處理去除用作掩模的光致抗蝕膜。
接下來(lái)，通過(guò)光刻形成暴露PMOS晶體管區(qū)12p并覆蓋其他區(qū)域的光致抗蝕膜(未示出)。接下來(lái)，使用光致抗蝕膜作為掩模進(jìn)行離子注入，以形成PMOS晶體管66的源極/漏極區(qū)64的LDD區(qū)64a。在已經(jīng)形成LDD區(qū)64a之后，通過(guò)例如灰化處理去除用作掩模的光致抗蝕膜。
因此，形成閃存單元46的源極/漏極區(qū)42的LDD區(qū)42a、NMOS晶體管62的源極/漏極區(qū)58的LDD區(qū)58a及PMOS晶體管66的源極/漏極區(qū)64的LDD區(qū)64a(參見(jiàn)圖36A和36B)。
接下來(lái)，通過(guò)例如CVD在整個(gè)表面上形成例如1-100nm厚的二氧化硅膜或氮化硅膜。然后，回蝕刻該二氧化硅膜或氮化硅膜，以在柵極(控制柵極)40和浮動(dòng)?xùn)艠O32的側(cè)壁上形成二氧化硅膜或氮化硅膜構(gòu)成的側(cè)壁絕緣膜44，以及在柵極56的側(cè)壁上形成二氧化硅膜或者氮化硅膜構(gòu)成的側(cè)壁絕緣膜60(參見(jiàn)圖37A和37B)。
然后，通過(guò)光刻形成暴露閃存單元區(qū)10并覆蓋其他區(qū)域的光致抗蝕膜(未示出)。接下來(lái)，使用光致抗蝕膜作為掩模進(jìn)行離子注入，以形成閃存單元46的源極/漏極區(qū)42。在已經(jīng)形成源極/漏極區(qū)42之后，通過(guò)例如灰化處理去除用作掩模的光致抗蝕膜。
然后，通過(guò)光刻形成暴露NMOS晶體管區(qū)12n并覆蓋其他區(qū)域的光致抗蝕膜(未示出)。接下來(lái)，使用光致抗蝕膜作為掩模進(jìn)行離子注入，以形成NMOS晶體管區(qū)62的源極/漏極區(qū)58。在已經(jīng)形成源極/漏極區(qū)58之后，通過(guò)例如灰化處理去除用作掩模的光致抗蝕膜。
接下來(lái)，通過(guò)光刻形成暴露PMOS晶體管區(qū)12p并覆蓋其他區(qū)域的光致抗蝕膜(未示出)。接下來(lái)，使用光致抗蝕膜作為掩模進(jìn)行離子注入，以形成PMOS晶體管區(qū)66的源極/漏極區(qū)64。在已經(jīng)形成源極/漏極區(qū)64之后，通過(guò)例如灰化處理去除用作掩模的光致抗蝕膜。
因此，形成閃存單元46的源極/漏極區(qū)42、NMOS晶體管62的源極/漏極區(qū)58及PMOS晶體管66的源極/漏極區(qū)64(參見(jiàn)圖38A和38B)。
然后，通過(guò)公知的硅化工藝選擇性硅化控制柵極40、柵極56及源極/漏極區(qū)42、58、64的上部，以在控制柵極40、柵極56及源極/漏極區(qū)42、58、64上形成硅化物膜68(參見(jiàn)圖39A和39B)。
因此，在硅襯底14上形成閃存單元46、NMOS晶體管62及PMOS晶體管66。
接下來(lái)，在上面形成有閃存單元46等的硅襯底14上，通過(guò)例如CVD形成二氧化硅膜，并且通過(guò)例如CMP將該二氧化硅膜的表面平坦化。因此，形成由例如250-500nm厚的二氧化硅膜構(gòu)成的層間絕緣膜70(參見(jiàn)圖40A和40B)。
然而，在層間絕緣膜70中形成接觸孔72、74、80、82、84，并形成電極塞76、78、86、88、90，其埋入接觸孔72、74、80、82、84中(參見(jiàn)圖41A和41B)。
由此，制成根據(jù)圖1A和1B所示的本實(shí)施例的半導(dǎo)體器件。
如上所述，根據(jù)本實(shí)施例，在硅襯底14的表面中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面比外圍電路區(qū)12中的硅襯底14的表面低，由此能夠使用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34的上表面高度和外圍電路區(qū)12中的硅襯底14的上表面高度基本上相等。這使得能夠以非常高的精確度使用于圖案化外圍電路區(qū)12中的硅襯底14和閃存單元區(qū)10中的摻雜的非晶硅膜34的光致抗蝕膜104曝光。因此，根據(jù)本實(shí)施例，能夠以高精確度圖案化外圍電路區(qū)12中的硅襯底14和形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34，從而可以提供包括微小的存儲(chǔ)單元的半導(dǎo)體器件。
此外，根據(jù)本實(shí)施例，因?yàn)樵趽诫s的非晶硅膜34下方存在蝕刻速率低的隧道氧化膜30，所以閃存單元區(qū)10中的蝕刻速率比較低。因此，能夠在外圍電路區(qū)12中形成相對(duì)較深的溝槽24，同時(shí)能夠在閃存單元區(qū)10中形成相對(duì)較淺的溝槽18。
根據(jù)本實(shí)施例，在硅襯底14的表面中形成的臺(tái)階確保硅襯底14表面的平坦度，在該硅襯底表面上形成多晶硅膜126以形成控制柵極40和柵極56，從而能夠形成平坦的多晶硅膜126。因此，能夠以非常高的精確度使用于圖案化多晶硅膜126的光致抗蝕膜曝光。因此，能夠以高精確度形成微小的控制柵極40和微小的柵極56。
根據(jù)本實(shí)施例，當(dāng)形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)，通過(guò)自對(duì)準(zhǔn)形成溝槽18，這允許不通過(guò)高精確度地對(duì)準(zhǔn)圖案而形成溝槽18。因此，本實(shí)施例有助于降低存儲(chǔ)單元的尺寸。
此外，根據(jù)本實(shí)施例，浮動(dòng)?xùn)艠O32均包括主體部分34，通過(guò)與其自對(duì)準(zhǔn)形成溝槽18；以及側(cè)壁部分36，其形成在主體部分34的側(cè)壁上，這能夠使浮動(dòng)?xùn)艠O32與控制柵極40之間的電容大于僅由主體部分34形成的浮動(dòng)?xùn)艠O32與控制柵極40之間的電容。因此，根據(jù)本實(shí)施例，即使進(jìn)一步減小存儲(chǔ)單元的尺寸時(shí)，也能夠充分地保證浮動(dòng)?xùn)艠O32與控制柵極40之間的電容。根據(jù)本實(shí)施例，即使減小存儲(chǔ)單元的尺寸時(shí)，存儲(chǔ)單元也能夠具有所需的耦合率和良好的電特性。
(改型)接下來(lái)，參照?qǐng)D49A至51B說(shuō)明根據(jù)本實(shí)施例的改型的半導(dǎo)體器件的制造方法。圖49A至51B為根據(jù)本改型的半導(dǎo)體器件在其制造方法的步驟中的剖視圖，其示出該方法。
根據(jù)本改型的半導(dǎo)體器件的制造方法的特點(diǎn)在于閃存單元區(qū)10中的硅襯底14的表面被選擇性地氧化以形成二氧化硅膜，然后去除該二氧化硅膜，由此在硅襯底14的表面中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面。
一直到在閃存單元區(qū)10中的硅襯底14中形成n型深阱26和p型阱28的步驟的這些步驟都與圖2A至5B所示的相同，這里不再重復(fù)他們的說(shuō)明。
然后，在通過(guò)例如灰化處理去除用于形成n型深阱26和p型阱28的光致抗蝕膜94之后，通過(guò)例如CVD在二氧化硅膜92上沉積例如110nm厚的氮化硅膜128(參見(jiàn)圖49A)。
接下來(lái)，通過(guò)光刻形成暴露閃存單元區(qū)10并覆蓋外圍電路區(qū)12的光致抗蝕膜130。
然后，使用光致抗蝕膜130作為掩模，通過(guò)例如濕蝕刻，蝕刻氮化硅膜128，以去除閃存單元區(qū)10中的氮化硅膜128(參見(jiàn)圖49B)。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜130。
然后，通過(guò)例如熱氧化并使用氮化硅膜128作為掩模，使硅襯底14的表面氧化，以在閃存單元區(qū)10中的硅襯底14的表面上生長(zhǎng)例如160nm厚的二氧化硅膜132(參見(jiàn)圖50A)。
接下來(lái)，通過(guò)例如濕蝕刻，蝕刻氮化硅膜128，以去除外圍電路區(qū)12中的氮化硅膜128(參見(jiàn)圖50B)。
然后，通過(guò)例如濕蝕刻，蝕刻二氧化硅膜92和二氧化硅膜132，以去除外圍電路區(qū)12中的二氧化硅膜92和閃存單元區(qū)10中的二氧化硅膜132(參見(jiàn)圖51A)。閃存單元區(qū)10中的二氧化硅膜132被去除，由此在硅襯底14的表面中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面。
然后，通過(guò)例如熱氧化在整個(gè)表面上形成例如10nm厚的二氧化硅膜30。二氧化硅膜30將被用作閃存單元46的隧道氧化膜。
接下來(lái)，通過(guò)例如CVD在二氧化硅膜30上沉積例如70nm厚的摻雜的非晶硅膜34(參見(jiàn)圖51B)。摻雜的非晶硅膜34將被用作閃存單元46的浮動(dòng)?xùn)艠O32的主體部分。
形成摻雜的非晶硅膜34之后的步驟與上文參照?qǐng)D10A至41B所述的相同，這里不再重復(fù)他們的說(shuō)明。
如本改型中所述，閃存單元區(qū)10中的硅襯底14的表面被選擇性地氧化，以形成二氧化硅膜132，然后去除該二氧化硅膜132，由此在硅襯底14的表面中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面。
參照?qǐng)D52A至59B說(shuō)明根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件及其制造方法。圖52A和52B為根據(jù)本實(shí)施例的半導(dǎo)體器件的簡(jiǎn)圖，其示出該半導(dǎo)體器件的結(jié)構(gòu)。圖53A-59B為根據(jù)本實(shí)施例的半導(dǎo)體器件在其制造方法的步驟中的剖視圖，其示出該方法。本實(shí)施例中與根據(jù)第一實(shí)施例的半導(dǎo)體器件及其制造方法中的那些部件相同的部件由相同的附圖標(biāo)記表示，并不再重復(fù)或簡(jiǎn)化其說(shuō)明。
首先，參照?qǐng)D52A和52B說(shuō)明根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。圖52A為根據(jù)本實(shí)施例的半導(dǎo)體器件的俯視圖，其示出了該半導(dǎo)體器件的結(jié)構(gòu)。圖52B為沿圖52A中的A-A’線和B-B’線的剖視圖。
根據(jù)本實(shí)施例的半導(dǎo)體器件的基本結(jié)構(gòu)與根據(jù)第一實(shí)施例的半導(dǎo)體器件基本上相同。根據(jù)本實(shí)施例的半導(dǎo)體器件的特點(diǎn)主要在于在外圍電路區(qū)12中的硅襯底14的表面上外延生長(zhǎng)硅層134，并且閃存單元區(qū)10中的硅襯底14的表面比外圍電路區(qū)12中的硅層134的表面低相應(yīng)于硅層134的厚度。換句話說(shuō)，閃存單元區(qū)10中的硅襯底14的表面比外圍電路區(qū)12中的硅襯底14的表面低相應(yīng)于硅層134的厚度。
如圖52B所示，在外圍電路區(qū)12中的硅襯底的表面上形成外延生長(zhǎng)的硅層134。硅層134在閃存單元區(qū)10與外圍電路區(qū)12之間的硅襯底14的表面中形成一個(gè)臺(tái)階。也就是說(shuō)，閃存單元區(qū)10中的硅襯底14的表面比外圍電路區(qū)12中的硅襯底134的表面低相應(yīng)于硅層134的厚度。換句話說(shuō)，閃存單元區(qū)10中的硅襯底14的表面比外圍電路區(qū)12中的硅襯底14的表面低相應(yīng)于硅層134的厚度。外圍電路區(qū)12中的硅層134的表面高度基本上等于在閃存單元區(qū)10中形成的摻雜的非晶硅膜34的上表面高度。
如同在根據(jù)第一實(shí)施例的半導(dǎo)體器件中一樣，在閃存單元區(qū)10中，在硅襯底14上形成閃存單元46，該硅襯底14具有形成于溝槽18中的器件隔離區(qū)20a。
如同在根據(jù)第一實(shí)施例的半導(dǎo)體器件中一樣，在外圍電路區(qū)12中，在硅襯底14上形成NMOS晶體管62和PMOS晶體管66，在該硅襯底14上形成有硅層134。
由于在根據(jù)本實(shí)施例的半導(dǎo)體器件中，通過(guò)在外圍電路區(qū)12中的硅襯底14的表面上外延生長(zhǎng)硅層134而在硅襯底14的表面中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面。
接下來(lái)，將參照?qǐng)D53A至59B說(shuō)明根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。
首先，通過(guò)例如CVD在其中形成有n型深阱26和p型阱28的硅襯底14上沉積例如80nm厚的二氧化硅136(參見(jiàn)圖53A)。
然后，通過(guò)光刻形成暴露外圍電路區(qū)12并覆蓋閃存單元區(qū)10的光致抗蝕膜138(參見(jiàn)圖53B)。
然后，通過(guò)例如濕蝕刻，并使用光致抗蝕膜138作為掩模，蝕刻二氧化硅膜136，以去除外圍電路區(qū)12中的二氧化硅膜136。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜138(參見(jiàn)圖54A)。
然后，在硅襯底14上進(jìn)行規(guī)定的表面處理，以清洗硅襯底14的表面。
接下來(lái)，通過(guò)例如CVD，并使用二氧化硅膜136作為掩模，在外圍電路區(qū)12中的硅襯底14的表面上選擇性地外延生長(zhǎng)例如70nm厚的硅層134(參見(jiàn)圖54B)。
接下來(lái)，通過(guò)例如濕蝕刻去除二氧化硅膜136，以去除閃存單元區(qū)10中的二氧化硅膜136(參見(jiàn)圖55A)。
然后，通過(guò)例如熱氧化，在硅襯底14上生長(zhǎng)例如10nm厚的二氧化硅膜30，其中在外圍電路區(qū)12中的該硅襯底14的表面上外延生長(zhǎng)有硅層134(參見(jiàn)圖55B)。二氧化硅膜30將被用作閃存單元46的隧道氧化膜。
接下來(lái)，通過(guò)例如CVD在二氧化硅膜30上沉積例如70nm厚的摻雜的非晶硅膜34(參見(jiàn)圖56A)。摻雜的非晶硅膜34將被用作閃存單元46的浮動(dòng)?xùn)艠O32的主體部分。
接下來(lái)，通過(guò)光刻在摻雜的非晶硅膜34上形成覆蓋閃存單元區(qū)10并暴露外圍電路區(qū)12的光致抗蝕膜96。
接下來(lái)，使用光致抗蝕膜96作為掩模，通過(guò)例如干蝕刻，蝕刻摻雜的非晶硅膜34，以將除了閃存單元區(qū)10之外的區(qū)域中的摻雜的非晶硅膜34去除(參見(jiàn)圖56B)。
然后，使用光致抗蝕膜96作為掩模，蝕刻二氧化硅膜30。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜96。
然后，進(jìn)行與例如10nm相對(duì)應(yīng)的熱氧化，以在硅層134和摻雜的非晶硅膜34上生長(zhǎng)作為犧牲氧化膜的二氧化硅膜98。
接下來(lái)，在二氧化硅膜98上，通過(guò)例如CVD沉積例如100nm厚的氮化硅膜100(參見(jiàn)圖57A)接下來(lái)，通過(guò)光刻在氮化硅膜100上形成光致抗蝕膜104，其具有開(kāi)口102a、102b、102c，這些開(kāi)口暴露將形成用于器件隔離的溝槽18、22、24的區(qū)域(參見(jiàn)圖57B)。外圍電路區(qū)12中的其上形成有硅層134的硅襯底14的上表面高度與閃存單元區(qū)10中的摻雜的非晶硅膜34的上表面高度設(shè)置為基本上相等，由此能夠以非常高的精確度通過(guò)光刻對(duì)光致抗蝕膜104進(jìn)行曝光。因此，能夠以高精確度來(lái)圖案化外圍電路區(qū)12中的硅襯底14和用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲(chǔ)單元的半導(dǎo)體器件。
然后，使用光致抗蝕膜104作為掩模，通過(guò)例如干蝕刻，蝕刻氮化硅膜100，以在氮化硅膜100中形成開(kāi)口106a、106b、106c，這些開(kāi)口暴露將形成溝槽18、22、24的區(qū)域(參見(jiàn)圖58A)。
接下來(lái)，使用光致抗蝕膜104和氮化硅膜100作為掩模，蝕刻在開(kāi)口106a、106b中暴露的二氧化硅膜98、摻雜的非晶硅膜34、二氧化硅膜30以及硅襯底14，同時(shí)蝕刻開(kāi)口106c中暴露的二氧化硅膜98和其表面上外延生長(zhǎng)有硅層134的硅襯底14(參見(jiàn)圖58B、59A及59B)。因此，在閃存單元區(qū)10中形成用于器件隔離的溝槽18、22，同時(shí)在外圍電路區(qū)12中形成用于器件隔離的溝槽24(參見(jiàn)圖59B)。此時(shí)，蝕刻條件設(shè)置為使得硅層(摻雜的非晶硅膜34、硅襯底14及硅層134)與二氧化硅膜的選擇比例如為10。
這里，在已經(jīng)蝕刻掉二氧化硅膜98之后，在暴露將形成溝槽24的區(qū)域的開(kāi)口106c中僅蝕刻硅層(外延生長(zhǎng)有硅層134的硅襯底14)。然而，在暴露將形成溝槽18、22的區(qū)域的開(kāi)口106a、106b中，在摻雜的非晶硅膜34下面存在二氧化硅膜30。因?yàn)槎趸枘?0的蝕刻特性與硅層不同，從而開(kāi)口106a、106b中的蝕刻進(jìn)行得比開(kāi)口106c中的慢。因此溝槽18、22形成得比溝槽24淺。
具體來(lái)說(shuō)，首先，在開(kāi)口106a、106b中摻雜的非晶硅膜34被蝕刻，同時(shí)在開(kāi)口106c中硅襯底14表面上的硅層134被蝕刻掉與摻雜的非晶硅膜34被蝕刻的膜厚相等的深度，并且在硅層134中形成溝槽24(參見(jiàn)圖58B)。例如，在開(kāi)口106a、106b中摻雜的非晶硅膜34被蝕刻掉60nm厚，同時(shí)在開(kāi)口106c中硅層134被蝕刻掉60nm深，并且在硅層134中形成60nm深的溝槽24。
圖58B示出通過(guò)蝕刻在開(kāi)口106中暴露二氧化硅膜30的狀態(tài)。
然后，進(jìn)一步進(jìn)行蝕刻，具體地，在開(kāi)口106a、106b中以相對(duì)較低的速率蝕刻二氧化硅膜30，同時(shí)在開(kāi)口106c中以相對(duì)較高的速率蝕刻外延生長(zhǎng)有硅層134的硅襯底14(參見(jiàn)圖59A)。例如，當(dāng)使用使硅層與二氧化硅膜的選擇比為10的蝕刻條件時(shí)，在開(kāi)口106a、106b中蝕刻掉10nm厚的二氧化硅膜30，而在開(kāi)口106c中進(jìn)一步蝕刻掉100nm深的外延生長(zhǎng)有硅層134的硅襯底14，并且溝槽24的深度總共為160nm。
圖59A示出通過(guò)蝕刻在開(kāi)口106a中暴露硅襯底14的狀態(tài)。
然后，進(jìn)一步進(jìn)行蝕刻，具體地，在開(kāi)口106a、106b和開(kāi)口106c中以基本上相同的速率進(jìn)一步進(jìn)行蝕刻(參見(jiàn)圖59B)。例如，當(dāng)在開(kāi)口106a、106b中蝕刻掉140nm深的硅襯底14時(shí)，在106c中也進(jìn)一步蝕刻掉140nm深的外延生長(zhǎng)有硅層134的硅襯底14，并且溝槽24的深度總共為300nm。因此，在開(kāi)口106a、106b中的硅襯底14中形成140nm深的溝槽18，而在開(kāi)口106c中的外延生長(zhǎng)有硅層134的硅襯底14中形成比溝槽18深的300nm深的溝槽24。
如上所述在形成用于器件隔離的溝槽18、22、24的同時(shí)，在閃存單元區(qū)10中將用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34和二氧化硅膜30圖案化。也就是說(shuō)，在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，當(dāng)用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)，通過(guò)自對(duì)準(zhǔn)形成溝槽18，如同在根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法中一樣。當(dāng)用于形成浮動(dòng)?xùn)艠O32的摻雜的非晶硅膜34被圖案化時(shí)形成溝槽18，由此能夠不通過(guò)高精確度的圖案對(duì)準(zhǔn)而形成溝槽18。因此，本實(shí)施例可容易地降低存儲(chǔ)單元的尺寸。
接下來(lái)，通過(guò)例如灰化處理去除光致抗蝕膜104。
以后的步驟與圖18A至41B所示的根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法中的那些步驟相同，這里不再重復(fù)他們的說(shuō)明。
本發(fā)明不限于上述實(shí)施例，并且能夠覆蓋其他各種修改。
例如，在上述實(shí)施例中，通過(guò)化學(xué)干蝕刻來(lái)蝕刻硅襯底14或者去除通過(guò)使硅襯底14表面氧化形成的二氧化硅膜132，在硅襯底14的表面中形成臺(tái)階。然而，去除硅襯底14的表面以在表面中形成臺(tái)階的技術(shù)不限于上述技術(shù)。例如，通過(guò)濕蝕刻來(lái)蝕刻硅襯底14也可在硅襯底14的表面中形成臺(tái)階。
在上述實(shí)施例中，在硅襯底14中形成臺(tái)階，從而閃存單元區(qū)10中的硅襯底14的表面低于外圍電路區(qū)12中的硅襯底14的表面。然而，依據(jù)器件圖案的尺寸，工藝容差等，可以不在硅襯底14的表面中形成臺(tái)階。
在上述實(shí)施例中，浮動(dòng)?xùn)艠O32包括主體部分34和側(cè)壁部分36。然而，浮動(dòng)?xùn)艠O32可僅包括主體部分34而不具有側(cè)壁部分36。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，其在表面中形成一個(gè)臺(tái)階，該臺(tái)階使得第一區(qū)的表面比第二區(qū)的表面低；第一器件隔離區(qū)，其形成在該第一區(qū)中的半導(dǎo)體襯底中形成的第一溝槽中；第二器件隔離區(qū)，其形成在該第二區(qū)中的半導(dǎo)體襯底中形成的第二溝槽中，該第二溝槽比第一溝槽深；存儲(chǔ)單元，其包括浮動(dòng)?xùn)艠O，其形成在該第一器件隔離區(qū)限定的第一器件區(qū)上，且在該浮動(dòng)?xùn)艠O與該第一器件區(qū)之間形成第一絕緣膜；以及控制柵極，其形成在該浮動(dòng)?xùn)艠O上，且在該控制柵極與該浮動(dòng)?xùn)艠O之間形成第二絕緣膜；以及晶體管，其形成在該第二器件隔離區(qū)限定的第二器件區(qū)上。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中該第一區(qū)中的半導(dǎo)體襯底的表面被去除。
3.如權(quán)利要求1所述的半導(dǎo)體器件，還包括半導(dǎo)體層，其形成在該第二區(qū)中的半導(dǎo)體襯底上，且形成該半導(dǎo)體襯底的表面中的臺(tái)階。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中該浮動(dòng)?xùn)艠O的上表面高度與該第二區(qū)中的半導(dǎo)體襯底的上表面高度基本上相等。
5.如權(quán)利要求2所述的半導(dǎo)體器件，其中該浮動(dòng)?xùn)艠O的上表面高度與該第二區(qū)中的半導(dǎo)體襯底的上表面高度基本上相等。
6.如權(quán)利要求3所述的半導(dǎo)體器件，其中該浮動(dòng)?xùn)艠O的上表面高度與該第二區(qū)中的半導(dǎo)體襯底的上表面高度基本上相等。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其中該浮動(dòng)?xùn)艠O包括主體部分，其形成在該半導(dǎo)體襯底上，且該第一絕緣膜形成在該主體部分與該半導(dǎo)體襯底之間；以及側(cè)壁部分，其形成在該主體部分的側(cè)壁上。
8.如權(quán)利要求2所述的半導(dǎo)體器件，其中該浮動(dòng)?xùn)艠O包括主體部分，其形成在該半導(dǎo)體襯底上，且該第一絕緣膜形成在該主體部分與該半導(dǎo)體襯底之間；以及側(cè)壁部分，其形成在該主體部分的側(cè)壁上。
9.如權(quán)利要求3所述的半導(dǎo)體器件，其中該浮動(dòng)?xùn)艠O包括主體部分，其形成在該半導(dǎo)體襯底上，且該第一絕緣膜形成在該主體部分與該半導(dǎo)體襯底之間；以及側(cè)壁部分，其形成在該主體部分的側(cè)壁上。
10.一種半導(dǎo)體器件的制造方法，包括如下步驟在第一區(qū)的半導(dǎo)體襯底上形成將成為浮動(dòng)?xùn)艠O的第一導(dǎo)電膜，且在該第一導(dǎo)電膜與該半導(dǎo)體襯底之間形成第一絕緣膜，該第一絕緣膜具有不同于該半導(dǎo)體襯底的蝕刻特性；在該第一導(dǎo)電膜和該第二區(qū)中的半導(dǎo)體襯底上形成掩模，該掩模具有形成在該第一區(qū)中的第一開(kāi)口和形成在第二區(qū)中的第二開(kāi)口；蝕刻在該第一開(kāi)口中暴露的第一導(dǎo)電膜、第一絕緣膜及半導(dǎo)體襯底，同時(shí)蝕刻在該第二開(kāi)口中暴露的半導(dǎo)體襯底，以在該第一區(qū)的半導(dǎo)體襯底中形成第一溝槽，同時(shí)在在該第二區(qū)的半導(dǎo)體襯底中形成比該第一溝槽深的第二溝槽，該第一導(dǎo)電膜被圖案化成該浮動(dòng)?xùn)艠O；在限定第一器件區(qū)的第一溝槽中形成第一器件隔離區(qū)，同時(shí)在限定第二器件區(qū)的第二溝槽中形成第二器件隔離區(qū)；以及在該浮動(dòng)?xùn)艠O上形成控制柵極，且在該控制柵極與該浮動(dòng)?xùn)艠O之間形成第二絕緣膜，同時(shí)在該第二器件區(qū)上形成晶體管的柵極。
11.如權(quán)利要求10所述的半導(dǎo)體器件的制造方法，在形成該第一導(dǎo)電膜的步驟之前，還包括如下步驟在該半導(dǎo)體襯底的表面中形成一個(gè)臺(tái)階，使得該第一區(qū)中的表面比該第二區(qū)中的表面低。
12.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其中在該半導(dǎo)體襯底的表面中形成該臺(tái)階的所述步驟中，選擇性地蝕刻該第一區(qū)中的半導(dǎo)體襯底的表面，以在該半導(dǎo)體襯底的表面中形成該臺(tái)階。
13.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其中在該半導(dǎo)體襯底的表面中形成該臺(tái)階的所述步驟中，選擇性地氧化該第一區(qū)中的半導(dǎo)體襯底的表面以形成氧化膜，然后去除該氧化膜以在該半導(dǎo)體襯底的表面中形成該臺(tái)階。
14.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其中在該半導(dǎo)體襯底的表面中形成該臺(tái)階的所述步驟中，在該第二區(qū)中的半導(dǎo)體襯底的表面上選擇性地生長(zhǎng)半導(dǎo)體層，以在該半導(dǎo)體襯底的表面中形成該臺(tái)階。
15.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其中在形成該第一導(dǎo)電膜的所述步驟中，將該第一導(dǎo)電膜形成為使得該第二區(qū)中的半導(dǎo)體襯底的上表面高度基本上等于該第一區(qū)中的第一導(dǎo)電膜的上表面高度。
16.如權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其中在形成該第一導(dǎo)電膜的所述步驟中，將該第一導(dǎo)電膜形成為使得該第二區(qū)中的半導(dǎo)體襯底的上表面高度基本上等于該第一區(qū)中的第一導(dǎo)電膜的上表面高度。
17.如權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中在形成該第一導(dǎo)電膜的所述步驟中，將該第一導(dǎo)電膜形成為使得該第二區(qū)中的半導(dǎo)體襯底的上表面高度基本上等于該第一區(qū)中的第一導(dǎo)電膜的上表面高度。
18.如權(quán)利要求10所述的半導(dǎo)體器件的制造方法，在形成該第一器件隔離區(qū)和該第二器件隔離區(qū)的所述步驟之后且在形成該控制柵極的所述步驟之前，還包括如下步驟在該浮動(dòng)?xùn)艠O的側(cè)壁上形成第二導(dǎo)電膜的側(cè)壁部分。
19.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，在形成該第一器件隔離區(qū)和該第二器件隔離區(qū)的所述步驟之后且在形成該控制柵極的所述步驟之前，還包括如下步驟在該浮動(dòng)?xùn)艠O的側(cè)壁上形成第二導(dǎo)電膜的側(cè)壁部分。
20.如權(quán)利要求18所述的半導(dǎo)體器件的制造方法，其中在形成該側(cè)壁部分的所述步驟中，將該第二導(dǎo)電膜埋置在多個(gè)浮動(dòng)?xùn)艠O中相鄰的浮動(dòng)?xùn)艠O之間，并且將該第二導(dǎo)電膜蝕刻為選擇性留在所述浮動(dòng)?xùn)艠O的側(cè)壁上。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件包括硅襯底(14)，其在表面中形成一個(gè)臺(tái)階，該臺(tái)階使得閃存單元區(qū)(10)的表面比外圍電路區(qū)(12)的表面低；器件隔離區(qū)(20a)，其形成在閃存單元區(qū)(10)中的溝槽(18)中；器件隔離區(qū)(20c)，其形成在外圍電路區(qū)(12)中的比溝槽(18)深的溝槽24中；閃存單元(46)，其包括形成在器件隔離區(qū)(20a)限定的器件區(qū)上的浮動(dòng)?xùn)艠O(32)和控制柵極(40)；以及晶體管(62、66)，其形成在器件隔離區(qū)(20c)限定的器件區(qū)上。本發(fā)明允許在不會(huì)使步驟變得復(fù)雜的條件下形成不同深度的溝槽，以及以高精確度形成微小的存儲(chǔ)單元。
文檔編號(hào)H01L21/70GK1841747SQ20051012509
公開(kāi)日2006年10月4日 申請(qǐng)日期2005年11月18日 優(yōu)先權(quán)日2005年3月31日
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