專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法，特別是涉及可精密控制漏極-源極間擊穿電壓的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
圖21表示現(xiàn)有的分立式半導(dǎo)體裝置的剖面圖。圖中表示MOSFET的情況，在元件部151上設(shè)置例如槽結(jié)構(gòu)的MOS晶體管140。包圍元件部151的外周的元件外周部150上設(shè)置比溝道層134深，且與溝道層134相同導(dǎo)電型的保護(hù)環(huán)133，緩和在元件部151周端部的電場集中。另外，為在柵極電極143上施加?xùn)艠O電壓，多晶硅143c與柵極連接電極148連接。
使用圖21說明現(xiàn)有的半導(dǎo)體裝置的制造方法。
MOSFET在n+型硅半導(dǎo)體襯底131上層積n-型半導(dǎo)體層等，形成漏極區(qū)域132。將形成于其表面的氧化膜的一部分開口，形成p型保護(hù)環(huán)133。然后，同樣地形成p型溝道層134，并形成貫通溝道層134，到達(dá)漏極區(qū)域132的槽137。
另外，將槽137的內(nèi)壁由柵極氧化膜141覆蓋，設(shè)置由填充在槽137內(nèi)的多晶硅構(gòu)成的柵極電極143。然后，將一部分多晶硅143c引出到襯底上。在與槽137鄰接的溝道層134的表面形成n+型源極區(qū)域145，在相鄰的兩個單元的源極區(qū)域145間的溝道層134表面及元件部外周設(shè)置p+型體區(qū)144。
柵極電極143上由層間絕緣膜146覆蓋，并設(shè)置與源極區(qū)域145及體區(qū)144接觸的源極電極147，形成排列有多個MOSFET140的元件部151。另外，在形成源極電極147時，形成與多晶硅143c接觸的柵極連接電極148(例如參照專利文獻(xiàn)1)。
專利文獻(xiàn)1特開2004-31386號公報(bào)(圖4)MOS型晶體管的漏極-源極間的擊穿電壓BVDS(Breakdown Voltagebetween Drain and Source)是賦予晶體管性能、規(guī)格特征的重要的器件參數(shù)。如圖21，在分立型MOSFET中，BVDS的值基本上由晶體管的元件部(有源區(qū)域)151內(nèi)的pn結(jié)的雜質(zhì)濃度比，即溝道層134和n-型半導(dǎo)體層132的雜質(zhì)濃度比決定。但是，由于溝道層134的雜質(zhì)濃度主要決定晶體管的閾值電壓，故不能自由改變溝道層134的雜質(zhì)濃度。
因此，作為決定BVDS值的工藝參數(shù)，通過n-型半導(dǎo)體層(外延層)132的雜質(zhì)濃度及n-型半導(dǎo)體層132的厚度進(jìn)行控制。
特別是在槽結(jié)構(gòu)的MOS晶體管的情況下，由于柵極電極143貫通溝道層134，達(dá)到n-型半導(dǎo)體層132上，故擊穿的機(jī)理比其更復(fù)雜。即、實(shí)際的BVDS值不僅與溝道層134和n-型半導(dǎo)體層132的雜質(zhì)濃度比有關(guān)，而且還受到槽137(柵極電極143)的深度或形狀的影響，故難于自如設(shè)定。
不僅不能高精度地控制BVDS的值，而且在元件部151的哪個部分擊穿也不確定。
另外，周知的是設(shè)于溝道層134外周的保護(hù)環(huán)133緩和元件部151周端部的電場集中，對確保耐壓有效。但是，在設(shè)有保護(hù)環(huán)133的情況下，由于受到保護(hù)環(huán)133接合耐壓的影響，BVDS不穩(wěn)定。
例如，當(dāng)在漏極-源極間施加電壓時，在擊穿之前，耗盡層在芯片的整個面擴(kuò)散，初期擊穿在位于芯片中心的元件部151上產(chǎn)生。但是，在擊穿后，耗盡層在芯片周邊的保護(hù)環(huán)133上擴(kuò)散，故最終漏極-源極間擊穿的位置是保護(hù)環(huán)133。即，在擊穿初期，在BVDS值低的元件部151擊穿，但隨著耗盡層擴(kuò)散，擊穿位置移動，在保護(hù)環(huán)133結(jié)束。隨之，產(chǎn)生BVDS值改變的現(xiàn)象(下面將該現(xiàn)象稱為蠕變現(xiàn)象)，存在晶體管的擊穿耐壓特性不穩(wěn)定的問題。

發(fā)明內(nèi)容
本發(fā)明是鑒于這樣的課題而構(gòu)成的，本發(fā)明第一方面提供半導(dǎo)體裝置，其具有元件部，其具有構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底、設(shè)于所述襯底表面上的反向?qū)щ娦蜏系缹印⒔橛山^緣膜與所述溝道層相接而設(shè)置的柵極電極、設(shè)于與所述柵極電極鄰接的所述溝道層表面上的一導(dǎo)電型源極區(qū)域；元件外周部，其包圍所述元件部的外周；反向?qū)щ娦椭苓厖^(qū)域，其設(shè)于所述元件外周部；第一電極，其與所述元件部的所述源極區(qū)域接觸；第二電極，其設(shè)于所述周邊區(qū)域上，與所述元件外周部電連接，將漏極-源極間的擊穿位置誘導(dǎo)至所述元件外周部。
本發(fā)明第二方面提供半導(dǎo)體裝置，其具有元件部，其具有構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底、設(shè)于所述襯底表面上的反向?qū)щ娦蜏系缹?、介由絕緣膜與所述溝道層相接而設(shè)置的柵極電極、設(shè)于與所述柵極電極鄰接的所述溝道層表面上的一導(dǎo)電型源極區(qū)域；元件外周部，其包圍所述元件部的外周；反向?qū)щ娦椭苓厖^(qū)域，其設(shè)于所述元件外周部；周邊一導(dǎo)電型區(qū)域，其設(shè)于所述周邊區(qū)域；第一電極，其與所述元件部的所述源極區(qū)域接觸；第二電極，其與所述周邊一導(dǎo)電型區(qū)域接觸，所述元件外周部的擊穿電壓比所述元件部的擊穿電壓低。
另外，所述周邊區(qū)域具有與所述溝道層相同程度的雜質(zhì)濃度。
在所述周邊區(qū)域內(nèi)設(shè)置比該周邊區(qū)域雜質(zhì)濃度低的第一反向?qū)щ娦蛥^(qū)域。
在所述周邊區(qū)域內(nèi)設(shè)置比該周邊區(qū)域雜質(zhì)濃度高的第二反向?qū)щ娦蛥^(qū)域。
所述周邊一導(dǎo)電型區(qū)域具有與所述源極區(qū)域相同程度的雜質(zhì)濃度。
本發(fā)明第三方面提供半導(dǎo)體裝置，其具有元件部，其具有構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底、設(shè)于所述襯底表面上的反向?qū)щ娦蜏系缹?、介由絕緣膜與所述溝道層相接而設(shè)置的柵極電極、設(shè)于與所述柵極電極鄰接的所述溝道層表面上的一導(dǎo)電型源極區(qū)域；元件外周部，其包圍所述元件部的外周；反向?qū)щ娦椭苓厖^(qū)域，其設(shè)于所述元件外周部；第一電極，其與所述元件部的所述源極區(qū)域接觸；第二電極，其與所述周邊反向?qū)щ娦蛥^(qū)域連接，將所述元件外周部設(shè)為比所述元件部低的低電阻。
另外，在所述周邊區(qū)域設(shè)置比該周邊區(qū)域深、且雜質(zhì)濃度高的周邊反向?qū)щ娦蛥^(qū)域。
所述周邊區(qū)域的雜質(zhì)濃度比所述溝道層的高，深度比所述溝道層深。
所述元件部包括與所述溝道層端部相接而設(shè)置的反向?qū)щ娦捅Ｗo(hù)環(huán)。
所述第一電極和所述第二電極電連接。
本發(fā)明第四方面提供半導(dǎo)體裝置的制造方法，在構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面設(shè)置反向?qū)щ娦蜏系缹?，形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部，該制造方法包括在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成與所述周邊區(qū)域及所述元件部電連接的電極的工序。
本發(fā)明第五方面提供半導(dǎo)體裝置的制造方法，在構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面設(shè)置反向?qū)щ娦蜏系缹?，形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部，該制造方法包括在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；在所述周邊區(qū)域表面形成周邊一導(dǎo)電型區(qū)域的工序；形成與所述周邊一導(dǎo)電型區(qū)域接觸，且與所述元件部電連接的電極的工序。
本發(fā)明第六方面提供半導(dǎo)體裝置的制造方法，形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部，該制造方法包括在所述元件部的構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹樱谒鲈庵懿啃纬煞聪驅(qū)щ娦椭苓厖^(qū)域的工序；形成介由絕緣膜與所述溝道層相接的柵極電極的工序；在與所述柵極電極鄰接的所述溝道層表面形成一導(dǎo)電型源極區(qū)域，并在所述周邊區(qū)域表面形成周邊一導(dǎo)電型區(qū)域的工序；形成與所述源極區(qū)域接觸的第一電極、和與所述周邊一導(dǎo)電型區(qū)域接觸，并與所述第一電極電連接的第二電極的工序。
另外，在所述周邊區(qū)域內(nèi)形成比該周邊區(qū)域雜質(zhì)濃度低的第一反向?qū)щ娦蛥^(qū)域。
在所述周邊區(qū)域內(nèi)形成比該周邊區(qū)域雜質(zhì)濃度高的第二反向?qū)щ娦蛥^(qū)域。
另外，使所述元件外周部的擊穿電壓比所述元件部的擊穿電壓低。
本發(fā)明第七方面提供半導(dǎo)體裝置的制造方法，在構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面設(shè)置反向?qū)щ娦蜏系缹樱纬膳渲肕OS晶體管的元件部和包圍該元件部的外周的元件外周部，該制造方法包括在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成與所述周邊反向?qū)щ娦蛥^(qū)域及所述元件部電連接的電極的工序。
本發(fā)明第八方面提供半導(dǎo)體裝置的制造方法，形成配置MOS晶體管的元件部、和包圍該元件部的外周的元件外周部，該制造方法包括在所述元件部的構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹樱⒃谒鲈庵懿啃纬煞聪驅(qū)щ娦椭苓厖^(qū)域的工序；形成介由絕緣膜與所述溝道層相接的柵極電極的工序；在與所述柵極電極鄰接的所述溝道層表面形成一導(dǎo)電型源極區(qū)域的工序；形成與所述源極區(qū)域接觸的第一電極、和與所述周邊反向?qū)щ娦蛥^(qū)域連接，并與所述第一電極電連接的第二電極的工序。
另外，在所述周邊區(qū)域形成比該周邊區(qū)域深、且雜質(zhì)濃度高的周邊反向?qū)щ娦蛥^(qū)域。
所述周邊區(qū)域的雜質(zhì)濃度比所述溝道層的高，所述周邊區(qū)域的深度比所述溝道層深。
所述元件外周部的電阻值比所述元件部的電阻值低。
所述周邊區(qū)域與所述溝道層由同一工序形成。
根據(jù)本發(fā)明，第一，通過在元件外周部形成npn結(jié)，并使元件外周部的擊穿電壓比元件部的擊穿電壓低，來誘導(dǎo)從初期擊穿時開始不在元件部擊穿，而在元件外周部產(chǎn)生擊穿。即，可抑止BVDS值的變動(蠕變現(xiàn)象)，可使MOS晶體管的擊穿耐壓特性穩(wěn)定。
第二，通過使周邊區(qū)域的雜質(zhì)濃度與溝道層的雜質(zhì)濃度不同，可調(diào)整元件外周部的擊穿電壓。因此，可不改變溝道層，而設(shè)計(jì)對應(yīng)規(guī)定耐壓的元件外周部，且精密地控制BVDS。即，可將溝道層設(shè)為規(guī)定的閾值，實(shí)現(xiàn)在元件外周部得到所希望的耐壓的器件設(shè)計(jì)。
另外，使周邊區(qū)域的雜質(zhì)濃度與溝道層的雜質(zhì)濃度為相同程度，并在周邊區(qū)域內(nèi)設(shè)置與周邊區(qū)域雜質(zhì)濃度不同的第一反向?qū)щ娦蛥^(qū)域或第二反向?qū)щ娦蛥^(qū)域，由此，可調(diào)整元件外周部的擊穿電壓。因此，即使周邊區(qū)域與溝道層在同一工序形成，也可以設(shè)計(jì)對應(yīng)規(guī)定耐壓的元件外周部。
第三，通過在元件外周部形成隧道結(jié)，將元件外周部設(shè)為比元件部低的低電阻，誘導(dǎo)從初期擊穿時開始在元件外周部產(chǎn)生擊穿。
第四，實(shí)現(xiàn)高的靜電破壞承受力。通過在元件外周部形成容易擊穿(結(jié)耐壓低)的npn結(jié)或p+/n-/n+結(jié)，在擊穿時，得到電阻值接近0的I-V特性。因此，元件外周部的破壞電流(過電流)IOS變高，故有效抵抗器件的破壞。
第五，周邊區(qū)域可以與溝道層由同一工序形成。另外，在元件外周部形成npn結(jié)的情況下，周邊n型區(qū)域可以與源極區(qū)域由同一工序形成。因此，可利用現(xiàn)行的工藝流程，避免掩模增加及工藝的增加、第六，在形成隧道結(jié)的情況下，周邊區(qū)域的源極接觸區(qū)域可以與體區(qū)由同一工序形成。因此，僅追加形成第一周邊p型區(qū)域的工序，可使擊穿特性穩(wěn)定化，并提供可精密控制BVDS的半導(dǎo)體裝置的制造方法。


圖1(A)是說明本發(fā)明半導(dǎo)體裝置的平面圖，(B)是剖面圖；圖2(A)～(B)是說明本發(fā)明半導(dǎo)體裝置的特性圖；圖3(A)是說明本發(fā)明半導(dǎo)體裝置的平面圖，(B)是剖面圖；圖4是說明本發(fā)明半導(dǎo)體裝置的剖面圖；圖5(A)～(B)是說明本發(fā)明半導(dǎo)體裝置的剖面圖；圖6(A)是說明本發(fā)明半導(dǎo)體裝置的平面圖，(B)是剖面圖；圖7是說明本發(fā)明半導(dǎo)體裝置的剖面圖；圖8是說明本發(fā)明半導(dǎo)體裝置的特性圖；圖9(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的特性圖；圖10(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖11(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖12(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖13(A)～(B)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖14(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖15是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖16(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖17(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖18(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖19(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖20(A)～(C)是說明本發(fā)明半導(dǎo)體裝置的制造方法的剖面圖；圖21是說明現(xiàn)有的半導(dǎo)體裝置及其制造方法的剖面圖。
符號說明1n+型硅半導(dǎo)體襯底2漏極區(qū)域3保護(hù)環(huán)4溝道層5CVD氧化膜6槽開口部8槽
11柵極氧化膜13柵極電極14體區(qū)15源極區(qū)域16層間絕緣膜17第一源極電極18柵極連接電極19第二源極電極20元件外周部21元件部22周邊區(qū)域23周邊n型區(qū)域24第一p型區(qū)域25周邊p型區(qū)域26源極接觸區(qū)域34第二p型區(qū)域40MOS晶體管131n+型硅半導(dǎo)體襯底132漏極區(qū)域133保護(hù)環(huán)134溝道層137槽140MOS晶體管141柵極氧化膜143柵極電極144體區(qū)145源極區(qū)域146層間絕緣膜148柵極連接電極150元件外周部151元件部
具體實(shí)施例方式
以n溝道的槽型MOSFET為例，參照圖1～圖20詳細(xì)說明本發(fā)明的實(shí)施例。
圖1中說明本發(fā)明的第一實(shí)施例。圖表示本發(fā)明的半導(dǎo)體裝置的結(jié)構(gòu)。圖1(A)是芯片的平面概要圖，省略源極電極、柵極連接電極等金屬電極層。另外，圖1(B)是A-A線的放大剖面圖。
半導(dǎo)體裝置具有元件部21和元件外周部20，在虛線內(nèi)側(cè)的元件部21上排列有多個MOS晶體管40。第一源極電極17與元件部21上的各MOS晶體管40的源極區(qū)域15連接而設(shè)置。
MOS晶體管40的柵極電極13通過連接部13a向元件部21的周端部延伸。連接部13a介由設(shè)于其上的柵極連接電極18與柵極焊盤電極18p連接，由此，在MOS晶體管40上施加?xùn)艠O電壓。
在虛線外側(cè)的元件外周部20上設(shè)置周邊區(qū)域22。周邊區(qū)域22例如為具有與溝道層4相同程度的雜質(zhì)濃度的反向?qū)щ娦蛥^(qū)域，在第一實(shí)施例中，周邊區(qū)域22的表面上設(shè)置周邊一導(dǎo)電型區(qū)域23。并且，設(shè)置與周邊一導(dǎo)電型區(qū)域23接觸的第二源極電極19。第二源極電極19與第一源極電極17電連接，即，在第二源極電極19上施加源極電位。
在本實(shí)施例中，如下所示，將到虛線所示的保護(hù)環(huán)3端部的區(qū)域稱為元件部21，將包圍元件區(qū)域外周的區(qū)域稱為元件外周部20。
如圖1(B)的剖面圖所示，在n+型硅半導(dǎo)體襯底1上設(shè)置層積外延層等的n-型半導(dǎo)體層2，構(gòu)成漏極區(qū)域10。MOS晶體管40形成在設(shè)于其表面上的溝道層4上。溝道層4是向漏極區(qū)域10的表面選擇地注入了p型的例如硼(B)的擴(kuò)散區(qū)域。溝道層4的平均雜質(zhì)濃度為1E17cm-3程度。在此，各擴(kuò)散區(qū)域的雜質(zhì)濃度分布未必一定。因此，在下面的說明中，雜質(zhì)濃度為以按每個擴(kuò)散區(qū)域?qū)㈦s質(zhì)濃度平均的平均雜質(zhì)濃度。
在溝道層4外周設(shè)置保護(hù)環(huán)3，該保護(hù)環(huán)與溝道層4相接，并具有比溝道層4高濃度的雜質(zhì)濃度。
槽8貫通溝道層4到達(dá)漏極區(qū)域10。通常，在半導(dǎo)體層2上構(gòu)圖為格子狀或帶狀。在槽8的內(nèi)壁設(shè)置柵極氧化膜11，為形成柵極電極13，而埋設(shè)多晶硅。
柵極氧化膜11在至少與溝道層4相接的槽8內(nèi)壁，根據(jù)驅(qū)動電壓設(shè)為數(shù)百的厚度。由于柵極氧化膜11是絕緣膜，故被夾在設(shè)于槽8內(nèi)的柵極電極13和半導(dǎo)體層2之間而構(gòu)成MOS結(jié)構(gòu)。
柵極電極13在槽8內(nèi)埋設(shè)導(dǎo)電材料而設(shè)置。導(dǎo)電材料例如為多晶硅，為謀求低電阻化，在該多晶硅中導(dǎo)入有n型雜質(zhì)。該柵極電極13通過連接部13a引出到半導(dǎo)體層2上，與卷繞漏極區(qū)域10的周圍的柵極連接電極18接觸。
柵極電極13介由柵極絕緣膜11與溝道層4相接而設(shè)置。
源極區(qū)域15是向與柵極電極13鄰接的溝道層4表面注入了n+型雜質(zhì)的擴(kuò)散區(qū)域，與覆蓋元件部21的金屬即第一源極電極17接觸。另外，在相鄰的源極區(qū)域15間的溝道層4表面設(shè)置作為p+型雜質(zhì)擴(kuò)散區(qū)域的體區(qū)14，將襯底的電位穩(wěn)定化。由此，由相鄰的槽8包圍的部分構(gòu)成一個MOS晶體管40的單元，聚集多個該單元，構(gòu)成元件部21。
第一源極電極17是介由層間絕緣膜16，噴濺鋁等構(gòu)圖成所希望形狀的金屬電極，其覆蓋元件部21上，與源極區(qū)域15及體區(qū)14接觸。
在元件外周部20上設(shè)置周邊區(qū)域22。周邊區(qū)域22以對應(yīng)所希望的擊穿電壓的雜質(zhì)濃度形成。作為一例，在本實(shí)施例中為與溝道層4相同程度的1E17cm-3程度的雜質(zhì)濃度。而且，在周邊區(qū)域22表面離子注入與源極區(qū)域15相同程度的高濃度(n+)的n型雜質(zhì)(砒等)，設(shè)置雜質(zhì)濃度為1E20～1E21cm-3程度的周邊n型區(qū)域23。與第一源極電極17電連接的第二源極電極19與周邊n型區(qū)域23接觸。
這樣，通過在周邊區(qū)域22表面設(shè)置高濃度的周邊n型區(qū)域23，可在元件外周部20上形成n+/p-/n-(/n++)結(jié)(下面，在本實(shí)施例中將其稱為npn結(jié))。而且，在元件部21上，通過溝道層4和n-型半導(dǎo)體層2形成p-/n-(/n++)結(jié)(下稱pn結(jié))。
周邊區(qū)域22與溝道層4為相同程度的雜質(zhì)濃度。如上所述，周邊區(qū)域22根據(jù)所希望的擊穿電壓選擇其雜質(zhì)濃度，而通過將周邊區(qū)域22的雜質(zhì)濃度設(shè)為與溝道層4相同程度，可將元件外周部20的npn結(jié)設(shè)為比元件部21的pn結(jié)低的擊穿電壓。
在此，圖2表示p型區(qū)域?yàn)橄嗤潭鹊碾s質(zhì)濃度的情況下，擊穿npn結(jié)和pn結(jié)時的I-V特性的比較。圖2(A)是npn結(jié)的擊穿特性，圖2(B)是pn結(jié)的擊穿特性。
這樣，如果p型區(qū)域的雜質(zhì)濃度為相同程度，則npn結(jié)的擊穿電壓(BV)低于pn結(jié)的擊穿電壓(BVDS)。
另外，npn結(jié)比pn結(jié)I-V特性迅速提升，擊穿時的漏極電流的電阻大致為0。因此，可以將擊穿后的電流以低電阻流過，故電能難于變換為熱能。
這與即使在超導(dǎo)體材料上流過大電流也因沒有電氣電阻而不發(fā)熱的情況相同。由于在npn結(jié)上、擊穿時的熱產(chǎn)生變少，故可提高相對于電氣過載的承受力(靜電破壞承受力)。
在本實(shí)施例中，周邊區(qū)域22的雜質(zhì)濃度與溝道層4的雜質(zhì)濃度為相同程度。另外，周邊n型區(qū)域23的雜質(zhì)濃度與源極區(qū)域15的雜質(zhì)濃度為相同程度。
因此，元件外周部20的周邊n型區(qū)域和n-半導(dǎo)體層2間(npn結(jié))的擊穿電壓通常比元件部21的源極區(qū)域15-漏極區(qū)域10間(pn結(jié))的擊穿電壓低。
由此，在該結(jié)構(gòu)中，初期擊穿通常在元件外周部20上產(chǎn)生。并且，到擊穿結(jié)束為止，其擊穿位置不會變動。因此，可避免擊穿位置移動的蠕變現(xiàn)象，得到穩(wěn)定的擊穿特性。而且，在保護(hù)環(huán)3的外側(cè)形成周邊區(qū)域22的情況下，溝道層4和周邊區(qū)域22可分別選擇雜質(zhì)濃度。因此，不影響元件部21，而可精密地進(jìn)行BVDS控制。
元件部21的擊穿本質(zhì)上不是物理破壞，是通過返回偏壓可反復(fù)進(jìn)行的現(xiàn)象。但是，柵極氧化膜薄且脆，電流被限制，故也有由焦耳熱引起物理破壞的情況。即，從該觀點(diǎn)看，也可通過將元件部21的破壞誘導(dǎo)至元件外周部20，控制電場集中，使在配置脆弱的柵極氧化膜的區(qū)域不引起擊穿，是有利的。
圖3表示第二實(shí)施例。圖3(A)是平面圖，圖3(B)是圖3(A)的B-B線剖面圖。另外，平面圖與圖1(A)大致相同，故省略說明。并且，元件部21也與第一實(shí)施例相同，故省略說明。
第二實(shí)施例是在周邊區(qū)域22內(nèi)設(shè)置比周邊區(qū)域22雜質(zhì)濃度低的第一反向?qū)щ娦蛥^(qū)域24的例子。
npn結(jié)的耐壓主要由p層的雜質(zhì)濃度決定，p層的雜質(zhì)濃度降低，耐壓增大。因此，在第一實(shí)施例的結(jié)構(gòu)(圖1)中，要求提高BVDS值時，進(jìn)行計(jì)數(shù)摻雜，形成比周邊區(qū)域22低濃度(p--)的第一p型區(qū)域24。由此，降低npn結(jié)的p層的雜質(zhì)濃度，增大BVDS值。但是，即使在該情況下，第一p型區(qū)域24也構(gòu)成比溝道層4的BVDS值低的雜質(zhì)濃度。
第二實(shí)施例中，也是通過周邊區(qū)域22、第一p型區(qū)域24及周邊n型區(qū)域23，在元件外周部20上形成npn結(jié)。而且，該特性顯示與圖2(A)大致相同的特性。即，通過降低擊穿電壓，使其比元件部21的低，可將擊穿誘導(dǎo)至元件外周部20上。并且，在第二實(shí)施例中，可使元件外周部20的擊穿電壓(耐壓)比第一實(shí)施例的高。
圖4表示第三實(shí)施例。平面圖與圖3(A)相同，圖中表示B-B線剖面圖。
第三實(shí)施例是在周邊區(qū)域22內(nèi)設(shè)置比周邊區(qū)域22雜質(zhì)濃度高的第二反向?qū)щ娦蛥^(qū)域34的例子。
在MOSFET要求以LSI為基準(zhǔn)的程度(5V以下)的耐壓的情況下，或吻合低電源電壓的LSI，在MOSFET要求2V～3V的耐壓的情況下，必須將元件外周部20的耐壓(擊穿電壓)降低到比柵極氧化膜耐壓低。
在這種情況下，可以設(shè)置雜質(zhì)濃度比溝道層4高的第二導(dǎo)電型區(qū)域34。由此，可提高npn結(jié)的p層的雜質(zhì)濃度，并降低元件外周部20的耐壓(擊穿電壓)。
Pn結(jié)和npn結(jié)的擊穿電壓在p型區(qū)域的雜質(zhì)濃度相等的情況下，例如有十?dāng)?shù)V～數(shù)十V程度的足夠的差。因此，如果沒有達(dá)到元件部21(pn結(jié))的擊穿電壓的范圍，則可通過改變元件外周部20(npn結(jié))的雜質(zhì)濃度來自由設(shè)計(jì)擊穿電壓。
如圖5，也可以使周邊區(qū)域22的雜質(zhì)濃度與溝道層4的雜質(zhì)濃度不同。圖5(A)表示比溝道層4雜質(zhì)濃度低的周邊區(qū)域22，圖5(B)表示比溝道層4雜質(zhì)濃度高的周邊區(qū)域22。
在第一實(shí)施例中，可利用元件部21的制造工藝形成周邊區(qū)域22及周邊一導(dǎo)電型區(qū)域23(后述)。但是，如第二及第三實(shí)施例，在調(diào)整元件外周部20的耐壓時，通過第一反向?qū)щ娦蛥^(qū)域24、第二反向?qū)щ娦蛥^(qū)域34改變周邊區(qū)域22的雜質(zhì)濃度。即，如圖5，即使將周邊區(qū)域22本身的雜質(zhì)濃度設(shè)置成所希望的耐壓，也可以得到同樣的效果。
圖6表示第四實(shí)施例。圖6(A)是平面圖，圖6(B)是圖6(A)的C-C線剖面圖。另外，平面圖由于與圖1(A)大致相同，故省略說明。并且，元件部21也與第一實(shí)施例相同，故省略說明。
第四實(shí)施例是在襯底深的位置形成高濃度反向?qū)щ娦蛥^(qū)域的例子，即，形成比周邊區(qū)域22靠內(nèi)側(cè)，比周邊區(qū)域22更深的，到達(dá)n-型半導(dǎo)體層2的高濃度(p++)的周邊反向?qū)щ娦蛥^(qū)域25。
周邊p型區(qū)域25是例如比溝道層4及保護(hù)環(huán)3雜質(zhì)濃度高，具有1E20～1E21cm-3程度的平均雜質(zhì)濃度的區(qū)域。而且，在周邊p型區(qū)域25的表面設(shè)置與第二源極電極19接觸的源極接觸區(qū)域26。源極接觸區(qū)域26為與第二源極電極19歐姆性接觸，形成為高濃度，而周邊p型區(qū)域的表面雜質(zhì)濃度為1E20/cm3程度。即，源極接觸區(qū)域26實(shí)際上具有與周邊p型區(qū)域25相同程度的雜質(zhì)濃度(p++)，但作為得到歐姆性接觸的區(qū)域記載為p+。
這樣，通過在襯底深的位置形成高濃度的p型區(qū)域，將n-型半導(dǎo)體層2本征化，形成接近pin結(jié)的n++/n-/p++(/p+)結(jié)(下面，在本說明書中稱為隧道結(jié))。
隧道結(jié)是高濃度的pn結(jié)，電氣電阻降低。因此，通過形成為第四實(shí)施例的結(jié)構(gòu)，可使元件外周部20的電阻比元件部21的電阻低，并可將擊穿位置誘導(dǎo)至元件外周部20上。
另外，如圖7所示，將周邊區(qū)域22的雜質(zhì)濃度設(shè)為比溝道層4的雜質(zhì)濃度高，并使其深度擴(kuò)散，而形成隧道結(jié)也可以。在該情況下，得到與圖6相同的效果。
圖8表示第四實(shí)施例的周邊p型區(qū)域25(圖7的情況下為周邊區(qū)域22)的劑量和ΔBVDS的關(guān)系。圖表的橫軸是晶片上的測試點(diǎn)。
ΔBVDS是擊穿穩(wěn)定后的狀態(tài)的耐壓值和初期耐壓值之差，其越小，變動越少。
對以三種劑量形成周邊p型區(qū)域25的18張晶片(No.1～18)，測定了晶片中的9個點(diǎn)的測定點(diǎn)的ΔBVDS。
這樣，可以說在第四實(shí)施例中，無論在任何情況，晶片內(nèi)的ΔBVDS的誤差都小，特性都穩(wěn)定。另外，劑量多的一側(cè)(右側(cè))的ΔBVDS的值小，變動少。
耐壓是通過擊穿的位置決定的，擊穿的位置不同時，耐壓則不穩(wěn)定。例如，當(dāng)從元件部21開始擊穿，電流經(jīng)路從元件部21變化為元件外周部20時，耐壓不能構(gòu)成一定值。
如本實(shí)施例，通過將元件外周部20低電阻化，使其比元件部21低，并將擊穿誘導(dǎo)至所希望的位置(元件外周部20)，如圖，沒有耐壓的變化。
另外，pin型隧道結(jié)由于接合耐壓小，電氣電阻小，故可提高相對于過電流、過電壓、靜電等電氣過載的承受力。
在本實(shí)施例中，在第一～第四實(shí)施例的任一個中，都可以提高相對于電氣過載的承受力，即，實(shí)現(xiàn)高的靜電破壞承受力。
參照圖9說明其理由。
圖9(A)是表示逐漸施加作為過應(yīng)力的電壓時的破壞電流Ios的變化的I-V特性圖，圖9(B)是表示圖9(A)中的電阻值R和電壓的關(guān)系的圖。圖中虛線是元件部21等的pn結(jié)的情況，實(shí)線a是第一～第三實(shí)施例的npn結(jié)的情況，實(shí)線b是第四實(shí)施例的隧道結(jié)(pin結(jié))的情況。
如圖9(A)，第一～第三實(shí)施例的npn結(jié)在擊穿后的電流增加最迅速，其次是第四實(shí)施例的隧道結(jié)接合，元件部21等的pn結(jié)的情況最緩慢。
而且，此時的電阻和BVDS的關(guān)系如圖9(B)所示，在擊穿前，均顯示高阻抗，而在擊穿后，按npn結(jié)、隧道結(jié)接合、pn結(jié)的順序升高。并且，如以下所述，可通過降低電阻，增加直至發(fā)生破壞的過電流Ios。即，達(dá)到器件的破壞能量的時間變長，器件難于破壞。
首先，說明半導(dǎo)體器件被電破壞的情況。半導(dǎo)體器件被電破壞的主要原因是熱能量，其基本機(jī)理是，由于發(fā)熱引起晶體格子的破壞或柵極氧化膜等的絕緣膜的絕緣破壞。而且，在MOS器件的情況下，設(shè)破壞器件的能量為功率P時，功率P[J/s]＝P[W]＝電流[A]×電壓[V]表示。
將其適用于晶體破壞的情況時，電壓無論在任何情況，由擊穿電壓(漏極-源極間耐壓BVDS)控制(圖9(B))。因此，電流成為變數(shù)，結(jié)果是過電流Ios的施加破壞器件。
另外，在柵極氧化膜的絕緣破壞的情況下，電壓由氧化膜耐壓(柵極氧化膜耐壓BVox)控制。因此，電流成為變數(shù)，結(jié)果是過電流(Ios)的施加破壞器件。
因此，破壞器件的能量由功率Pos＝Ios×BVDS或Pos＝Ios×BVox表示。另外，由于P＝I×E＝I(I×R)，故在I×I＝P/R中，破壞能量Pos一定時，得到(Ios)2＝Pos/R。即，可以說通過本實(shí)施例的npn結(jié)或pin結(jié)，如圖9(C)的箭頭，可隨電阻值R的減少，增加破壞電流Ios，使器件難于破壞。
其次，說明漏極-源極間的器件破壞。BVDS為pn結(jié)耐壓的同時，表示擊穿時的電氣電阻的斜度。另外，作為實(shí)際的器件的原理，隧道結(jié)也相同。即，在第一～第四實(shí)施例中，BVDS表示擊穿時的電氣電阻。
根據(jù)該電氣電阻，電氣能量變換為熱能量，器件發(fā)熱。當(dāng)產(chǎn)生的熱量超過一定限度時，融點(diǎn)低的鋁配線開始溶融。溶融的鋁進(jìn)入硅襯底中，直至漏極-源極間的接合破壞。要避免接合破壞，降低擊穿時的接合電壓即電阻R是有效的。
在第一～第三實(shí)施例中，通過在元件外周部20上形成npn結(jié)，可將擊穿時的電阻R減小到比元件部21的pn結(jié)小，可避免接合破壞。
第四實(shí)施例中，也可通過在元件外周部20上形成pin結(jié)，將流過其上的電流的電阻R減小到比元件部21的pn結(jié)小。即，可避免接合破壞。
因此，在本實(shí)施例中，與以往相比，可增大直至靜電破壞電壓的電流值Ios，得到高的靜電破壞承受力。并且，將第一～第三實(shí)施例和第四實(shí)施例進(jìn)行比較時，npn結(jié)的電阻值最小，第一～第三實(shí)施例更為有效。
例如，將元件部21的pn結(jié)電阻設(shè)為1時，第四實(shí)施例的元件外周部20的pin結(jié)的電阻約為0.5，第一～第三實(shí)施例的元件外周部20的npn結(jié)的電阻約為0.3。
其次，圖10～圖20中，以n溝道型MOSFET為例，表示本發(fā)明半導(dǎo)體裝置的制造方法。
首先，圖10～圖13是第一實(shí)施例的情況。
第一實(shí)施例的半導(dǎo)體裝置的制造方法是形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部的半導(dǎo)體裝置的制造方法，其包括在構(gòu)成上述元件部的漏極區(qū)域10的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹?，并在上述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成介由絕緣膜與上述溝道層相接的柵極電極的工序；在與上述柵極電極鄰接的上述溝道層表面形成一導(dǎo)電型源極區(qū)域，并在上述周邊區(qū)域表面形成周邊一導(dǎo)電型區(qū)域的工序；形成與上述源極區(qū)域接觸的第一電極、和與上述周邊一導(dǎo)電型區(qū)域接觸，與上述第一電極電連接的第二電極的工序。
第一工序(圖10)在構(gòu)成元件部的漏極區(qū)域10的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹?，且在元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序。
在n+型硅半導(dǎo)體襯底1(未圖示)上設(shè)置層積外延層等的n-型半導(dǎo)體層，形成漏極區(qū)域10。在整個面上設(shè)置氧化膜51及氮化膜52，形成由抗蝕劑PR將保護(hù)環(huán)予定形成區(qū)域的氮化膜52開口的掩模。以注入能量50KeV、劑量1E15～2E15cm-2離子注入p型雜質(zhì)(例如硼(B))(圖10(A))。
在除去抗蝕劑PR后，進(jìn)行熱處理，在開口部形成LOCOS氧化膜51s，同時，擴(kuò)散硼，形成保護(hù)環(huán)3(圖10(B))。在本實(shí)施例中，如上所述，比保護(hù)環(huán)3靠內(nèi)側(cè)的區(qū)域是配置MOS晶體管的元件部20，保護(hù)環(huán)3的外側(cè)為元件外周部21。
進(jìn)一步，除去氮化膜52，在整個面上以注入能量50KeV、劑量1E13～3E13cm-2離子注入例如硼。然后，進(jìn)行1100℃程度的熱處理，使硼擴(kuò)散，在元件部21的表面形成溝道層4。與此同時，在元件外周部20上形成與保護(hù)環(huán)3相接的p型周邊區(qū)域22。即，周邊區(qū)域22與溝道層4由同一工序形成，并具有相同程度的雜質(zhì)濃度(圖10(C))。
第二工序(圖11)形成介由絕緣膜與溝道層相接的柵極電極的工序。
在整個面上利用CVD法生成NSG(Non-doped Silicate Glass)的CVD氧化膜5。然后，以抗蝕膜為掩模，覆蓋除槽的開口部分外的部分。對CVD氧化膜5進(jìn)行干式蝕刻，將其部分地除去，形成露出溝道區(qū)域4的槽開口部6(圖11(A))。
然后，以CVD氧化膜5為掩模，利用CF系及HBr系氣體干式蝕刻槽開口部6的硅半導(dǎo)體襯底，形成貫通溝道層4，到達(dá)漏極區(qū)域10的槽8(圖11(B))。
進(jìn)行仿真氧化，在槽8內(nèi)壁和溝道層4表面形成氧化膜(未圖示)，除去干式蝕刻時的蝕刻損傷，然后，通過蝕刻除去該氧化膜和CVD氧化膜5。
氧化整個面，根據(jù)驅(qū)動電壓在槽8內(nèi)壁形成厚度例如約300～700的柵極氧化膜11。然后，在整個面上堆積多晶硅層，設(shè)置殘存連接部13a這樣的掩模，全面進(jìn)行干式蝕刻。多晶硅層可以是堆積了含有雜質(zhì)的多晶硅的層，也可以是在堆積非摻雜多晶硅后，導(dǎo)入雜質(zhì)的層。由此，形成埋設(shè)于槽8的柵極電極13和連接部13a(圖11(C))。
第三工序(圖12)在與上述柵極電極鄰接的上述溝道層表面形成一導(dǎo)電型源極區(qū)域，且在上述周邊反向?qū)щ娦蛥^(qū)域表面形成周邊一導(dǎo)電型區(qū)域的工序。
形成露出源極區(qū)域及周邊n型區(qū)域的形成區(qū)域的抗蝕劑PR的掩模，在整個面上以注入能量140KeV、劑量5E15～6E15cm-2離子注入n型雜質(zhì)(例如砷(As))。與此同時，在周邊區(qū)域22表面也離子注入n型雜質(zhì)(圖12(A))。
接著，形成露出體區(qū)的形成區(qū)域的抗蝕劑PR的掩模，以主入能量40KeV、劑量2E15～5E15cm-2離子注入p型雜質(zhì)(例如硼(B))(圖12(B))。
然后，在整個面上堆積6000程度的構(gòu)成層間絕緣膜的BPSG(BoronPhospho Silicate Glass)層16a，以900℃程度進(jìn)行回流處理。通過該熱處理，p型雜質(zhì)、n型雜質(zhì)分別擴(kuò)散，形成與槽8鄰接的源極區(qū)域15。同時，在源極區(qū)域15間形成體區(qū)14。同時，在周邊區(qū)域22形成高濃度周邊n型區(qū)域23。另外，源極區(qū)域15和體區(qū)14的離子注入不限于上述順序，也可以替換。
由此，被槽8包圍的區(qū)域構(gòu)成MOS晶體管40的單元，形成配置有多個單元的元件部21。在元件部21上，通過溝道層4和n-型半導(dǎo)體層2形成pn結(jié)。
而且，在元件部21外周的元件外周部20上，通過襯底1、n-型半導(dǎo)體層2和周邊區(qū)域22、周邊n型區(qū)域23形成npn結(jié)(圖12(C))。
第四工序(圖13)形成與源極區(qū)域接觸的第一電極、和與周邊一導(dǎo)電型區(qū)域接觸，并與第一電極電連接的第二電極的工序。
在BPSG層16上設(shè)置以規(guī)定圖案開口的抗蝕劑PR的掩模，并進(jìn)行蝕刻，進(jìn)行900℃程度的回流處理，并形成層間絕緣膜16(圖13(A))。
然后，利用噴濺裝置在整個面上堆積鋁等，構(gòu)圖成所希望的形狀。由此，覆蓋元件部21整個面，形成與源極區(qū)域15及體區(qū)14接觸的第一源極電極17。同時，形成設(shè)于連接部13a上，且與連接部13a接觸的柵極連接電極18。另外，利用同一金屬層形成與周邊n型區(qū)域23接觸的第二源極電極19。第二源極電極19與第一源極電極17電連接(圖13(B))。
第一源極電極17與第二源極電極連接，當(dāng)施加規(guī)定的漏極電壓時，在元件部21作為np結(jié)二極管動作，在元件外周部20作為npn結(jié)二極管動作。
而且，當(dāng)達(dá)到規(guī)定的BVDS時，在擊穿電壓低的元件外周部20產(chǎn)生擊穿。如上所述，這是由于，周邊區(qū)域22的雜質(zhì)濃度與溝道層4的雜質(zhì)濃度為相同程度，在該條件下，在元件外周部20上形成npn結(jié)，在元件部21上形成np結(jié)。
然后，一直保持該狀態(tài)，結(jié)束擊穿。因此，在本實(shí)施例中，通過在元件外周部20上形成npn結(jié)，從初期到結(jié)束，在元件外周部20引起擊穿，擊穿位置不會改變。
如上所述，通過僅改變溝道層4及源極區(qū)域15形成的掩模，利用現(xiàn)有的工藝也可制造。因此，不增加掩模、工藝工序，也可謀求BVDS特性的穩(wěn)定化。
其次，參照圖14及圖15說明本發(fā)明第二及第三實(shí)施例的制造方法。另外，與第一實(shí)施例的制造方法重復(fù)的部分省略其說明。
第一工序(圖14)與第一實(shí)施例相同，形成保護(hù)環(huán)3、溝道層4及周邊區(qū)域22。
在n+型硅半導(dǎo)體襯底1上設(shè)置層積了外延層等的n-型半導(dǎo)體層，形成漏極區(qū)域10。
在整個面上設(shè)置氧化膜51及氮化膜52，形成利用抗蝕劑PR將保護(hù)環(huán)予定形成區(qū)域的氮化膜52開口的掩模。以注入能量50KeV、劑量1E15～2E15cm-2離子注入p型雜質(zhì)(例如硼(B))。在除去抗蝕劑PR后，進(jìn)行熱處理，在開口部形成LOCOS氧化膜的同時，使硼擴(kuò)散，形成保護(hù)環(huán)3(圖14(A))。
除去氮化膜52，在整個面上以注入能量50KeV、劑量1E13～3E13cm-2離子注入例如硼(B+)。
然后，設(shè)置抗蝕劑PR的掩模，僅露出保護(hù)環(huán)3外周的一部分。在露出的襯底表面計(jì)數(shù)摻雜n型雜質(zhì)(例如磷(P))。注入能量為100KeV，劑量為1E13～2E13cm-2程度(圖14(B))。
然后，進(jìn)行1100℃程度的熱處理，使硼擴(kuò)散，在元件部21的表面形成溝道層4。與此同時，在元件外周部20上形成與保護(hù)環(huán)3相接的p型周邊區(qū)域22。周邊區(qū)域22具有與溝道層4相同程度的雜質(zhì)濃度。并且，在周邊區(qū)域22內(nèi)形成比比溝道層4低濃度(p--)的第一p型區(qū)域24(圖14(C))。
之后，與第一實(shí)施例相同，進(jìn)行第二工序～第四工序，得到圖3所示的最終結(jié)構(gòu)。在元件部21上，通過溝道層4和n-型半導(dǎo)體層2形成pn結(jié)。并且，在元件外周部20上，通過襯底1、n-型半導(dǎo)體層2和周邊區(qū)域22、第一p型區(qū)域24、周邊n型區(qū)域23形成npn結(jié)。
圖15表示第三實(shí)施例的制造方法。
在圖14(B)中，在整個面上以注入能量50KeV、劑量1E13～3E13cm-2離子注入例如硼(B+)。
然后，設(shè)置抗蝕劑PR的掩模，僅露出保護(hù)環(huán)3外周的一部分。在露出的襯底表面以注入能量50KeV、1E13cm-2的程度離子注入p型雜質(zhì)(例如硼)。
然后，通過進(jìn)行熱處理，在周邊區(qū)域22內(nèi)形成比溝道層4高濃度(p)的第二p型區(qū)域34，在元件外周部20上形成npn結(jié)。
并且，與第一實(shí)施例相同，進(jìn)行第二工序～第四工序，得到圖4所示的最終結(jié)構(gòu)。
在第二實(shí)施例、第三實(shí)施例中，根據(jù)擊穿電壓選擇周邊區(qū)域22的雜質(zhì)濃度。因此，不需要改變溝道層4的雜質(zhì)濃度分布，而得到所希望的擊穿電壓，可將擊穿位置誘導(dǎo)至元件外周部20。
參照圖16及圖17，說明本發(fā)明第四實(shí)施例的制造方法。在此，與第一實(shí)施例重復(fù)的部分省略其說明。
第四實(shí)施例的半導(dǎo)體裝置的制造方法是形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部的半導(dǎo)體裝置的制造方法，其包括在作為上述元件部的漏極區(qū)域10的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹樱以谏鲜鲈庵懿啃纬煞聪驅(qū)щ娦椭苓厖^(qū)域的工序；形成介由絕緣膜與上述溝道層相接的柵極電極的工序；在與上述柵極電極鄰接的上述溝道層表面形成一導(dǎo)電型源極區(qū)域的工序；形成與上述源極區(qū)域接觸的第一電極、和與上述周邊反向?qū)щ娦蛥^(qū)域連接，并與上述第一電極電連接的第二電極的工序。
第一工序在構(gòu)成元件部的漏極區(qū)域10的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹?，在元件外周部形成反向?qū)щ娦椭苓厖^(qū)域以及在該周邊區(qū)域形成比該周邊區(qū)域深、且雜質(zhì)濃度高的周邊反向?qū)щ娦蛥^(qū)域的工序(圖16)。
在n+型硅半導(dǎo)體襯底1(未圖示)上設(shè)置層積了外延層等的n-型半導(dǎo)體層，形成漏極區(qū)域10。
在整個面上設(shè)置氧化膜51及氮化膜52，形成通過抗蝕劑PR將保護(hù)環(huán)予定形成區(qū)域的氮化膜52開口的掩模。以注入能量50KeV、劑量1E15～2E15cm-2離子注入p型雜質(zhì)(例如硼(B))。在除去抗蝕劑PR后，進(jìn)行熱處理，在開口部形成LOCOS氧化膜51s的同時，使硼擴(kuò)散，形成保護(hù)環(huán)3(圖16(A))。
進(jìn)一步除去氮化膜52，在整個面上以注入能量50KeV、劑量1E13～3E13cm-2離子注入例如硼。
然后，設(shè)置僅露出保護(hù)環(huán)3外周的一部分的抗蝕劑PR的掩模。在露出的襯底表面離子注入p型雜質(zhì)(例如硼(B))。注入能量為160KeV，劑量為1E15～3E15cm-2程度(圖16(B))。
然后，進(jìn)行1100℃程度的熱處理，使硼擴(kuò)散，在元件部21表面形成溝道層4。與此同時，在元件外周部20形成與保護(hù)環(huán)3相接的p型周邊區(qū)域22。周邊區(qū)域22具有與溝道層4相同程度的雜質(zhì)濃度。并且，在周邊區(qū)域22的內(nèi)側(cè)形成高濃度(p++)的周邊p型區(qū)域25。而且，通過達(dá)到n-型半導(dǎo)體層2的周邊p型區(qū)域25將n-型半導(dǎo)體層2的一部分本征化，并通過襯底1及周邊p型區(qū)域25形成與pin結(jié)近似的隧道結(jié)(圖16(C))。
第二工序形成介由絕緣膜與溝道層相接的柵極電極的工序。與第一實(shí)施例的第二工序相同，形成槽8、柵極氧化膜11、柵極電極13、連接部13a(參照圖11)。
第三工序(圖17)在與柵極電極鄰接的溝道層表面形成一導(dǎo)電型源極區(qū)域的工序。
形成露出源極區(qū)域的形成區(qū)域的抗蝕劑PR的掩模，在整個面上以注入能量140KeV、劑量5E15～6E15cm-2離子注入n型雜質(zhì)(例如砷(As))(圖17(A))。
接著，形成露出體區(qū)的形成區(qū)域及周邊區(qū)域22的一部分的抗蝕劑PR的掩模，以注入能量40KeV、劑量2E15～5E15cm-2離子注入p型雜質(zhì)(例如硼(B))(圖17(B))。
然后，在整個面上堆積6000程度的構(gòu)成層間絕緣膜的BPSG(BoronPhospho Silicate Glass)層16a，以900℃程度進(jìn)行回流處理。通過該熱處理，p型雜質(zhì)、n型雜質(zhì)分別擴(kuò)散，形成與槽8鄰接的源極區(qū)域15。并在源極區(qū)域15間形成體區(qū)14。同時，在周邊區(qū)域22表面形成高濃度(p+)的源極接觸區(qū)域26。另外，源極區(qū)域15和體區(qū)14的離子注入不限于上述順序，也可以替換。
由此，被槽8包圍的區(qū)域成為MOS晶體管40的單元，形成配置有多個單元的元件部21。在元件部21上，通過溝道層4和n-型半導(dǎo)體層2形成np結(jié)(圖17(C))。
第四工序形成與源極區(qū)域接觸的第一電極、和與周邊反向?qū)щ娦蛥^(qū)域連接，并與第一電極電連接的第二電極的工序。
與第一實(shí)施例的第四工序相同，形成第一源極電極17、柵極連接電極18、第二源極電極19，并將第一源極電極17及第二源極電極19電連接(參照圖13、圖6)。
第一源極電極17與第二源極電極連接，當(dāng)施加規(guī)定的漏極電壓時，在元件部21作為np結(jié)二極管動作，在元件外周部20作為與pin結(jié)近似的隧道二極管動作。
而且，當(dāng)達(dá)到規(guī)定的BVDS時，在擊穿電壓低的元件外周部20產(chǎn)生擊穿。這是由于，如上所述，周邊區(qū)域22的雜質(zhì)濃度與溝道層4的雜質(zhì)濃度為相同程度，在該條件下，在元件外周部20形成有隧道結(jié)，在元件部21上形成有np結(jié)。
而且，一直保持該狀態(tài)，直到擊穿結(jié)束。因此，在本實(shí)施例中，通過在元件外周部20形成隧道結(jié)，可從初期開始直至結(jié)束，在元件外周部20產(chǎn)生擊穿。即，由于沒有擊穿位置的變動，故BVDS值也不會變動。
另外，由于隧道結(jié)可減小電阻，故可提高過電流、過電壓、靜電等電氣承受力。
如上所述，源極接觸區(qū)域26可通過僅改變體區(qū)14形成的掩模而形成。并且，可在現(xiàn)有的工序上僅追加周邊p型區(qū)域25的形成工序而進(jìn)行制造。因此，可容易地謀求BVDS特性的穩(wěn)定化。
另外，周邊區(qū)域22的雜質(zhì)濃度如果是與溝道層4相同程度的以下，則可將擊穿誘導(dǎo)至元件外周部20。
圖18～圖20表示，在上述的第二實(shí)施例～第四實(shí)施例中，將周邊區(qū)域22設(shè)為與溝道層4不同的雜質(zhì)濃度，并由不同工序形成的情況。通過由不同工序形成溝道層4和周邊區(qū)域22，可不改變溝道層4的雜質(zhì)濃度分布，而設(shè)計(jì)元件外周部20的耐壓。
圖18是第二實(shí)施例的情況。首先，如圖18(A)所示，設(shè)置將溝道層的形成區(qū)域開口的掩模，以達(dá)到所希望的閾值為條件離子注入溝道層的雜質(zhì)。然后，如圖18(B)所示，設(shè)置將周邊區(qū)域的形成區(qū)域開口的掩模，以得到規(guī)定耐壓為條件離子注入雜質(zhì)。另外，該情況與圖14的情況不同，不必進(jìn)行計(jì)數(shù)摻雜，只要離子注入比溝道層低濃度的雜質(zhì)即可。然后，進(jìn)行熱處理，如圖18(C)，形成溝道層4和周邊區(qū)域22。因此，不需要第一反向?qū)щ娦蛥^(qū)域24的形成工序。
圖19是第三實(shí)施例的情況。此時也離子注入溝道層的雜質(zhì)(圖19(A))，并向周邊區(qū)域的形成區(qū)域離子注入比溝道層高濃度的雜質(zhì)(圖19(B))。然后，進(jìn)行熱處理，形成溝道層4和周邊區(qū)域22(圖19(C))。因此，不需要第二反向?qū)щ娦蛥^(qū)域34的形成工序。
圖20是第四實(shí)施例的情況。此時也離子注入溝道層的雜質(zhì)(圖20(A))，并向周邊區(qū)域的形成區(qū)域離子注入比溝道層高濃度的雜質(zhì)(圖20(B))。然后，進(jìn)行熱處理，形成溝道層4和比溝道層4深的周邊區(qū)域22(圖20(C))。因此，不需要周邊反向?qū)щ娦蛥^(qū)域25的形成工序。
另外，圖18～圖20中，即使替換溝道層4及周邊區(qū)域22的離子注入也是相同的。
以上，在第一～第四實(shí)施例中說明了設(shè)置分別在保護(hù)環(huán)3的外側(cè)與保護(hù)環(huán)3相接的周邊區(qū)域22的情況。但不限于此，例如也可以與保護(hù)環(huán)3分開而設(shè)置周邊區(qū)域22，并在周邊區(qū)域22內(nèi)設(shè)置周邊n型區(qū)域23或周邊p型區(qū)域25。
另外，在本實(shí)施例中，以n溝道型MOSFET為例進(jìn)行了說明，但對于導(dǎo)電型相反的MOSFET，同樣也可以實(shí)施。
另外，不限于MOSFET，只要是IGBT等絕緣柵型半導(dǎo)體元件，則可同樣實(shí)施，得到同樣的效果。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具有元件部，其具有構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底、設(shè)于所述襯底表面上的反向?qū)щ娦蜏系缹印⒔橛山^緣膜與所述溝道層相接而設(shè)置的柵極電極、設(shè)于與所述柵極電極鄰接的所述溝道層表面上的一導(dǎo)電型源極區(qū)域；元件外周部，其包圍所述元件部的外周；反向?qū)щ娦椭苓厖^(qū)域，其設(shè)于所述元件外周部；第一電極，其與所述元件部的所述源極區(qū)域接觸；第二電極，其設(shè)于所述周邊區(qū)域上，與所述元件外周部電連接，將漏極-源極間的擊穿位置誘導(dǎo)至所述元件外周部。
2.一種半導(dǎo)體裝置，其特征在于，具有元件部，其具有構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底、設(shè)于所述襯底表面上的反向?qū)щ娦蜏系缹?、介由絕緣膜與所述溝道層相接而設(shè)置的柵極電極、設(shè)于與所述柵極電極鄰接的所述溝道層表面上的一導(dǎo)電型源極區(qū)域；元件外周部，其包圍所述元件部的外周；反向?qū)щ娦椭苓厖^(qū)域，其設(shè)于所述元件外周部；周邊一導(dǎo)電型區(qū)域，其設(shè)于所述周邊區(qū)域；第一電極，其與所述元件部的所述源極區(qū)域接觸；第二電極，其與所述周邊一導(dǎo)電型區(qū)域接觸，所述元件外周部的擊穿電壓比所述元件部的擊穿電壓低。
3.如權(quán)利要求1或2中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述周邊區(qū)域具有與所述溝道層相同程度的雜質(zhì)濃度。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，在所述周邊區(qū)域內(nèi)設(shè)置比該周邊區(qū)域雜質(zhì)濃度低的第一反向?qū)щ娦蛥^(qū)域。
5.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，在所述周邊區(qū)域內(nèi)設(shè)置比該周邊區(qū)域雜質(zhì)濃度高的第二反向?qū)щ娦蛥^(qū)域。
6.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述周邊一導(dǎo)電型區(qū)域具有與所述源極區(qū)域相同程度的雜質(zhì)濃度。
7.一種半導(dǎo)體裝置，其特征在于，具有元件部，其具有構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底、設(shè)于所述襯底表面上的反向?qū)щ娦蜏系缹?、介由絕緣膜與所述溝道層相接而設(shè)置的柵極電極、設(shè)于與所述柵極電極鄰接的所述溝道層表面上的一導(dǎo)電型源極區(qū)域；元件外周部，其包圍所述元件部的外周；反向?qū)щ娦椭苓厖^(qū)域，其設(shè)于所述元件外周部；第一電極，其與所述元件部的所述源極區(qū)域接觸；第二電極，其與所述周邊反向?qū)щ娦蛥^(qū)域連接，將所述元件外周部設(shè)為比所述元件部低的低電阻。
8.如權(quán)利要求1或7所述的半導(dǎo)體裝置，其特征在于，在所述周邊區(qū)域設(shè)置比該周邊區(qū)域深、且雜質(zhì)濃度高的周邊反向?qū)щ娦蛥^(qū)域。
9.如權(quán)利要求1或7所述的半導(dǎo)體裝置，其特征在于，所述周邊區(qū)域的雜質(zhì)濃度比所述溝道層的高，深度比所述溝道層深。
10如權(quán)利要求1、2或7中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述元件部包括與所述溝道層端部相接而設(shè)置的反向?qū)щ娦捅Ｗo(hù)環(huán)。
11.如權(quán)利要求1、2或7中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述第一電極和所述第二電極電連接。
12.一種半導(dǎo)體裝置的制造方法，在構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面設(shè)置反向?qū)щ娦蜏系缹樱纬膳渲肕OS晶體管的元件部和包圍該元件部的外周的元件外周部，其特征在于，包括在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成與所述周邊區(qū)域及所述元件部電連接的電極的工序；
13.一種半導(dǎo)體裝置的制造方法，在構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面設(shè)置反向?qū)щ娦蜏系缹?，形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部，其特征在于，包括在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；在所述周邊區(qū)域表面形成周邊一導(dǎo)電型區(qū)域的工序；形成與所述周邊一導(dǎo)電型區(qū)域接觸，且與所述元件部電連接的電極的工序。
14.一種半導(dǎo)體裝置的制造方法，形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部，其特征在于，包括在所述元件部的構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹?，在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成介由絕緣膜與所述溝道層相接的柵極電極的工序；在與所述柵極電極鄰接的所述溝道層表面形成一導(dǎo)電型源極區(qū)域，并在所述周邊區(qū)域表面形成周邊一導(dǎo)電型區(qū)域的工序；形成與所述源極區(qū)域接觸的第一電極、和與所述周邊一導(dǎo)電型區(qū)域接觸，并與所述第一電極電連接的第二電極的工序。
15.如權(quán)利要求13或14中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述周邊區(qū)域內(nèi)形成比該周邊區(qū)域雜質(zhì)濃度低的第一反向?qū)щ娦蛥^(qū)域。
16.如權(quán)利要求13或14中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述周邊區(qū)域內(nèi)形成比該周邊區(qū)域雜質(zhì)濃度高的第二反向?qū)щ娦蛥^(qū)域。
17.如權(quán)利要求12～14中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，使所述元件外周部的擊穿電壓比所述元件部的擊穿電壓低。
18.一種半導(dǎo)體裝置的制造方法，在構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面設(shè)置反向?qū)щ娦蜏系缹?，形成配置MOS晶體管的元件部和包圍該元件部的外周的元件外周部，其特征在于，包括在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成與所述周邊反向?qū)щ娦蛥^(qū)域及所述元件部電連接的電極的工序。
19.一種半導(dǎo)體裝置的制造方法，形成配置MOS晶體管的元件部、和包圍該元件部的外周的元件外周部，其特征在于，包括在所述元件部的構(gòu)成漏極區(qū)域的一導(dǎo)電型半導(dǎo)體襯底表面形成反向?qū)щ娦蜏系缹?，并在所述元件外周部形成反向?qū)щ娦椭苓厖^(qū)域的工序；形成介由絕緣膜與所述溝道層相接的柵極電極的工序；在與所述柵極電極鄰接的所述溝道層表面形成一導(dǎo)電型源極區(qū)域的工序；形成與所述源極區(qū)域接觸的第一電極、和與所述周邊反向?qū)щ娦蛥^(qū)域連接，并與所述第一電極電連接的第二電極的工序。
20.如權(quán)利要求12、18、19中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述周邊區(qū)域形成比該周邊區(qū)域深、且雜質(zhì)濃度高的周邊反向?qū)щ娦蛥^(qū)域。
21.如權(quán)利要求12、18、19中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，使所述周邊區(qū)域的雜質(zhì)濃度比所述溝道層的高，使所述周邊區(qū)域的深度比所述溝道層深。
22.如權(quán)利要求12、18、19中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，將所述元件外周部的電阻值形成為比所述元件部的電阻值低。
23.如權(quán)利要求12、13、14、18、19中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，所述周邊區(qū)域與所述溝道層由同一工序形成。
全文摘要
一種半導(dǎo)體裝置及其制造方法，在現(xiàn)有的功率MOSFET中，由于在元件部產(chǎn)生擊穿，在保護(hù)環(huán)結(jié)束，故存在擊穿位置移動，產(chǎn)生擊穿電壓不穩(wěn)定的蠕變現(xiàn)象的問題。在本發(fā)明中，在包圍元件部的元件外周部形成npn結(jié)或pin結(jié)，施加與元件部的源極電極相同的電位，使元件外周部的擊穿電壓通常比元件部的擊穿電壓低?；蛘撸档驮庵懿康碾娮?。由此，擊穿通常在元件外周部產(chǎn)生，擊穿電壓穩(wěn)定。并且，由于在脆弱的柵極氧化膜不產(chǎn)生擊穿，從而防止擊穿引起的破壞。另外，由于電阻變低，故靜電破壞承受力提高。
文檔編號H01L21/822GK1794451SQ200510124780
公開日2006年6月28日 申請日期2005年11月15日 優(yōu)先權(quán)日2004年11月15日
發(fā)明者金子守 申請人:三洋電機(jī)株式會社