專利名稱：半導體成像器件及其制造方法
技術領域：
本發(fā)明一般涉及半導體器件，尤其涉及一種構成CMOS成像裝置的半導體光檢測器件(photodetection device)。
背景技術：
現(xiàn)今，CMOS成像裝置廣泛用于具有攝影機、數(shù)字照相機等的便攜式電話中。相比CCD成像裝置，CMOS成像裝置的優(yōu)勢特征在于其結(jié)構簡單，并且能夠以低成本進行生產(chǎn)。
圖1示出了這種CMOS成像裝置100的結(jié)構。
參考圖1，CMOS成像裝置100包括光檢測區(qū)101A，在光檢測區(qū)101A中大量的CMOS像素元件10排成行和列，其中行選擇電路101B和信號讀取電路101C設置為與光檢測區(qū)101A中的CMOS像素元件10相配合。在此，行選擇電路101B選擇所需CMOS像素元件10的轉(zhuǎn)移控制線TG、復位控制線RST及選擇控制線SEL，而信號讀取電路101C供應復位電壓至復位電壓線VR，并從該像素讀出信號電壓，該信號電壓被輸出到信號讀取線SIG。
圖2示出了圖1的CMOS成像裝置100中采用的用于一個像素的CMOS器件10的結(jié)構。
參考圖2，光電二極管10D與電源端10A連接，該電源端10A與復位電壓線VR連接并被供應復位電壓，其中光電二極管10D經(jīng)由受復位控制線RST上的復位信號控制的復位晶體管10B和受轉(zhuǎn)移控制線TG上的轉(zhuǎn)移控制信號控制的轉(zhuǎn)移柵晶體管10C，以反向偏置狀態(tài)與電源端10A連接。因此，通過光照而在光電二極管10D中形成的光電子聚集在浮置擴散區(qū)(floatingdiffusion region)FD中，其中該浮置擴散區(qū)FD構成復位晶體管10B與轉(zhuǎn)移柵晶體管10C之間的中間節(jié)點。由此將光電子轉(zhuǎn)換成浮置擴散區(qū)FD中的電壓。
在圖2的結(jié)構中，響應于來自光電二極管10D的光電子而在浮置擴散區(qū)FD中如此形成的電壓信號被讀取晶體管10F接收，讀取晶體管10F由來自電源端10A的電源電壓驅(qū)動，其中讀取晶體管10F構成源極跟隨電路，并經(jīng)由與讀取晶體管10F串聯(lián)連接的選擇晶體管10S將輸出信號供應至信號線SIG。選擇晶體管10S受選擇控制線SEL上的選擇控制信號控制，并且響應于通過選擇控制線SEL上的選擇控制信號對選擇晶體管10S的激活，在信號線SIG上獲得讀取晶體管10F的輸出。
圖3為說明圖2的CMOS像素元件10的操作的示意圖。
參考圖3，選擇控制線SEL上的選擇控制信號首先升高，并且由于選擇晶體管10S的導通使得包括所需CMOS像素元件的一行CMOS像素元件被選取。
接下來，復位控制線RST上的復位信號變高，導致復位晶體管10B導通。由此，浮置擴散區(qū)FD被充電至初始狀態(tài)(復位)。在此階段，請注意，轉(zhuǎn)移柵晶體管10C是截止的。響應于復位信號的升高，浮置擴散區(qū)FD的電勢同時升高，并且浮置擴散區(qū)FD的這種升高電勢的影響經(jīng)由處于導通狀態(tài)的讀取晶體管10F和選擇晶體管10S也被轉(zhuǎn)移到信號線SIG，然而請注意，信號線SIG的這種升高并不用于讀取信號。
然后，復位信號變低，并且浮置擴散區(qū)FD的電勢被讀取晶體管10F讀出到信號線SIG，同時保持轉(zhuǎn)移柵晶體管10C處于截止狀態(tài)。由此，實現(xiàn)噪聲電平(noise level)的讀取。
此外，在前述噪聲電平讀取之后，轉(zhuǎn)移控制線TG上的轉(zhuǎn)移控制信號變高，并且聚集在光電二極管10D中的電荷經(jīng)由轉(zhuǎn)移柵晶體管10C轉(zhuǎn)移至浮置擴散區(qū)FD。由此，轉(zhuǎn)移的電荷量Q使浮置擴散區(qū)FD的電勢變?yōu)棣＝Q/C，其中C為浮置擴散區(qū)FD的電容。因此，在轉(zhuǎn)移控制信號變低之后，浮置擴散區(qū)FD的電勢被讀取晶體管10F讀出，并經(jīng)由選擇晶體管10S輸出到信號線SIG。
參考文獻專利文獻1日本特開平11-274450公報專利文獻2日本特開平2001-15727公報專利文獻3日本特開平11-284166公報發(fā)明內(nèi)容圖4A和4B為分別以剖視圖和俯視圖示出圖2的電路中晶體管10C和光電二極管10D的示意圖。
圖4A和4B相應于專利文獻1的結(jié)構，其中晶體管10C形成在由淺槽隔離(STI)器件隔離區(qū)21I在硅襯底21上限定的p型有源區(qū)21上，并且經(jīng)由柵極絕緣膜22形成與p型溝道區(qū)21P相對應的多晶硅柵電極23，其中該柵極絕緣膜22為高質(zhì)量的絕緣膜，通常為熱氧化膜。
此外，在位于柵電極23一側(cè)的硅襯底21中形成構成光電二極管10D的n型擴散區(qū)21D，并且在柵電極23的另一側(cè)形成構成浮置擴散區(qū)FD的n+型擴散區(qū)21N。
在操作中，擴散區(qū)21D耗盡，并響應于入射光的照射而形成光電子。然后促使如此形成的光電子在電荷轉(zhuǎn)移操作模式時經(jīng)由在柵電極23正下方形成的轉(zhuǎn)移柵晶體管10C的溝道區(qū)21P流至擴散區(qū)21N，如圖4A中的箭頭所示，并引起擴散區(qū)21N中的電勢變化。
在圖4A和4B的結(jié)構中，在n型擴散區(qū)21D的表面上形成p+型高摻雜擴散區(qū)的屏蔽層21P+，以避免由于硅襯底表面處的界面狀態(tài)而在擴散區(qū)21D中產(chǎn)生漏電流。由此，n型擴散區(qū)21D形成埋置擴散區(qū)。通過在n型擴散區(qū)21D的表面上形成這種P+型屏蔽層21P+，通過由P+型屏蔽層21P+形成的勢壘將圖中以“×”表示的界面狀態(tài)與n型擴散區(qū)21D隔離開。
另一方面，當在n型擴散區(qū)21D的表面上形成這種P+型屏蔽層21P+時，會引起在圖4A中由箭頭示出的光電子路徑中圖中被圈出的部分電勢的升高，并且光電子至浮置擴散區(qū)21N的有效轉(zhuǎn)移受到抑制(prevent)。
鑒于此，專利文獻1公開了在與柵電極23相鄰的p+型屏蔽層21P+的部分形成p型擴散區(qū)21P-的技術，以降低這部分的勢壘，如圖5所示。在圖5中，與前述部分相應的那些部分以相同的附圖標記表示。
然而，在與CVD氧化膜24相鄰的硅襯底21的表面上形成這種p-型低勢壘高度區(qū)21P-的情況下，該CVD氧化膜24很可能含有雜質(zhì)，從而不可能符合要求地消除在硅襯底21的表面與CVD氧化膜24之間的界面處存在的界面狀態(tài)的影響，并且因此引起n型擴散區(qū)21D中的漏電流可能增加的問題。
鑒于此，專利文獻2和3提出一種將n型擴散區(qū)21D延伸至柵電極23正下方的部分的結(jié)構，如圖6所示，從而使光電子能夠有效流入柵電極23正下方的溝道區(qū)21P中，如圖中箭頭所示。由此，試圖提高光電子至浮置擴散區(qū)21N的轉(zhuǎn)移效率，同時有效屏蔽硅襯底21表面的界面狀態(tài)對光電子的影響。
然而，對于這種結(jié)構而言，低電勢的n型擴散區(qū)21D和形成勢壘的P+型擴散區(qū)21P+與前述p型溝道區(qū)21P相鄰，因此，沿光電子路徑獲取的電勢分布輪廓圖由于受到這些擴散區(qū)的影響而改變。因此，呈現(xiàn)出復雜的電勢分布輪廓圖，其中在中心部分處存在一個下降區(qū)，如圖7所示。
請注意，在溝道區(qū)21P中形成的、且在頂部存在下降區(qū)的勢壘用于收集電子，特別是在硅襯底21與柵極氧化膜22之間的界面處熱激發(fā)的熱電子，其中在下降區(qū)中如此聚集的電子可能向下移出(run down)勢壘并到達光電二極管的n型擴散區(qū)21D或者浮置擴散區(qū)21N。
在此，已經(jīng)到達浮置擴散區(qū)21N的電子由于被圖3的復位操作消除了，所以不會引起問題。此外，其剩余效果通過噪聲讀取步驟補償。然而，已經(jīng)到達光電二極管的擴散區(qū)21D的電子在圖3的電荷轉(zhuǎn)移步驟中與光電子一起被轉(zhuǎn)移至浮置擴散區(qū)21N，并形成暗電流。
在第一方案中，本發(fā)明提供一種半導體成像器件，包括硅襯底，其限定有有源區(qū)；柵電極，其相應于所述有源區(qū)中的溝道區(qū)經(jīng)由柵極絕緣膜形成在所述硅襯底上；光檢測區(qū)，其由第一導電類型的擴散區(qū)形成，所述光檢測區(qū)形成在位于所述柵電極的第一側(cè)的所述有源區(qū)中，從而使其頂部與所述硅襯底的表面分離，并且內(nèi)緣部分侵入位于所述柵電極正下方的溝道區(qū)下方；屏蔽層，其由第二導電類型的擴散區(qū)形成，所述屏蔽層形成在位于所述柵電極的所述第一側(cè)的所述硅襯底表面的所述有源區(qū)中，從而其內(nèi)緣部分與位于所述第一側(cè)的所述柵電極的側(cè)壁表面對準，所述屏蔽層形成為覆蓋位于所述柵電極的所述第一側(cè)的部分所述光檢測區(qū)；浮置擴散區(qū)，其由所述第一導電類型的擴散區(qū)形成，所述浮置擴散區(qū)形成在位于所述柵電極的第二側(cè)的所述有源區(qū)中；以及溝道區(qū)，其由所述第二導電類型的擴散區(qū)形成，所述溝道區(qū)形成在位于所述柵電極正下方的所述有源區(qū)中，所述溝道區(qū)包括第一溝道區(qū)部分，其具有所述第二導電類型，所述溝道區(qū)的第一端形成為與所述屏蔽層相鄰，所述溝道區(qū)的另一端侵入位于所述柵電極正下方的區(qū)域并覆蓋侵入所述溝道區(qū)下方的部分所述光檢測區(qū)；以及第二溝道區(qū)部分，具有所述第二導電類型，并形成為與所述浮置擴散區(qū)相鄰，所述第一溝道區(qū)部分含有所述第二導電類型的雜質(zhì)元素，且其雜質(zhì)濃度水平低于所述屏蔽層中的雜質(zhì)濃度水平，所述第二溝道區(qū)部分含有所述雜質(zhì)元素，且其濃度水平低于所述第一溝道區(qū)部分的所述雜質(zhì)濃度水平。
在另一方案中，本發(fā)明提供一種半導體成像器件，包括硅襯底，其限定有有源區(qū)；柵電極，其相應于所述有源區(qū)中的溝道區(qū)經(jīng)由柵極絕緣膜形成在所述硅襯底上；光檢測區(qū)，其由第一導電類型的擴散區(qū)形成，所述光檢測區(qū)形成在位于所述柵電極的第一側(cè)的所述有源區(qū)中，從而其頂部與所述硅襯底的表面分離，并且內(nèi)緣部分侵入位于所述柵電極正下方的溝道區(qū)下方；屏蔽層，其由第二導電類型的擴散區(qū)形成，所述屏蔽層形成在位于所述柵電極的所述第一側(cè)的所述硅襯底表面的所述有源區(qū)中，從而其內(nèi)緣部分與位于所述第一側(cè)的所述柵電極的側(cè)壁表面對準，所述屏蔽層形成為覆蓋位于所述柵電極的所述第一側(cè)的部分所述光檢測區(qū)；浮置擴散區(qū)，其由所述第一導電類型的擴散區(qū)形成，所述浮置擴散區(qū)形成在位于所述柵電極的第二側(cè)的所述有源區(qū)中；以及溝道區(qū)，其由所述第二導電類型的擴散區(qū)形成，所述溝道區(qū)形成在位于所述柵電極正下方的所述有源區(qū)中，
所述溝道區(qū)包括第一溝道區(qū)部分，其具有所述第二導電類型，所述溝道區(qū)的第一端形成為與所述屏蔽層相鄰，所述溝道區(qū)的另一端侵入位于所述柵電極正下方的區(qū)域并覆蓋侵入所述溝道區(qū)下方的部分所述光檢測區(qū)；以及第二溝道區(qū)部分，具有所述第二導電類型，并形成為與所述浮置擴散區(qū)相鄰，所述第一溝道區(qū)部分含有所述第二導電類型的雜質(zhì)元素，且其雜質(zhì)濃度水平低于所述屏蔽層中的雜質(zhì)濃度水平，所述第一溝道區(qū)部分和所述第二溝道區(qū)部分含有所述第一導電類型的雜質(zhì)元素和所述第二導電類型的雜質(zhì)元素，從而所述第二導電類型的載流子濃度水平在所述第一溝道區(qū)中大于所述第二溝道區(qū)中。
此外，根據(jù)本發(fā)明的另一方案，提供一種制造半導體成像器件的方法，包括如下步驟通過將第一導電類型的雜質(zhì)元素引入在硅襯底上限定的有源區(qū)中，在所述硅襯底的表面形成所述第一導電類型的第一擴散區(qū)，從而在所述有源區(qū)的整個表面上形成具有第一深度及第一雜質(zhì)濃度水平的所述第一擴散區(qū)；通過以第一掩模圖案覆蓋所述第一擴散區(qū)的第一部分并在使用所述第一掩模圖案作為掩模的同時以與所述第一擴散區(qū)交疊的關系將第二導電類型的雜質(zhì)元素引入所述有源區(qū)中，在所述第一擴散區(qū)的下方形成所述第二導電類型的光檢測區(qū)，從而將所述第二導電類型的所述雜質(zhì)元素引入至比所述第一深度更深的第二深度處；在使用所述第一掩模圖案作為掩模的同時，通過以與所述光檢測區(qū)交疊的關系將所述第一導電類型的雜質(zhì)元素引入所述有源區(qū)中直至所述第一深度或更淺的深度處，在所述光檢測區(qū)上形成所述第一導電類型的第二擴散區(qū)，從而所述第二擴散區(qū)含有所述第一導電類型的所述雜質(zhì)元素且具有高于所述第一擴散區(qū)的第二雜質(zhì)濃度水平；經(jīng)由柵極絕緣膜在所述硅襯底上形成柵電極，從而所述柵電極覆蓋所述第一擴散區(qū)與所述第二擴散區(qū)的邊界；在使用所述柵電極和第二掩模圖案作為掩模的同時，其中所述第二掩模圖案覆蓋相對于所述柵電極而位于與所述光檢測區(qū)相對的一側(cè)處的部分所述有源區(qū)，通過將所述第一導電類型的雜質(zhì)元素引入所述有源區(qū)中，在所述第二擴散區(qū)的表面上形成由所述第一導電類型的擴散區(qū)構成的屏蔽層，從而所述屏蔽層含有所述第一導電類型的所述雜質(zhì)元素且具有比所述第二雜質(zhì)濃度水平高的第三雜質(zhì)濃度水平；以及在使用所述柵電極和第三掩模圖案作為掩模時，其中所述第三掩模圖案覆蓋相對于所述柵電極而位于與所述光檢測區(qū)相對的一側(cè)處的部分所述有源區(qū)，通過將所述第二導電類型的雜質(zhì)元素引入所述有源區(qū)中，形成所述第二導電類型的浮置擴散區(qū)。
在又一方案中，本發(fā)明提供一種制造半導體成像器件的方法，包括如下步驟通過將第一導電類型的雜質(zhì)元素引入由器件隔離區(qū)在硅襯底上限定的有源區(qū)至比所述器件隔離區(qū)的底緣更深的第一深度，而在所述有源區(qū)中形成第一導電類型的第一擴散區(qū)；通過引入第二導電類型的雜質(zhì)元素至較淺的第二深度，在所述第一擴散區(qū)的表面上形成第二導電類型的第二擴散區(qū)；通過在相應于所述光檢測區(qū)的所述有源區(qū)上形成第一掩模圖案來覆蓋將要形成所述光檢測區(qū)的第一區(qū)，并在使用所述第一掩模圖案作為掩模的同時，通過將所述第二導電類型的雜質(zhì)元素引入所述有源區(qū)至比所述器件隔離區(qū)的底緣更深但不超過所述第一擴散區(qū)的底緣的深度，在所述第一擴散區(qū)中形成具有所述第二導電類型、并限定所述成像器件的光檢測區(qū)的阱；在使用所述第一掩模圖案作為掩模的同時，通過將所述第一導電類型的雜質(zhì)元素引入所述有源區(qū)至所述第二深度，形成具有所述第二導電類型但載流子濃度水平低于所述第一區(qū)的載流子濃度水平的第二區(qū)，從而在未被所述第一掩模圖案覆蓋的部分所述有源區(qū)中形成所述第二區(qū)；經(jīng)由柵極絕緣膜在所述硅襯底上形成柵電極，以覆蓋所述第一與第二部分之間的邊界部分；通過以第三掩模圖案覆蓋相對于所述柵電極與所述光檢測區(qū)相對的部分所述有源區(qū)，并在使用所述柵電極和所述第三掩模圖案作為掩模的同時，以與所述第二擴散區(qū)交疊的關系將第二雜質(zhì)元素引入所述有源區(qū)，在所述有源區(qū)中形成具有所述第二導電類型以及高于所述第一部分的載流子濃度水平的屏蔽層；以及通過將所述第一導電類型的雜質(zhì)元素引入位于與所述光檢測區(qū)相對的一側(cè)處的所述有源區(qū)中，在所述有源區(qū)中形成所述第一導電類型的浮置擴散區(qū)。
根據(jù)本發(fā)明，在將光電二極管和轉(zhuǎn)移柵晶體管集成在一硅襯底上并構成CMOS成像裝置的一部分的半導體成像器件中，通過形成構成光電二極管的擴散區(qū)而使其頂端部分侵入轉(zhuǎn)移柵晶體管的柵電極正下方的溝道區(qū)下方，并通過形成溝道區(qū)而使靠近光電二極管的部分溝道區(qū)與靠近浮置擴散區(qū)的部分溝道區(qū)相比具有增加的雜質(zhì)濃度水平或增加的載流子濃度水平并用作轉(zhuǎn)移傳輸柵晶體管的漏極區(qū)，可以在傳輸柵晶體管的溝道區(qū)中形成向浮置擴散區(qū)傾斜的勢壘。
通過這種結(jié)構，為了收集引入的光子在光電二極管的光接收操作模式中促使在位于硅襯底與柵極絕緣膜之間的界面處的溝道區(qū)中熱激發(fā)的大多數(shù)電子流至浮置擴散區(qū)，并且使光電二極管的擴散區(qū)的熱電子流入最小化。
由此，在讀取操作模式中由熱電子產(chǎn)生的噪聲受到了抑制，其中該讀取操作模式跟在上述光接收操作模式之后，并通過導通轉(zhuǎn)移柵晶體管來進行，以便在光電二極管的擴散區(qū)中聚集的光電子被轉(zhuǎn)移到浮置擴散區(qū)。因此，提高了半導體成像器件的S/N之比。在此，請注意在讀取操作模式之前進行的復位操作模式中，如此流入浮置擴散區(qū)中的熱電子被去除，因此光信號的檢測不受這些熱電子的影響。
此外，對于這種半導體成像器件而言，其中構成光電二極管的擴散區(qū)的頂端侵入位于轉(zhuǎn)移柵晶體管的溝道區(qū)正下方的區(qū)域，當轉(zhuǎn)移柵晶體管導通時，通過光電二極管形成的光電子不受硅襯底表面的表面狀態(tài)的影響，并且引起光電子流至浮置擴散區(qū)。因此，抑制了在讀取操作模式時出現(xiàn)的漏電流。
此外，對于在溝道區(qū)中具有這種傾斜的電勢輪廓圖的轉(zhuǎn)移柵晶體管而言，通過將微小的正電壓施加至晶體管的柵電極，在轉(zhuǎn)移柵晶體管截止的光電二極管的光接收操作模式中，能夠促進熱電子排放至浮置擴散區(qū)。
此外，對于在溝道區(qū)中具有傾斜的電勢輪廓圖的這種轉(zhuǎn)移柵晶體管而言，通過在光接收模式的操作中將微小的負電壓施加至柵電極，能夠抑制溝道區(qū)中熱電子的激發(fā)。因此，抑制了暗電流，并可以實現(xiàn)具有較大S/N之比的半導體器件。
當接合附圖閱讀以下的詳細說明時，本發(fā)明的其他目的和進一步特征會變得更清楚。


圖1為示出半導體成像器件的整體結(jié)構示意圖；圖2為示出采用圖1的半導體成像器件的CMOS成像裝置的結(jié)構示意圖；圖3為說明圖2的CMOS成像器件的操作示意圖；圖4A和4B為示出傳統(tǒng)的CMOS成像裝置的結(jié)構示意圖；圖5為示出另一傳統(tǒng)的CMOS成像裝置的結(jié)構示意圖；圖6為示出另一傳統(tǒng)的CMOS成像裝置的結(jié)構示意圖；圖7為說明圖5和6的CMOS成像裝置的問題的示意圖；圖8為示出根據(jù)本發(fā)明第一實施例的半導體成像器件的結(jié)構示意圖；圖9為示出在圖8的半導體成像器件的轉(zhuǎn)移柵晶體管的溝道區(qū)中形成的電勢分布輪廓圖的示意圖；圖10A-10E為示出圖8的半導體成像器件的制造工藝的示意圖；圖11A和11B為示出圖8的半導體成像器件的結(jié)構的俯視圖；圖12為示出在圖8的半導體成像器件的檢測操作時驅(qū)動轉(zhuǎn)移柵晶體管的實例的示意圖；圖13A和13B為示出根據(jù)本發(fā)明第二實施例的半導體成像器件的制造工藝的示意圖；圖14為根據(jù)本發(fā)明第二實施例的半導體成像器件的結(jié)構示意圖；圖15A和15B為示出根據(jù)本發(fā)明第三實施例的半導體成像器件的制造工藝的示意圖；圖16A-16D為示出根據(jù)本發(fā)明第四實施例的半導體成像器件的制造工藝的示意圖；圖17A和17B為示出在根據(jù)本發(fā)明第五實施例的半導體成像器件的檢測操作時驅(qū)動轉(zhuǎn)移柵晶體管的實例的示意圖。
具體實施例方式圖8為示出根據(jù)本發(fā)明第一實施例的半導體成像器件40的橫截面結(jié)構的示意圖，其中半導體成像器件40對應于圖2的CMOS成像裝置的晶體管10C和光電二極管10D。
參考圖8，半導體成像器件40形成在由STI器件隔離結(jié)構41I在硅襯底41上限定的p型器件區(qū)41A中，其中相應于在器件區(qū)41A中形成的溝道區(qū)，在硅襯底41上經(jīng)由通常為熱氧化膜的柵極絕緣膜42形成多晶硅柵電極43。
在有源區(qū)41A中，在柵電極43的第一側(cè)形成n型擴散區(qū)41D，作為光電二極管10D的光檢測區(qū)，并且在擴散區(qū)41D的表面部分上形成p+型擴散區(qū)41P+，作為屏蔽層。此外，相對于柵電極43在擴散區(qū)41D相對側(cè)的有源區(qū)41A中形成n+型擴散區(qū)41N，作為浮置擴散區(qū)FD。
此外，在硅襯底41上形成CVD氧化膜44，以覆蓋包括柵電極43在內(nèi)的器件區(qū)41A。
在本實施例中，n型擴散區(qū)41D形成為其構成內(nèi)緣部分的頂端部分侵入溝道區(qū)下方的區(qū)域，該溝道區(qū)形成在柵電極43的正下方，因此在擴散區(qū)41D中形成的光電子能夠在晶體管導通時穿過溝道區(qū)流至浮置擴散區(qū)41N，而不通過形成高勢壘的屏蔽層41P+。
因此，請注意本實施例通過與浮置擴散區(qū)41N相鄰的第一p型區(qū)41P1以及與屏蔽層相鄰的第二p型區(qū)41P2形成溝道區(qū)，并且p型區(qū)41P2中的p型雜質(zhì)元素的濃度水平(P2)設置為大于p型區(qū)41P1中的p型雜質(zhì)元素的濃度水平(P1)(P2＞P1)，但小于屏蔽層41P+中p型雜質(zhì)元素的濃度水平(P3)(P3＞P2＞P1)。在此，請注意p型區(qū)41P2形成為覆蓋侵入溝道區(qū)下方的部分n型擴散區(qū)41D。
對于這種在溝道區(qū)中形成有傾斜的雜質(zhì)濃度水平的結(jié)構，鑒于p型區(qū)形成有阻擋電子的壘，在光電子的路徑中，特別是在柵電極43正下方的溝道區(qū)中，形成電勢梯度，如圖9所示，從而該電勢梯度朝向浮置擴散區(qū)41N傾斜。
因此，即使在成像裝置的光接收操作模式期間，引起在形成溝道區(qū)的Si晶體的導帶中激發(fā)出熱電子并在硅襯底41與柵極絕緣膜42之間的界面處形成熱電子時，這些熱電子沿著電勢梯度被立即排放至浮置擴散區(qū)41N，而不會在溝道區(qū)中出現(xiàn)熱電子的聚集。在這種光接收操作模式期間，請注意轉(zhuǎn)移柵晶體管10C截止，以使得光電子在擴散區(qū)41D中聚集。此外，因為由p型區(qū)41P2在溝道區(qū)與擴散區(qū)41D之間形成勢壘，所以在溝道區(qū)中形成的熱電子不會流至擴散區(qū)41D，并且在檢測操作時不會發(fā)生通過除了光電子之外的電子在擴散區(qū)41D中聚集的機理而產(chǎn)生噪聲的問題。特別是通過如圖9所示在p型區(qū)41P2中形成的電勢尖峰部分A與同樣如圖9所示在p型區(qū)41P1中形成的電勢平坦部分B之間形成0.15V或更大的電勢差，能夠?qū)系绤^(qū)中形成的99％或更多的熱電子排放至浮置擴散區(qū)41N，并且在光接收操作模式時能夠有效抑制噪聲的聚集(collection)。通過將此電勢差增加0.1V，由熱電子產(chǎn)生且流入擴散區(qū)41D的電荷量以1/40-1/50的系數(shù)下降。
此外，對于這種結(jié)構而言，通過以與柵電極43的邊緣部對準的方式形成的p+型屏蔽層41P+，從硅襯底表面將擴散區(qū)41D有效屏蔽。由此，有效地屏蔽了在硅襯底41與CVD氧化膜44之間的界面處存在的界面狀態(tài)對擴散區(qū)41D的影響。
因為p型區(qū)41P2在光電子的傳輸路徑上形成勢壘，所以在某種程度上抑制了在這部分中的光電子轉(zhuǎn)移，其中通過將p型區(qū)41P2和41P1的雜質(zhì)濃度水平設置為相比屏蔽層41P+中的雜質(zhì)濃度水平充分地小，而使本發(fā)明可以將此勢壘對轉(zhuǎn)移效率的影響最小化。此外，因為如前所述在p型區(qū)41P2后面的p型區(qū)41P1中形成有朝向浮置擴散區(qū)41N傾斜的電勢梯度，所以光電子作為一個整體有效地經(jīng)過溝道區(qū)，并且本發(fā)明的成像裝置能夠獲得可與前述專利文獻2和3的成像裝置相比的轉(zhuǎn)移效率。
下面，將描述半導體成像器件40的制造工藝。
參考圖10A，通過器件隔離結(jié)構41I在硅襯底41上形成p型器件區(qū)41A，其中在圖10A的步驟中，經(jīng)由形成在硅襯底41上的抗蝕圖案R1進行離子注入工藝，以露出器件區(qū)41A。此外，在使用抗蝕圖案R1作為掩模的同時，在加速電壓為10-30keV、劑量為0.5-2.0×1012cm-2及角度為7度的條件下注入B+。由此，在整個器件區(qū)41A上形成構成p型區(qū)41P1的p型擴散區(qū)。
接下來，在圖10B的步驟中，在硅襯底41上形成抗蝕圖案R2，以露出將要形成光電二極管10D的擴散區(qū)41D的區(qū)域，并且在使用抗蝕圖案R2作為掩模的同時，首先在加速電壓為110-150keV、劑量為1-3×1012cm-2及角度為7度的條件下，接下來在加速電壓為180-220keV、劑量為1-3×1012cm-2及角度為7度的條件下，在硅襯底41中進行P+的離子注入工藝。由此，形成n型擴散區(qū)41D。
此外，在圖10B的步驟中，使用相同的抗蝕圖案R2作為掩模，通過在加速電壓為10-30keV、劑量為1-3×1012cm-2及角度為7度的條件下進行離子注入工藝將B+引入硅襯底41中。由此，在擴散區(qū)41D的表面部分上形成構成p型區(qū)41P2的p型擴散區(qū)，并且該擴散區(qū)中的雜質(zhì)濃度水平超過擴散區(qū)41P1中的雜質(zhì)濃度水平。
接下來，在圖10C的步驟中，通過在800℃下進行熱氧化處理在硅襯底41上形成4-10nm厚的熱氧化膜作為柵極絕緣膜42，并通過CVD工藝在柵極絕緣膜42上形成約180nm厚的多晶硅膜。此外，通過將多晶硅膜圖案化，形成多晶硅柵電極43和柵極絕緣膜42，以使其跨越擴散區(qū)41D和擴散區(qū)41P1，且柵長為0.4-0.8μm。因此，請注意柵電極43與n型擴散區(qū)41D的交疊長度L設置為例如0.15-0.40μm。
此外，在圖10D的步驟中，在圖10C的結(jié)構上形成抗蝕圖案R3，以使其露出部分柵電極43和形成屏蔽層41P+的區(qū)域，并在使用抗蝕圖案R3作為掩模的同時，在加速電壓為5-15keV、劑量為1-5×1013cm-2及角度為7度的條件下進行B+的離子注入工藝，從而將B+引入硅襯底中。由此，以與柵電極43的側(cè)壁表面對準的方式形成屏蔽層41P+。如此形成的屏蔽層41P+從柵電極43的側(cè)壁表面延伸至位于相反側(cè)的器件隔離結(jié)構41I，其中請注意屏蔽層41P+以基本上均勻的濃度水平而含有如此引入的B。
此外，在圖10E的步驟中，形成抗蝕圖案R4，其露出相對于柵電極43而位于屏蔽層41P+相對側(cè)的部分器件區(qū)41A，并且在使用抗蝕圖案R4作為掩模的同時，在加速電壓為10-30keV、劑量為2-50×1012cm-2及角度為0度的條件下，在硅襯底41中進行P+的離子注入工藝。由此，以與柵電極43對準的方式形成n+型擴散區(qū)41N作為浮置擴散區(qū)FD。
此外，通過在圖10E的結(jié)構上形成CVD膜44，獲得圖8的半導體成像器件40。
圖11A以俯視圖示出了圖10B狀態(tài)的硅襯底41。
參考圖11A，能夠看出在STI器件隔離結(jié)構41I內(nèi)部形成有器件區(qū)41A，并且在器件區(qū)41A中形成有n型擴散區(qū)41D，且其與器件隔離結(jié)構41I的偏移量至少為0.2μm。此外，能夠看出以與n型擴散區(qū)41D對準的方式形成有p型擴散區(qū)41P2。
圖11B以俯視圖示出了圖10E狀態(tài)的硅襯底41。
參考圖11B，能夠看出有源區(qū)41A相對于柵電極43在n型擴散區(qū)41D這一側(cè)以與柵電極43對準的方式形成有屏蔽層41P+，并且n型擴散區(qū)41D的內(nèi)緣部分侵入柵電極43正下方的區(qū)域。
此外，相對于柵電極43在與屏蔽層41P+相對的一側(cè)處的有源區(qū)41A中以與柵電極43對準的方式形成n型擴散區(qū)41N。
圖12示出了圖8的半導體成像器件在光接收操作模式時在溝道區(qū)中形成的電勢。
通常，在CMOS成像裝置中，在光電二極管10D的光接收操作模式期間轉(zhuǎn)移柵晶體管10C的柵壓設置為0V。如參考圖9所說明的一樣，本實施例在晶體管10C的溝道區(qū)中產(chǎn)生電勢梯度，并且阻止溝道區(qū)中激發(fā)的熱電子流至光電二極管10D，而促進所述熱電子流至浮置擴散區(qū)41N。這種狀態(tài)在圖12中由虛線示出。
另一方面，圖12的實線示出了在光接收操作模式期間施加至柵電極43的柵壓設置為+0.3-0.7V的情況。
因此，通過在CMOS成像裝置的光接收操作模式期間將較小的正電壓施加至轉(zhuǎn)移柵晶體管10C的柵電極43，流經(jīng)圖8中由箭頭示出的路徑的電子的電勢，尤其是處于較淺深度處因而沿著柵電極43附近的路徑輸送電子的部分中，受到前述較小柵壓的顯著影響。因此，電子的電勢高度顯著降低，如圖12中由箭頭A所示。相反，在溝道區(qū)41P2中通過處于較大深度處的硅襯底41傳輸電子，柵電極的影響較小，并且電子的電勢僅改變較小的量，如圖12中由箭頭B所示。
因此，通過將較小的正電壓施加至轉(zhuǎn)移柵晶體管10C的柵電極43，可以進一步增加溝道區(qū)中形成的電勢梯度。由此，能夠進一步抑制噪聲的產(chǎn)生。
圖13A和13B為示出根據(jù)本發(fā)明第二實施例圖10B的離子注入工藝的修改的示意圖，而圖14為示出根據(jù)圖13A和13B的工藝制造的半導體成像器件40A的示意圖。
參考圖13A和13B，本實施例將在圖10B的步驟中形成p型擴散區(qū)41P2的同時在硅襯底41上形成的抗蝕圖案R2的厚度設置為約1μm，并且以7度角至少在兩個方向上對n型擴散區(qū)41D的表面進行B+的離子注入。
在這種情況下，如圖13B所示，在抗蝕圖案R2的掩蔽(shadow)部分中減少離子注入的劑量，并且在p型區(qū)41P2與p型擴散區(qū)41P1之間形成具有中間雜質(zhì)濃度水平的區(qū)域41pm。
因此，在圖10C的工藝及之后的工藝應用于這種結(jié)構的情況下，在p型擴散區(qū)41P1(具有B濃度水平P1)與p型擴散區(qū)41P2(具有B濃度水平P2)之間形成具有B濃度水平Pm的p型擴散區(qū)41pm，從而B濃度水平Pm介于P1與P2之間(P2＞Pm＞P1)。
例如，當形成寬度為0.15μm的中間區(qū)41Pm，并且柵電極43下面的n型擴散區(qū)41D的交疊為0.3μm時，與中間區(qū)41Pm相鄰的區(qū)域41P2的寬度也約為0.15μm。
因此，通過在區(qū)域41P2與41P1之間形成中間區(qū)41Pm，在如圖所示的溝道區(qū)中形成的電勢改變了，從而平坦部分減少了。因此，可進一步促進將熱電子排放至浮置擴散區(qū)。
在圖14的實例中，請注意僅在擴散區(qū)41P1和41P2的表面部分上形成屏蔽層41P+，同時也通過這種結(jié)構，屏蔽層41P+能夠有效屏蔽硅襯底表面上的表面狀態(tài)對擴散區(qū)41D中激發(fā)的光電子的影響。
圖15A和15B示出根據(jù)本發(fā)明第三實施例的半導體成像器件40B的制造工藝，其中與前述部分相應的那些部分以相同的附圖標記表示，并省略對他們的描述。
圖15A示出了除了p型擴散區(qū)41P2形成在比p型擴散區(qū)41P1更淺的水平高度處之外與圖10B的工藝相應的工藝。例如，在圖15A的步驟中，在使用抗蝕圖案R2作為掩模的同時，在加速電壓為8-15keV、劑量為0.5-3.0×1012cm-2及角度為7度的條件下，以與n型擴散區(qū)41D交疊的關系進行B+的離子注入工藝。
由于這種離子注入工藝，如圖15B所示，在圖10C的步驟之后獲得的結(jié)構中，僅在溝道區(qū)的表面部分形成p型區(qū)41P2，該P型區(qū)41P2在位于柵電極43正下方的溝道區(qū)中形成勢壘，因此，可以通過施加至柵電極43的柵電壓容易地控制勢壘。由此，可以提高在轉(zhuǎn)移操作模式中光電子的轉(zhuǎn)移效率，以經(jīng)由轉(zhuǎn)移柵晶體管10C將光電子從擴散區(qū)轉(zhuǎn)移至浮置擴散區(qū)41N。
此外，對于圖15B的結(jié)構而言，相比p型擴散區(qū)41P2，能夠以增加的深度形成p型擴散區(qū)41P1，并且能夠抑制n型擴散區(qū)41D與n型擴散區(qū)41N之間的擊穿。
圖16A-16D示出根據(jù)本發(fā)明第四實施例的半導體成像器件40C的制造工藝，其中與前述部分相應的那些部分以相同的附圖標記表示，并省略對他們的描述。
參考圖16A，在使用抗蝕圖案RA作為掩模的同時，首先在加速電壓為110-150keV、劑量為1-3×1022cm-2及角度為7度的條件下，接下來在加速電壓為180-220keV、劑量為0.5-1.5×1012cm-2及角度為7度的條件下，并進一步在加速電壓為300-600keV、劑量為0.5-1.5×1012cm-2的條件下，將P+引入硅襯底41中的部分有源區(qū)41A中。由此，在比器件隔離結(jié)構41I的底緣更低的深度處形成n型擴散區(qū)41D，其中器件隔離結(jié)構41I底緣的深度為350-400nm。
此外，在圖16A的步驟中，在使用相同的抗蝕圖案RA作為掩模的同時，在加速電壓為10-30keV、劑量為2-5×1012cm-2及角度為7度的條件下，通過離子注入工藝引入B+。由此，在n型擴散區(qū)41D的表面上形成p型擴散區(qū)41P2。
接下來，在圖16B的步驟中，抗蝕圖案RB形成為露出器件隔離結(jié)構41I附近的部分有源區(qū)41A、將要形成的晶體管10C的部分溝道區(qū)、以及將要形成浮置擴散區(qū)FN的區(qū)域，并且抗蝕圖案RB還覆蓋n型擴散區(qū)41D的主要部分，而且在使用抗蝕圖案RB作為掩模的同時，首先在加速電壓為65keV、劑量為2-10×1012cm-2及角度為7度的條件下，接下來在加速電壓為100keV、劑量為1.5-5×1012cm-2及角度為7度的條件下，并進一步在加速電壓為140keV、劑量為1.5-5×1012cm-2以及加速電壓為180keV、劑量為1-5×1012cm-2及角度為7度的條件下，進行B+的離子注入。
由此，在圖16A的步驟中已經(jīng)形成的用于擴散區(qū)41D的n型導電類型在沿著器件隔離結(jié)構41I的區(qū)域中被抵消，并且在這部分中形成p型阱41PW，其深度從器件隔離結(jié)構41I的底緣起測量為大約0.1μm，從而使n型擴散區(qū)41D的底緣不會暴露在器件隔離結(jié)構41I的底緣。
此外，在圖16B的步驟中，在使用相同的抗蝕圖案RB作為掩模的同時，在加速電壓為50-80keV、劑量為1-2×1012cm-2的條件下進行As+的離子注入。因此，由于為了形成阱41PW和擴散區(qū)41P2而在硅襯底表面進行B的離子注入所形成的p導電類型被部分抵消，并且形成具有較低的空穴濃度水平的p型擴散區(qū)41P1和41P1’。
此外，在圖16C的步驟中，相應于將在器件區(qū)41A中形成的轉(zhuǎn)移柵晶體管的溝道區(qū)，經(jīng)由柵極絕緣膜42在硅襯底41上形成多晶硅柵電極43，以使其跨越擴散區(qū)42P2與41P1之間的邊界。
此外，在圖16C的步驟中，形成抗蝕圖案RC以使其覆蓋部分多晶硅柵電極43和將要形成浮置擴散區(qū)FN的硅襯底41的表面，并且在使用抗蝕圖案RC作為掩模的同時，在加速電壓為5-15keV、劑量為1-5×1013cm-2的條件下將B+引入硅襯底41。由此，在n型擴散區(qū)41D的表面上形成屏蔽層41P+。
此外，在圖16D的步驟中，形成抗蝕圖案RD以使其覆蓋器件區(qū)41A中的部分多晶硅柵電極和形成有屏蔽層41P+的硅襯底41的表面，并且在使用抗蝕圖案RD作為掩模的同時，在加速電壓為10-30keV、劑量為2-5×1013cm-2及角度為0度的條件下，在硅襯底中進行P+的離子注入。由此，形成n型擴散區(qū)41N作為浮置擴散區(qū)FN。
對于這種結(jié)構的半導體成像器件40C，在圖16A的步驟中采用的抗蝕圖案RA向外(forth)具有較大的開口區(qū)，因此，可以使用較厚的抗蝕圖案作為離子注入掩模RA。因此，通過使用較大的離子注入能量，能夠形成構成光電二極管10D的n型擴散區(qū)41D且其深度超過器件隔離結(jié)構41I的底緣。因此，在光接收操作模式中耗盡層較深地延伸，并且能夠以較大的檢測容量收集引入的光子。由此，進一步提高成像器件的S/N之比。
對于本實施例而言，通過p型擴散區(qū)41P2和41P1在柵電極43正下方的溝道區(qū)中形成電勢梯度，并且在光接收操作模式期間在溝道區(qū)中形成的熱電子被完全排放至浮置擴散區(qū)FN，并且能夠消除所述熱電子對信號檢測的影響。
在本實施例中，請注意p型擴散區(qū)41P1和41P2同時含有B和As，并且通過每個區(qū)域中B和As的濃度水平差引起產(chǎn)生電勢梯度的載流子濃度水平差。
圖17A示出了本發(fā)明的第五實施例。
參考圖17A，本實施例除了如圖所示在光接收操作模式中將-0.5-2V的負電壓施加至柵電極43之外，使用前述圖8所示的半導體成像器件40。
在半導體成像器件中，轉(zhuǎn)移柵晶體管10C為n溝道MOS晶體管，并且溝道區(qū)摻雜為p型。
當如上所述將負電壓施加至柵電極43時，在溝道區(qū)中產(chǎn)生空穴的聚集狀態(tài)，而溝道區(qū)中空穴的這種聚集狀態(tài)抑制了產(chǎn)生電子的熱激發(fā)，從而抑制暗電流的產(chǎn)生。
因此，根據(jù)本發(fā)明，通過在CMOS成像裝置的光接收操作模式中將較小的負電壓施加至CMOS成像裝置中的轉(zhuǎn)移柵晶體管10C，能夠抑制暗電流。
還請注意基于相同的原理抑制暗電流在圖17B中所示的傳統(tǒng)半導體成像器件中也是有效的。
參考圖17B，該半導體成像器件與參考圖6說明的半導體成像器件相同，其中在該半導體成像器件的光接收操作模式的同時，類似地通過將-0.5--2V的柵電壓施加至柵電極23以抑制電子的熱激發(fā)，能夠抑制由溝道區(qū)中激發(fā)出的熱電子而導致的暗電流的出現(xiàn)。
此外，盡管參考優(yōu)選實施例說明了本發(fā)明，但請注意本發(fā)明不限于這些特定的實施例，而且在不脫離本發(fā)明范圍的情況下可進行各種改變與修改。
權利要求
1.半導體成像器件，包括硅襯底，其限定有有源區(qū)；柵電極，其相應于所述有源區(qū)中的溝道區(qū)經(jīng)由柵極絕緣膜形成在所述硅襯底上；光檢測區(qū)，其由第一導電類型的擴散區(qū)形成，所述光檢測區(qū)形成在位于所述柵電極的第一側(cè)的所述有源區(qū)中，從而使其頂部與所述硅襯底的表面分離，并且內(nèi)緣部分侵入位于所述柵電極正下方的溝道區(qū)下方；屏蔽層，其由第二導電類型的擴散區(qū)形成，所述屏蔽層形成在位于所述柵電極的第一側(cè)的所述硅襯底表面的所述有源區(qū)中，從而其內(nèi)緣部分與位于所述第一側(cè)的所述柵電極的側(cè)壁表面對準，所述屏蔽層形成為覆蓋位于所述柵電極的第一側(cè)的部分所述光檢測區(qū)；浮置擴散區(qū)，其由所述第一導電類型的擴散區(qū)形成，所述浮置擴散區(qū)形成在位于所述柵電極的第二側(cè)的所述有源區(qū)中；以及溝道區(qū)，其由所述第二導電類型的擴散區(qū)形成，所述溝道區(qū)形成在位于所述柵電極正下方的所述有源區(qū)中，所述溝道區(qū)包括第一溝道區(qū)部分，其具有所述第二導電類型，所述第一溝道區(qū)部分的第一端形成為與所述屏蔽層相鄰，所述第一溝道區(qū)部分的另一端侵入位于所述柵電極正下方的區(qū)域并覆蓋侵入所述溝道區(qū)下方的部分所述光檢測區(qū)；以及第二溝道區(qū)部分，其具有所述第二導電類型，并形成為與所述浮置擴散區(qū)相鄰，所述第一溝道區(qū)部分含有所述第二導電類型的雜質(zhì)元素，且其雜質(zhì)濃度水平低于所述屏蔽層中的雜質(zhì)濃度水平，所述第二溝道區(qū)部分含有所述雜質(zhì)元素，且其濃度水平低于所述第一溝道區(qū)部分的所述雜質(zhì)濃度水平。
2.如權利要求1所述的半導體成像器件，其中所述屏蔽層至少在覆蓋位于所述柵電極的所述第一側(cè)處的部分所述光檢測區(qū)中包含具有基本上均勻的雜質(zhì)濃度水平的所述雜質(zhì)元素。
3.如權利要求1所述的半導體成像器件，其中在所述第一溝道區(qū)部分與所述光檢測區(qū)之間的所述第一溝道區(qū)部分的下方形成中間區(qū)，從而使所述中間區(qū)的雜質(zhì)濃度水平基本上等于所述第二溝道區(qū)部分的所述雜質(zhì)濃度水平。
4.如權利要求1所述的半導體成像器件，其中在所述第一溝道區(qū)部分與所述第二溝道區(qū)部分之間形成第三溝道區(qū)部分，從而使所述第三溝道區(qū)部分具有處于所述第一與第二溝道區(qū)部分之間的雜質(zhì)濃度水平。
5.如權利要求1所述的半導體成像器件，其中所述第一與第二溝道區(qū)部分在所述溝道區(qū)中共同形成電勢梯度，從而使所述電勢梯度作為一個整體向所述浮置擴散區(qū)傾斜。
6.一種半導體成像器件，包括硅襯底，其限定有有源區(qū)；柵電極，其相應于所述有源區(qū)中的溝道區(qū)經(jīng)由柵極絕緣膜形成在所述硅襯底上；光檢測區(qū)，其由第一導電類型的擴散區(qū)形成，所述光檢測區(qū)形成在位于所述柵電極的第一側(cè)的所述有源區(qū)中，從而其頂部與所述硅襯底的表面分離，并且內(nèi)緣部分侵入位于所述柵電極正下方的溝道區(qū)下方；屏蔽層，其由第二導電類型的擴散區(qū)形成，所述屏蔽層形成在位于所述柵電極的第一側(cè)的所述硅襯底表面的所述有源區(qū)中，從而其內(nèi)緣部分與位于第一側(cè)的所述柵電極的側(cè)壁表面對準，所述屏蔽層形成為覆蓋位于所述柵電極的所述第一側(cè)的部分所述光檢測區(qū)；浮置擴散區(qū)，其由所述第一導電類型的擴散區(qū)形成，所述浮置擴散區(qū)形成在位于所述柵電極的第二側(cè)的所述有源區(qū)中；以及溝道區(qū)，其由所述第二導電類型的擴散區(qū)形成，所述溝道區(qū)形成在位于所述柵電極正下方的所述有源區(qū)中，所述溝道區(qū)包括第一溝道區(qū)部分，其具有所述第二導電類型，所述第一溝道區(qū)部分的第一端形成為與所述屏蔽層相鄰，所述第一溝道區(qū)部分的另一端侵入位于所述柵電極正下方的區(qū)域并覆蓋侵入所述溝道區(qū)下方的部分所述光檢測區(qū)；以及第二溝道區(qū)部分，具有所述第二導電類型，并形成為與所述浮置擴散區(qū)相鄰，所述第一溝道區(qū)部分含有所述第二導電類型的雜質(zhì)元素，且其雜質(zhì)濃度水平低于所述屏蔽層中的雜質(zhì)濃度水平，所述第二溝道區(qū)部分含有所述第一導電類型的雜質(zhì)元素和所述第二導電類型的雜質(zhì)元素，從而所述第二導電類型的載流子濃度水平在所述第一溝道區(qū)部分中大于在所述第二溝道區(qū)部分中。
7.如權利要求6所述的半導體成像器件，其中所述光檢測區(qū)的底緣形成在比限定所述有源區(qū)的器件隔離結(jié)構的底緣更深的深度處。
8.如權利要求7所述的半導體成像器件，其中在所述光檢測區(qū)周圍形成所述第二導電類型的阱，以將所述光檢測區(qū)的深度限定為超過所述器件隔離結(jié)構的底緣，但不超過所述光檢測區(qū)的底緣。
9.一種光檢測方法，其使用半導體成像器件，所述半導體光檢測裝置包括硅襯底，其限定有有源區(qū)；柵電極，其相應于所述有源區(qū)中的溝道區(qū)經(jīng)由柵極絕緣膜形成在所述硅襯底上；光檢測區(qū)，其由第一導電類型的擴散區(qū)形成，所述光檢測區(qū)形成在位于所述柵電極的第一側(cè)的所述有源區(qū)中，從而使其頂部與所述硅襯底的表面分離，并且內(nèi)緣部分侵入位于所述柵電極正下方的溝道區(qū)下方；屏蔽層，其由第二導電類型的擴散區(qū)形成，所述屏蔽層形成在位于所述柵電極的第一側(cè)的所述硅襯底表面的所述有源區(qū)中，從而其內(nèi)緣部分與位于所述第一側(cè)的所述柵電極的側(cè)壁表面對準，所述屏蔽層形成為覆蓋位于所述柵電極的第一側(cè)的部分所述光檢測區(qū)；浮置擴散區(qū)，其由所述第一導電類型的擴散區(qū)形成，所述浮置擴散區(qū)形成在位于所述柵電極的第二側(cè)的所述有源區(qū)中；以及溝道區(qū)，其由所述第二導電類型的擴散區(qū)形成，所述溝道區(qū)形成在位于所述柵電極正下方的所述有源區(qū)中，所述溝道區(qū)包括第一溝道區(qū)部分，其具有所述第二導電類型，所述第一溝道區(qū)部分的第一端形成為與所述屏蔽層相鄰，所述第一溝道區(qū)部分的另一端侵入位于所述柵電極正下方的區(qū)域并覆蓋侵入所述溝道區(qū)下方的部分所述光檢測區(qū)；以及第二溝道區(qū)部分，其具有所述第二導電類型，并形成為與所述浮置擴散區(qū)相鄰，所述第一溝道區(qū)部分含有所述第二導電類型的雜質(zhì)元素，且其雜質(zhì)濃度水平低于所述屏蔽層中的雜質(zhì)濃度水平，所述第二溝道區(qū)部分含有所述雜質(zhì)元素，且其濃度水平低于所述第一溝道區(qū)部分的所述雜質(zhì)濃度水平，所述光檢測方法包括在其光接收模式中將+0.3-0.7V的電壓施加至所述柵電極的步驟。
10.一種光檢測方法，其使用半導體成像器件，所述半導體成像器件包括硅襯底，其通過器件隔離結(jié)構限定有有源區(qū)；柵電極，其相應于所述有源區(qū)中的溝道區(qū)經(jīng)由柵極絕緣膜形成在所述硅襯底上；光檢測區(qū)，其由n型擴散區(qū)形成，所述光檢測區(qū)形成在位于所述柵電極的第一側(cè)的所述有源區(qū)中，從而使其頂部與所述硅襯底的表面分離，并且內(nèi)緣部分侵入位于所述柵電極正下方的溝道區(qū)下方的區(qū)域；屏蔽層，其由p型擴散區(qū)形成，所述屏蔽層形成在位于所述硅襯底的表面處的所述柵電極的第一側(cè)的所述有源區(qū)中，從而其內(nèi)緣部分與位于所述第一側(cè)的所述柵電極的側(cè)壁表面對準，所述屏蔽層形成為覆蓋位于所述柵電極的第一側(cè)的部分所述光檢測區(qū)；浮置擴散區(qū)，其由n型擴散區(qū)形成，所述浮置擴散區(qū)形成在位于所述柵電極的第二側(cè)的所述有源區(qū)中；以及溝道區(qū)，其由p型擴散區(qū)形成，所述溝道區(qū)形成在位于所述柵電極正下方的所述有源區(qū)中，所述光檢測方法包括在其光接收模式中將-0.5--2V的電壓施加至所述柵電極的步驟。
11.一種制造半導體成像器件的方法，包括如下步驟通過將第一導電類型的雜質(zhì)元素引入在硅襯底上限定的有源區(qū)中，在所述硅襯底的表面形成所述第一導電類型的第一擴散區(qū)，從而在所述有源區(qū)的整個表面上形成具有第一深度及第一雜質(zhì)濃度水平的所述第一擴散區(qū)；通過以第一掩模圖案覆蓋所述第一擴散區(qū)的第一部分并在使用所述第一掩模圖案作為掩模的同時以與所述第一擴散區(qū)交疊的關系將第二導電類型的雜質(zhì)元素引入所述有源區(qū)中，在所述第一擴散區(qū)的下方形成所述第二導電類型的光檢測區(qū)，從而將所述第二導電類型的所述雜質(zhì)元素引入至比所述第一深度更深的第二深度處；在使用所述第一掩模圖案作為掩模的同時，通過以與所述光檢測區(qū)交疊的關系將所述第一導電類型的雜質(zhì)元素引入所述有源區(qū)中直至所述第一深度或更淺的深度處，在所述光檢測區(qū)上形成所述第一導電類型的第二擴散區(qū)，從而所述第二擴散區(qū)含有所述第一導電類型的所述雜質(zhì)元素且具有高于所述第一擴散區(qū)的第二雜質(zhì)濃度水平；經(jīng)由柵極絕緣膜在所述硅襯底上形成柵電極，從而所述柵電極覆蓋所述第一擴散區(qū)與所述第二擴散區(qū)的邊界；在使用所述柵電極和第二掩模圖案作為掩模的同時，其中所述第二掩模圖案覆蓋相對于所述柵電極而位于與所述光檢測區(qū)相對的一側(cè)處的部分所述有源區(qū)，通過將所述第一導電類型的雜質(zhì)元素引入所述有源區(qū)中，在所述第二擴散區(qū)的表面上形成由所述第一導電類型的擴散區(qū)構成的屏蔽層，從而所述屏蔽層含有所述第一導電類型的所述雜質(zhì)元素且具有比所述第二雜質(zhì)濃度水平高的第三雜質(zhì)濃度水平；以及在使用所述柵電極和第三掩模圖案作為掩模時，其中所述第三掩模圖案覆蓋相對于所述柵電極而位于與所述光檢測區(qū)相對的一側(cè)處的部分所述有源區(qū)，通過將所述第二導電類型的雜質(zhì)元素引入所述有源區(qū)中，形成所述第二導電類型的浮置擴散區(qū)。
12.如權利要求11所述的方法，其中形成所述第二擴散區(qū)的步驟包括多個離子注入工藝步驟，以將所述第一導電類型的雜質(zhì)元素以一傾角引入所述硅襯底的襯底，在改變所述雜質(zhì)元素的注入方向的同時進行所述多個離子注入工藝步驟。
13.一種制造半導體成像器件的方法，包括如下步驟通過將第一導電類型的雜質(zhì)元素引入由器件隔離區(qū)在硅襯底上限定的有源區(qū)至比所述器件隔離區(qū)的底緣更深的第一深度，而在所述有源區(qū)中形成所述第一導電類型的第一擴散區(qū)；通過引入第二導電類型的雜質(zhì)元素至較淺的第二深度，在所述第一擴散區(qū)的表面上形成第二導電類型的第二擴散區(qū)；通過在相應于所述光檢測區(qū)的所述有源區(qū)上形成第一掩模圖案來覆蓋將要形成所述光檢測區(qū)的第一區(qū)，并在使用所述第一掩模圖案作為掩模的同時，通過將所述第二導電類型的雜質(zhì)元素引入所述有源區(qū)至比所述器件隔離區(qū)的所述底緣更深但不超過所述第一擴散區(qū)的底緣的深度，在所述第一擴散區(qū)中形成具有第二導電類型、并限定所述成像器件的光檢測區(qū)的阱；在使用所述第一掩模圖案作為掩模的同時，通過將所述第一導電類型的雜質(zhì)元素引入所述有源區(qū)至所述第二深度，形成具有所述第二導電類型但載流子濃度水平低于所述第一區(qū)的載流子濃度水平的第二區(qū)，從而在未被所述第一掩模圖案覆蓋的部分所述有源區(qū)中形成所述第二區(qū)；經(jīng)由柵極絕緣膜在所述硅襯底上形成柵電極，以覆蓋所述第一與第二部分之間的邊界部分；通過以第三掩模圖案覆蓋相對于所述柵電極與所述光檢測區(qū)相對的部分所述有源區(qū)，并在使用所述柵電極和所述第三掩模圖案作為掩模的同時，以與所述第二擴散區(qū)交疊的關系將第二雜質(zhì)元素引入所述有源區(qū)，在所述有源區(qū)中形成具有所述第二導電類型以及高于所述第一部分的載流子濃度水平的屏蔽層；以及通過將所述第一導電類型的雜質(zhì)元素引入位于與所述光檢測區(qū)相對的一側(cè)處的所述有源區(qū)中，在所述有源區(qū)中形成所述第一導電類型的浮置擴散區(qū)。
全文摘要
一種半導體成像器件，包括光檢測區(qū)，其由第一導電類型的擴散區(qū)形成且形成在位于柵電極的第一側(cè)的硅襯底的有源區(qū)中，從而使其頂部與硅襯底的表面分離，并且內(nèi)緣部分侵入位于柵電極正下方的溝道區(qū)下方；屏蔽層，其由第二導電類型的擴散區(qū)形成且位于柵電極的第一側(cè)的硅襯底的表面上，從而其內(nèi)緣部分與位于第一側(cè)的柵電極的側(cè)壁表面對準；浮置擴散區(qū)，其形成在位于柵電極的第二側(cè)的有源區(qū)中；以及溝道區(qū)，其形成在所述柵電極的正下方，其中溝道區(qū)包括第一溝道區(qū)部分，其形成為與屏蔽層相鄰；以及第二溝道區(qū)部分，其形成為與浮置擴散區(qū)相鄰，其中第二溝道區(qū)部分含有雜質(zhì)元素且濃度水平低于第一溝道區(qū)部分的雜質(zhì)濃度水平。
文檔編號H01L21/822GK1905201SQ20051012471
公開日2007年1月31日 申請日期2005年11月11日 優(yōu)先權日2005年7月29日
發(fā)明者大川成實 申請人:富士通株式會社