專利名稱：半導體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體裝置的制造方法，特別是關(guān)于P溝道型MIS晶體管中(P型MISFET)中能夠改善長期使用時的閾值電壓的變化或漏極飽和電流的降低的信賴性高的半導體裝置制造方法。
背景技術(shù)：
近年，半導體集成電路的精細化及高密度化在進展，設計標準在深度亞微細粒(deep submicron)以下的世代，CMIS晶體管的n型MISFET中利用n+柵極電極，p型MISFET中利用p+柵極電極，也就是所謂的雙重柵極構(gòu)造為主流。然而，具有該雙重柵極構(gòu)造CMISLSI中，為形成p型MISFET的p+柵極電極多結(jié)晶的多晶硅膜中注入的硼，在后續(xù)工序的熱處理中沖出柵極絕緣膜擴散到p型MISFET的溝道區(qū)域，硼的沖出現(xiàn)象容易發(fā)生。這個稱為硼沖出的現(xiàn)象發(fā)生的話晶體管特性變動的同時，會產(chǎn)生柵極絕緣膜的信賴性損傷的問題。這已為眾所周知。
在此，通過向柵極電極注入氟素，提高柵極絕緣膜的信賴性，并且是防止了p型MISFET的晶體管特性的變動技術(shù)亦為所知。
(例如，參照專利文獻1)以下，參照
以前的具有雙極柵極構(gòu)造的半導體裝置制造方法。
圖7(a)至圖7(e)，是表示以前的半導體裝置制造方法的剖面圖。圖中，左側(cè)表示n型MISFET形成區(qū)域Rn，右側(cè)表示p型MISFET形成區(qū)域Rp。
以前的半導體裝置制造方法中，首先由圖7(a)所示的工序，在硅襯底101的p型MISFET形成區(qū)域Rp形成凹陷部101A，在n型MISFET的形成區(qū)域Rn形成凹陷部101B后，形成環(huán)繞各個活性區(qū)域的元件分離區(qū)域102。
接下來，圖7(b)所示工序中，在硅襯底101上形成氧化膜103后，在氧化膜103上形成無涂料(nondope)多結(jié)晶硅膜104。
接下來，由圖7(c)所示的工序，將多結(jié)晶硅膜104及氧化膜103圖案化，p型MISFET形成區(qū)域Rp的活性區(qū)域上形成p型MISFET的柵極電極104A及柵極絕緣膜103A，n型MISFET形成區(qū)域Rn的活性區(qū)域上形成n型MISFET的柵極電極104B及柵極電極103B。
接下來，由圖7(d)所示工序，柵極電極104A、104B和硅襯底101中露出的區(qū)域，將氟素離子108在注入能量10keV，注入劑量(dose量)2×1013～2×1015ions/cm2的條件下，對襯底表面以基本垂直的方向注入。
接下來，由圖7(e)所示工序，各柵極電極104A、104B的側(cè)面上形成了由硅氧化膜形成的側(cè)壁105。其后，n型MISFET形成區(qū)域Rn上，離子注入n型雜質(zhì)的砷(As)形成n型MISFET的源極·漏極區(qū)域的n型雜質(zhì)擴散層106，在p型MISFET形成區(qū)域Rp上離子注入p型雜質(zhì)的硼(B)形成成為p型MISFET的源極·漏極區(qū)域的p型雜質(zhì)擴散層107。其后進行為使離子注入雜質(zhì)的活性化的急速加熱處理，完成p型MISFET和n型MISFET。這時，由該急速加熱處理，氟素從柵極電極104A、104B各自擴散到柵極絕緣膜103A、103B中。
根據(jù)該制造方法，p型MISFET中，在柵極絕緣膜103A中注入了氟素，這樣由柵極電極104A和柵極絕緣膜103A的熱膨脹率的差引起的對柵極絕緣膜的物理性疲勞得到緩和，提高了晶體管的信賴性。還有，p+柵極電極104A內(nèi)注入了2×1013～2×1015ions/cm2的劑量的氟素，由該氟素的作用抑制了注入p+柵極電極104A內(nèi)的硼(B)向柵極絕緣膜103及半導體襯底101的侵入，也能夠防止晶體管的特性變動或信賴性的惡化。
(專利文獻1)特開平11-163345號公報(發(fā)明所要解決的課題)然而，圖7(a)至圖7(e)所示那樣的以前的半導體裝置的制造方法中，伴隨著時間的推移，閾值電壓發(fā)生變化，漏極電流量減少這樣的不適會發(fā)生。
發(fā)明內(nèi)容
鑒于以上所述，本發(fā)明，其目的在于提供一種通過進行向柵極電極的氟素注入量和向源極·漏極區(qū)域的氟素的注入量的最優(yōu)化，能夠得到可抑制閾值電壓及漏極電流的隨時間變化的半導體裝置的制造方法。
(為解決課題的方法)本發(fā)明的第1半導體裝置的制造方法，包括向半導體襯底離子注入氟素的工序a；在上述工序a之后，在上述半導體襯底上形成柵極絕緣膜的工序b；在上述柵極絕緣膜上形成柵極電極的工序c；在上述半導體襯底中位于上述柵極電極側(cè)邊下方的區(qū)域上，形成p型源極·漏極擴張區(qū)域的工序d；在上述工序c以后，向位于上述半導體襯底中的上述柵極電極側(cè)邊下方區(qū)域離子注入氟素的工序e；在上述工序d及上述工序e之后，形成位于上述柵極電極側(cè)面上的側(cè)壁的工序f；在上述半導體襯底中位于上述側(cè)壁側(cè)邊下方的區(qū)域上形成p型源極·漏極區(qū)域的工序g。
根據(jù)本發(fā)明的第1制造方法，只在半導體襯底上注入氟素后，通過在半導體襯底及柵極電極注入氟素，可以使半導體襯底中的氟素離子的濃度(劑量)比柵極電極高。由此，在p型MISFET的溝道區(qū)域，可用氟素做硅懸空鏈的終端。由此，即可抑制閾值電壓的隨時間變化，又可抑制漏極飽和電流的劣化。還有，由于可以避免向柵極電極注入過量的氟素離子，就不會發(fā)生代換硼，再有，在柵極絕緣膜內(nèi)產(chǎn)生多數(shù)捕獲準位，就不會發(fā)生稱為柵極絕緣膜的信賴性降低的問題。
在本發(fā)明的第1制造方法中，從位于上述半導體襯底中的上述側(cè)壁下的側(cè)方區(qū)域注入的氟素的劑量的合計，比注入上述柵極電極的氟素劑量的合計多。
本發(fā)明的第1制造方法，在上述工序e中，在上述柵極電極上覆蓋保護膜的狀態(tài)下進行上述氟素的離子注入亦可。這種情況下，可更確實地調(diào)整注入柵極電極的氟素的量。
本發(fā)明的第2制造方法，包括在半導體襯底上形成柵極絕緣膜的工序a；上述柵極絕緣膜上形成柵極電極形成用膜的工序b；向上述柵極電極形成用膜離子注入氟素的工序c；上述工序c之后，通過對上述柵極電極形成用膜進行圖案化，在上述柵極絕緣膜上形成柵極電極的工序d；在上述半導體襯底中位于上述柵極電極側(cè)邊下方的區(qū)域形成p型源極·漏極擴張區(qū)域的工序e；上述工序d之后，上述柵極電極上覆蓋保護膜的狀態(tài)下，在上述半導體襯底中的位于上述柵極電極側(cè)邊下方的位置的區(qū)域，離子注入氟素的工序f；在上述工序e及上述工序f之后，形成位于上述柵極電極側(cè)面上的側(cè)壁的工序g；在上述半導體襯底中位于上述側(cè)壁側(cè)邊下方的區(qū)域上形成p型源極·漏極區(qū)域的工序h。
本發(fā)明的第2制造方法中，在向柵極電極形成用膜注入氟素時通過調(diào)整劑量，可以調(diào)整含在柵極電極中的氟素的量。由此，不會發(fā)生過多向柵極電極注入氟素而產(chǎn)生置換硼，或者在柵極絕緣膜內(nèi)生成多數(shù)多數(shù)捕獲準位而使柵極絕緣膜的信賴性降低的問題。另一方面，因為是在柵極電極上覆蓋保護膜的狀態(tài)下對半導體襯底進行氟素的注入，就能夠各自調(diào)整注入半導體襯底及柵極電極的氟素量。由此，可以在p型MISFET的溝道區(qū)域終止硅的懸空鍵。還由此，能夠抑制閾值電壓隨時間的變化，亦能抑制漏極飽和電流的劣化。
在本發(fā)明的第2制造方法中，從位于上述半導體襯底中的上述側(cè)壁下的側(cè)方區(qū)域注入的氟素的劑量的合計，比注入上述柵極電極的氟素劑量的合計多。
本發(fā)明的第3制造方法，包括在半導體襯底上形成柵極絕緣膜的工序a；上述柵極絕緣膜上形成柵極電極的工序b；在上述半導體襯底中位于上述柵極電極側(cè)邊下方的區(qū)域形成p型源極·漏極擴張區(qū)域的工序c；在上述半導體襯底中的上述柵極電極側(cè)邊下方的位置的區(qū)域，上述柵極電極上覆蓋保護膜的狀態(tài)下，離子注入氟素的工序d；在上述工序c及上述工序d之后，形成位于上述柵極電極側(cè)面上的側(cè)壁的工序e；在上述半導體襯底中位于上述側(cè)壁側(cè)邊下方的區(qū)域上形成p型源極·漏極區(qū)域的工序f。
本發(fā)明的第3制造方法中，在注入氟素時，因為柵極電極上覆蓋著保護膜，可以調(diào)整含注入到柵極電極中的氟素的量。由此，因為能夠避免向柵極電極注入過多氟素而產(chǎn)生置換硼，還有，也不會產(chǎn)生在柵極絕緣膜內(nèi)生成多數(shù)多數(shù)捕獲準位而使柵極絕緣膜的信賴性降低的問題。另一方面，因為能夠?qū)枰r底注入充分的量的氟素，所以，在p型源極·漏極擴張區(qū)域能夠終止硅的懸空鍵。由此，能夠抑制閾值電壓隨時間的變化，亦能抑制漏極飽和電流的劣化。
在本發(fā)明的第3制造方法中，上述工序d中，注入上述保護膜的氟素的一部分到達了上述柵極電極，所以注入上述半導體襯底中的上述側(cè)壁下的側(cè)方區(qū)域的氟素的劑量的合計，比注入上述柵極電極的氟素劑量的合計多。
(發(fā)明的效果)本發(fā)明中，能夠防止硼的置換，還有，通過在柵極電極生成多數(shù)捕獲準位可以防止柵極絕緣膜的信賴性降低，且，能夠抑制閾值電壓隨時間的變化，亦能抑制漏極飽和電流的劣化。
圖1(a)至圖1(f)，是表示本發(fā)明的第1實施方式所涉及的半導體裝置的制造方法的剖面圖。
圖2(a)至圖2(f)，是表示本發(fā)明的第2實施方式所涉及的半導體裝置的制造方法的剖面圖。
圖3(a)至圖3(e)，是表示本發(fā)明的第3實施方式所涉及的半導體裝置的制造方法的剖面圖。
圖4，是表示p型MISFET中閾值電壓隨時間變化的曲線圖。
圖5，是表示第3實施方式的p型MISFET中的柵極電極中雜質(zhì)濃度曲線圖。
圖6，是表示第3實施方式的p型源極·漏極擴張區(qū)域中雜質(zhì)濃度曲線圖。
圖7(a)至圖7(e)，是表示以前的半導體裝置的制造方法的剖面圖。
(符號說明)10 半導體襯底10An凹陷部10Bp凹陷部11 元件分割區(qū)域12 抗蝕膜13A氟素13A氟素離子13B氟素離子
13C 氟素離子14柵極絕緣膜用形成膜14硅氧化膜14A 柵極絕緣膜14A、14B 柵極絕緣膜14B 柵極絕緣膜15柵極電極形成用膜15多結(jié)晶硅膜15A 柵極電極15A、15B 柵極電極15B 柵極電極16硅氧化膜16A 保護絕緣膜16A、16B 保護絕緣膜16B 保護絕緣膜17抗蝕膜18p型源極·漏極擴張區(qū)域19n型凹陷區(qū)域20A 柵極電極20A 柵極電極部20A、20B 柵極電極部20B 柵極電極部21抗蝕膜22p型源極·漏極擴張區(qū)域23n型凹陷區(qū)域24A 側(cè)壁24B 側(cè)壁25p型源極·漏極區(qū)域26n型源極·漏極區(qū)域27柵極電極
28柵極電極29抗蝕膜30硅氧化膜30A 保護絕緣膜30A、30B 保護絕緣膜30B 保護絕緣膜31A 柵極電極部31B 柵極電極部40、41、42、43氟素注入層具體實施方式
(發(fā)明者的考察)以下，說明發(fā)明者的考察結(jié)果。
正如以前“發(fā)明所要解決的課題”一攬所述的那樣，閾值電壓是隨時間的推移而變化，漏極飽和電流減少。它們的原因，是位于硅襯底101中溝道區(qū)域最表面的硅原子終端部殘存著懸空鍵。也就是，該懸空鍵成為載流子或空穴，降低了溝道區(qū)域的機能，所以，閾值電壓發(fā)生變化，漏極飽和電流減少。為了防止這些現(xiàn)象即便是硅原子與氫結(jié)合，又由于Si-H鍵較弱，隨著時間的推移氫脫離，容易生成懸空鍵。
為了抑制懸空鍵的輕易形成，認為形成比Si-H鍵更強的Si-F鍵即可。然而，又為抑制懸空鍵的生成而向柵極電極注入充分量的氟素的話，得知柵極電極和柵極絕緣膜之間的界面上大量的氟素偏析，助長了包含在柵極電極的硼脫離柵極絕緣膜的欠點。還有，也得知在柵極絕緣膜中生成多數(shù)捕獲準位，柵極絕緣膜的信賴性降低。
為此，本發(fā)明中，只在柵極電極及硅襯底的各自中分別注入必要的氟素量。
(實施方式1)以下，參照圖面說明本發(fā)明的第1實施方式所涉及的半導體裝置的制造方法。
圖1(a)至圖1(f)，是表示本發(fā)明的第1實施方式所涉及的半導體裝置的制造方法的剖面圖。在圖中，左側(cè)表示n型MISFET(n型晶體管)形成區(qū)域Rn，右側(cè)表示p型MISFET(p型晶體管)形成區(qū)域Rp。
本實施方式的半導體裝置制造方法中，首先，圖1(a)所示的工序，在硅形成的半導體襯底10上，形成圍繞活性區(qū)域的STI(Shallow Trench Isola-tion)形成的元件分離區(qū)域11。其后，在半導體襯底10的p型MISFET形成區(qū)域Rp上形成n凹陷部101A，在n型MISFET形成區(qū)域Rn上形成p凹陷部101B。再后，向p型MISFET形成區(qū)域Rp及n型MISFET形成區(qū)域Rn進行為閾值電壓的調(diào)整的離子注入，在各自的區(qū)域上形成閾值電壓調(diào)整用擴散層(都未圖示)。
接下來，由圖1(b)所示的工序，在半導體襯底10上，形成覆蓋n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的抗蝕膜12。其后，以抗蝕膜12為掩模，以注入能量為15keV、注入劑量為2×1015ions/cm2為條件，在半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入氟素離子13A，形成氟素注入層40。在這個注入條件下離子注入時，氟素的飛躍距離存在于半導體襯底10表面的近旁。
接下來，由圖1(c)所示的工序，除去抗蝕膜12后，在半導體襯底10上形成厚度為2nm的硅氧化膜14。其后，在硅氧化膜14上形成厚度為180nm的多結(jié)晶硅膜15。接下來，在多結(jié)晶硅膜15上，形成厚度為100nm的硅氧化膜16。
接下來，由圖1(d)所示的工序，在硅氧化膜16上形成柵極電極形成用掩模(未圖示)，進行對硅氧化膜16的選擇性蝕刻。由此，形成由氧化硅制成的保護絕緣膜16A、16B。其后，除去柵極電極形成用掩模，將保護絕緣膜16A、16B作為硬掩模(hard mask)選擇性蝕刻多結(jié)晶硅膜15及硅氧化膜14。由此，在p型MISFET形成區(qū)域Rp的活性區(qū)域上形成由柵極絕緣膜14A、柵極電極15A及保護絕緣膜16A制成的柵極電極部20A，在n型MISFET形成區(qū)域Rn的活性區(qū)域上形成由柵極絕緣膜14B、柵極電極15B及保護絕緣膜16B制成的柵極電極部20B。由這時的蝕刻，作為硬掩模的保護絕緣膜16A、16B的厚度減小，成為40nm程度。
其后，在半導體襯底10上，形成覆蓋n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的抗蝕膜17。其后，以抗蝕膜17及柵極電極部20A為掩模，以注入能量為0.5keV、注入劑量為4×1014ions/cm2為條件，向半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入p型雜質(zhì)的硼，形成p型源極·漏極擴張區(qū)域18。
接下來，以抗蝕膜17及柵極電極部20A為掩模，以注入能量為70keV、注入劑量為3.2×1013ions/cm2為條件，向半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入n型雜質(zhì)的砷離子，形成n型凹陷區(qū)域19。這時，砷離子的離子注入用25°注入角的旋轉(zhuǎn)注入法進行。再有，以抗蝕膜17及柵極電極部20A為掩模，以注入能量為15keV、注入劑量為1×1015ions/cm2為條件，向半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上離子注入。由此，半導體襯底10中的氟素注入層40的氟素濃度變濃。
這時，因為在柵極電極15A上形成了膜厚比氟素注入深度厚的保護絕緣膜16A，所以，在柵極電極15A中氟素沒有注入，只在半導體襯底10中注入了氟素。在該注入條件下離子注入時，氟素的飛躍距離存在于半導體襯底10表面的近旁。且，通過進行減薄保護絕緣膜16A的膜厚等的調(diào)整，可以調(diào)整注入柵極電極15A內(nèi)的氟素量。
接下來，由圖1(e)所示的工序，除去抗蝕膜17后，在半導體襯底10上，形成覆蓋n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的抗蝕膜21。其后，以抗蝕膜21及柵極電極部20B為掩模，以注入能量為4keV、注入劑量為6×1014ions/cm2為條件，在半導體襯底10中成為n型MISFET形成區(qū)域Rn的活性區(qū)域的區(qū)域上注入離子，形成n型源極·漏極擴張區(qū)域22。再下來，以抗蝕膜21及柵極電極部20B為掩模，以注入能量為12keV、注入劑量為3.6×1013ions/cm2為條件，向成為n型MISFET形成區(qū)域Rn的活性區(qū)域的半導體襯底10中注入p型雜質(zhì)的硼離子，形成p型凹陷區(qū)域23。這時，硼離子的離子注入用25°注入角的旋轉(zhuǎn)注入法進行。
接下來，由圖1(f)所示的工序，除去抗蝕膜21后，形成覆蓋半導體襯底10及柵極電極部20A、20B的絕緣膜(未圖示)，通過進行異向蝕刻，在柵極電極15A及柵極電極15B的側(cè)面上形成側(cè)壁24A及側(cè)壁24B。這時，通過形成側(cè)壁24A及側(cè)壁24B時的過蝕刻，形成在柵極電極15A、15B上的保護絕緣膜16A、16B被蝕刻，露出柵極電極15A、15B的上表面。
其后，形成覆蓋半導體襯底10的n型MISFET形成區(qū)域Rn，而p型MISFET形成區(qū)域Rp上開口的掩模(未圖示)，以注入能量為3keV、注入劑量為3.6×1015ions/cm2為條件，在半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入p型雜質(zhì)硼離子，選擇性地形成p型源極·漏極擴張區(qū)域25的同時，在柵極電極15A中注入了p+形成柵極電極27。
另一方面，形成覆蓋半導體襯底10的p型MISFET形成區(qū)域Rp，而p型MISFET形成區(qū)域Rn上開口的掩模(未圖示)，以注入能量為50keV、注入劑量為4.0×1015ions/cm2為條件，在半導體襯底10中成為n型MISFET形成區(qū)域Rn的活性區(qū)域的區(qū)域上注入n型雜質(zhì)砷離子，形成高濃度的n型源極·漏極擴張區(qū)域26。這時，n型源極·漏極擴張區(qū)域形成的同時，在柵極電極15B中注入了n+形成柵極電極28。
其后，對半導體襯底10進行氮元素環(huán)境下熱處理溫度為1075℃的瞬時RTA處理，進行源極·漏極擴張區(qū)域及柵極電極中注入的雜質(zhì)的活化。
本實施方式中，通過使半導體襯底10中的氟素離子的濃度(劑量)比柵極電極15A高，在p型MISFET溝道區(qū)域中，可以由氟素截止硅的懸空鍵。由此，既能夠抑制閾值電壓隨時間的變化，也能夠抑制漏極飽和電流的劣化。還有，因為能夠避免向柵極電極15A注入過量的氟素，可以防止硼被置換。再有，因為還能夠抑制柵極絕緣膜14A內(nèi)生成多數(shù)捕獲準位，還可以防止柵極絕緣膜14A的信賴性降低。
且，上述說明中，由圖1(d)所示工序注入氟素離子13B時，通過在柵極電極15A上覆蓋保護絕緣膜16A，可以更確實地調(diào)整向柵極電極15A注入的氟素量。然而，本發(fā)明中，并非一定要在柵極電極15A上覆蓋保護絕緣膜16A亦可。
且，在本實施方式中，氟素離子，在圖1(b)所示工序注入后再一次在圖1(d)所示的工序中注入。由此，由圖1(d)所示的工序圖案多結(jié)晶硅膜15時，即便是除去了氟素注入層40的大部分，其后也能夠提高氟素注入層40的氟素濃度。
且，本實施方式中，只在p型MISFET形成區(qū)域Rp注入了氟素，但是，也可在n型MISFET形成區(qū)域Rn注入氟素。
(實施方式2)以下，參照圖面說明本發(fā)明的第2實施方式所涉及的半導體裝置的制造方法。
圖2(a)至圖2(f)，是表示本發(fā)明的第2實施方式所涉及的半導體裝置的制造方法的剖面圖。在圖中，左側(cè)表示n型MISFET(n型晶體管)形成區(qū)域Rn，右側(cè)表示p型MISFET(p型晶體管)形成區(qū)域Rp。
本實施方式的半導體裝置制造方法中，首先，由圖2(a)所示的工序，在硅形成的半導體襯底10上，形成圍繞活性區(qū)域的STI形成的元件分離區(qū)域11。其后，在半導體襯底10的p型MISFET形成區(qū)域Rp上形成n凹陷部101A，在n型MISFET形成區(qū)域Rn上形成p凹陷部101B。再后，向p型MISFET形成區(qū)域Rp及n型MISFET形成區(qū)域Rn進行為閾值電壓的調(diào)整的離子注入，在各自的區(qū)域上形成閾值電壓調(diào)整用擴散層(都未圖示)。
接下來，由圖2(b)所示的工序，在半導體襯底10上，形成厚度為2nm的硅氧化膜14。其后，在硅氧化膜14上形成厚度為180nm的多結(jié)晶硅膜15。再后，在多結(jié)晶硅膜15上形成覆蓋n型MISFET形成區(qū)域Rn，具有向p型MISFET形成區(qū)域Rp開口的抗蝕膜29。其后，以抗蝕膜29為掩模，以注入能量為15keV、注入劑量為1×1015ions/cm2為條件，在多結(jié)晶硅膜15中位于p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入氟素離子13C，在柵極電極形成用膜15中形成氟素注入層40。在這個注入條件下離子注入時，氟素的飛躍距離存在于多結(jié)晶硅膜15表面的近旁。
接下來，由圖2(c)所示的工序，除去抗蝕膜29后，在多結(jié)晶硅膜15上形成厚度為100nm的硅氧化膜16。
接下來，由圖2(d)所示的工序，通過使用柵極電極形成用掩模(未圖示)，對硅氧化膜16進行選擇性蝕刻，形成由硅氧化膜制成的保護絕緣膜16A、16B。其后，除去柵極電極形成用掩模，將保護絕緣膜16A、16B作為硬掩模選擇性地蝕刻多結(jié)晶硅膜15及硅氧化膜14。由此，在半導體襯底10中的位于p型MISFET形成區(qū)域Rp的部分上形成由p型MISFET的柵極絕緣膜14A、柵極電極15A及保護絕緣膜16A制成的柵極電極部20A，在半導體襯底10中的位于n型MISFET形成區(qū)域Rn的部分上形成由柵極絕緣膜14B、柵極電極15B及保護絕緣膜16B制成的柵極電極部20B。由這時的蝕刻，作為硬掩模的保護絕緣膜16A、16B的厚度減小，成為40nm程度。
其后，在半導體襯底10上，形成覆蓋n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的抗蝕膜17。其后，以抗蝕膜17及柵極電極部20A為掩模，以注入能量為0.5keV、注入劑量為4×1014ions/cm2為條件，向半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入p型雜質(zhì)的硼，形成p型源極·漏極擴張區(qū)域18。接下來，以抗蝕膜17及柵極電極部20A為掩模，以注入能量為70keV、注入劑量為3.2×1013ions/cm2為條件，向半導體襯底10中p型MISFE T形成區(qū)域Rp的活性區(qū)域注入n型雜質(zhì)的砷離子，形成n型凹陷區(qū)域19。這時，砷離子的離子注入用25°注入角的旋轉(zhuǎn)注入法進行。再有，以抗蝕膜17及柵極電極部20A為掩模，以注入能量為15keV、注入劑量為1×1015ions/cm2為條件，向半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上離子注入氟素離子13B。由此，在源極·漏極擴張區(qū)域形成氟素注入層42。這時，因為在柵極電極15A上形成了膜厚比氟素注入深度厚的保護絕緣膜16A，所以，在柵極電極15A中氟素沒有注入，只在半導體襯底10中注入了氟素。在該注入條件下離子注入時，氟素的飛躍距離存在于半導體襯底10表面的近旁。
接下來，由圖2(e)所示的工序，除去抗蝕膜17后，在半導體襯底10上，形成覆蓋n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的抗蝕膜21。其后，以抗蝕膜21及柵極電極部20B為掩模，以注入能量為4keV、注入劑量為6×1014ions/cm2為條件，在半導體襯底10中成為n型MISFET形成區(qū)域Rn的活性區(qū)域的區(qū)域上注入n型雜質(zhì)的砷離子，形成n型源極·漏極擴張區(qū)域22。再下來，以抗蝕膜21及柵極電極部20B原樣為掩模，以注入能量為12keV、注入劑量為3.6×1013ions/cm2為條件，向半導體襯底10中成為n型M ISFET形成區(qū)域Rn的活性區(qū)域的區(qū)域注入p型雜質(zhì)的硼離子，形成p型凹陷區(qū)域23。這時，硼離子的離子注入用25°注入角的旋轉(zhuǎn)注入法進行。
接下來，由圖2(f)所示的工序，除去抗蝕膜21后，形成覆蓋半導體襯底10及柵極電極部20A、20B的絕緣膜(未圖示)，通過進行異向蝕刻，在柵極電極15A及柵極電極15B的側(cè)面上形成側(cè)壁24A及側(cè)壁24B。這時，通過形成側(cè)壁24A及側(cè)壁24B時的過蝕刻，形成在柵極電極15A、15B上的保護絕緣膜16A、16B被蝕刻，露出柵極電極15A、15B的上表面。
其后，形成覆蓋半導體襯底10的n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的掩模(未圖示)，以注入能量為3keV、注入劑量為3.6×1015ions/cm2為條件，在半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入p型雜質(zhì)硼離子，選擇性地形成高濃度p型源極·漏極擴張區(qū)域25的同時，在柵極電極15A中注入了p+形成柵極電極27。
另一方面，形成覆蓋半導體襯底10的p型MISFET形成區(qū)域Rp而p型MISFET形成區(qū)域Rn上開口的掩模(未圖示)，以注入能量為50keV、注入劑量為4.0×1015ions/cm2為條件，在半導體襯底10中成為n型MISFET形成區(qū)域Rn的活性區(qū)域的區(qū)域上注入n型雜質(zhì)砷離子，形成高濃度的n型源極·漏極擴張區(qū)域26。這時，n型源極·漏極擴張區(qū)域26形成的同時，在柵極電極15B中砷離子注入了n+形成柵極電極28。
其后，對半導體襯底10進行氮元素環(huán)境下熱處理溫度為1075℃的瞬時RTA處理，進行源極·漏極擴張區(qū)域及柵極電極中注入的雜質(zhì)的活化。這時，由該瞬時RTA處理，柵極電極15A中的氟素向柵極絕緣膜14A及半導體襯底10的界面方向各自擴散。
本實施方式中，由圖2(b)所示的工序向多結(jié)晶硅膜15注入氟素。又因為由該多結(jié)晶硅膜15形成了柵極電極15A，所以通過調(diào)整這時的劑量，可以調(diào)整柵極電極15A中所含氟素的量。由此，能夠避免向柵極電極15A注入過量的氟素，防止硼被置換。再有，因為還能夠抑制柵極絕緣膜14A內(nèi)生成多數(shù)捕獲準位，還可以防止柵極絕緣膜14A的信賴性降低。
另一方面，由圖2(d)所示工序，是在柵極電極15A上覆蓋保護絕緣膜16A的情況下對硅襯底10注入氟素。為此，可以更確實地各自調(diào)整向半導體襯底10及柵極電極15A注入的氟素量，在p型MISFET的溝道區(qū)域終端硅的懸空鍵。由此能夠抑制閾值電壓隨時間的變化，也能抑制漏極飽和電流的劣化。
(實施方式3)以下，參照圖面說明本發(fā)明的第3實施方式所涉及的半導體裝置的制造方法。
圖3(a)至圖3(e)，是表示本發(fā)明的第3實施方式所涉及的半導體裝置的制造方法的剖面圖。在圖中，左側(cè)表示n型MISFET(n型晶體管)形成區(qū)域Rn，右側(cè)表示p型MISFET(p型晶體管)形成區(qū)域Rp。
本實施方式的半導體裝置制造方法中，首先，由圖3(a)所示的工序，在硅形成的半導體襯底10上，形成圍繞活性區(qū)域的STI形成的元件分離區(qū)域11。其后，在半導體襯底10的p型MISFET形成區(qū)域Rp上形成n凹陷部101A，在n型MISFET形成區(qū)域Rn上形成p凹陷部101B。再后，向p型MISFET形成區(qū)域Rp及n型MISFET形成區(qū)域Rn進行為閾值電壓的調(diào)整的離子注入，在各自的區(qū)域上形成閾值電壓調(diào)整用擴散層(都未圖示)。
接下來，由圖3(b)所示的工序，在半導體襯底10上，形成厚度為2nm的硅氧化膜14。其后，在硅氧化膜14上形成厚度為180nm的多結(jié)晶硅膜15。再后，在多結(jié)晶硅膜15上形成厚度為80nm的硅氧化膜30。
接下來，由圖3(c)所示的工序，通過使用柵極電極形成用掩模(未圖示)進行有選擇性地蝕刻硅氧化膜30，形成保護絕緣膜30A、30B。其后，除去柵極電極形成用掩模，將保護絕緣膜30A、30B作為硬掩模選擇性地蝕刻柵極電極形成用膜15及柵極絕緣膜形成用膜14。由此，p型MISFET形成區(qū)域Rp的活性區(qū)域上形成由p型MISFET的柵極絕緣膜14A、柵極電極15A及保護絕緣膜30A制成的柵極電極部31A，在n型M ISFET形成區(qū)域Rn的活性區(qū)域上形成由柵極絕緣膜14B、柵極電極15B及保護絕緣膜30B制成的柵極電極部31B。由這時的蝕刻，作為硬掩模的保護絕緣膜30A、30B的厚度減小，成為20nm程度。該保護絕緣膜30A、30B的厚度，最好的是為20±10nm厚度。
其后，在半導體襯底10上，形成覆蓋n型MISFET形成區(qū)域Rn而p型MISFET形成區(qū)域Rp上開口的抗蝕膜17。其后，以抗蝕膜17及柵極電極部31A為掩模，以注入能量為0.5keV、注入劑量為4×1014ions/cm2為條件，向半導體襯底10中p型MISFET形成區(qū)域Rp的活性區(qū)域注入p型雜質(zhì)的硼，形成p型源極·漏極擴張區(qū)域18。接下來，以抗蝕膜17及柵極電極部31A原樣為掩模，以注入能量為70keV、注入劑量為3.2×1013ions/cm2為條件，向半導體襯底10中p型MISFE T形成區(qū)域Rp的活性區(qū)域注入n型雜質(zhì)的砷離子，形成n型凹陷區(qū)域19。這時，砷離子的離子注入用25°注入角的旋轉(zhuǎn)注入法進行。再有，以抗蝕膜17及柵極電極部31A為掩模，以注入能量為15keV、注入劑量為1×1015ions/cm2為條件，向半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上離子注入氟素離子13B，在源極·漏極擴張區(qū)域形成氟素注入層43。這時，因為在柵極電極15A上形成了膜厚比氟素注入深度厚的保護絕緣膜30A，所以，在柵極電極15A中注入了比半導體襯底10中少的氟素。在該注入條件下離子注入時，氟素的飛躍距離存在于柵極電極15A及半導體襯底10各自的表面的近旁。
接下來，由圖3(d)所示的工序，除去抗蝕膜17后，在半導體襯底10上，形成覆蓋p型MISFET形成區(qū)域Rp而n型MISFET形成區(qū)域Rn上開口的抗蝕膜21。其后，以抗蝕膜21及柵極電極部31B為掩模，以注入能量為4keV、注入劑量為6×1014ions/cm2為條件，在成為n型MISFET形成區(qū)域Rn的活性區(qū)域的半導體襯底10中上注入n型雜質(zhì)的砷離子，形成n型源極·漏極擴張區(qū)域22。再下來，以抗蝕膜21及柵極電極部31B原樣為掩模，以注入能量為12keV、注入劑量為3.6×1013ions/cm2為條件，向半導體襯底10中成為n型M ISFET形成區(qū)域Rn的活性區(qū)域注入p型雜質(zhì)的硼離子，形成p型凹陷區(qū)域23。這時，硼離子的離子注入用25°注入角的旋轉(zhuǎn)注入法進行。
接下來，由圖3(e)所示的工序，除去抗蝕膜21后，形成覆蓋半導體襯底10及柵極電極部31A、31B的絕緣膜(未圖示)，通過進行異向蝕刻，在柵極電極15A及柵極電極15B的側(cè)面上形成側(cè)壁24A及側(cè)壁24B。這時，通過形成側(cè)壁24A及側(cè)壁24B時的過蝕刻，形成在柵極電極15A、15B上的保護絕緣膜30A、30B被蝕刻，露出柵極電極15A、15B的上表面。
其后，形成p型MISFET形成區(qū)域Rp上開口的掩模(未圖示)，以注入能量為3keV、注入劑量為3.6×1015ions/cm2為條件，在半導體襯底10中成為p型MISFET形成區(qū)域Rp的活性區(qū)域的區(qū)域上注入p型雜質(zhì)硼離子，選擇性地形成高濃度p型源極·漏極擴張區(qū)域25。這時，在選擇性地形成高濃度p型源極·漏極擴張區(qū)域25的同時，在柵極電極15A中注入了p+形成柵極電極27。
另一方面，形成覆蓋半導體襯底10的p型MISFET形成區(qū)域Rp而n型MISFET形成區(qū)域Rn上開口的掩模(未圖示)，以注入能量為50keV、注入劑量為4.0×1015ions/cm2為條件，在半導體襯底10中成為n型MISFET形成區(qū)域Rn的活性區(qū)域上注入n型雜質(zhì)砷離子，形成高濃度的n型源極·漏極擴張區(qū)域26。這時，n型源極·漏極擴張區(qū)域26形成的同時，在柵極電極15B中砷離子注入了n+形成柵極電極28。
其后，對半導體襯底10進行氮元素環(huán)境下熱處理溫度為1075℃的瞬時RTA處理，進行源極·漏極擴張區(qū)域及柵極電極中注入的雜質(zhì)的活化。這時，由該瞬時RTA處理，柵極電極15A中的氟素向柵極絕緣膜14A及半導體襯底10的界面方向各自擴散。
本實施方式中，由圖3(c)所示的工序注入氟素離子13B時，因為柵極電極15A上覆蓋了保護絕緣膜30A，所以可調(diào)整注入柵極電極15A。由此，能夠避免向柵極電極15A注入過量的氟素，防止硼被置換。再有，因為還能夠抑制柵極絕緣膜14A內(nèi)生成多數(shù)捕獲準位，還可以防止柵極絕緣膜14A的信賴性降低。
另一方面，由圖3(c)所示工序，因為能夠?qū)枰r底10注入充分的氟素離子，所以可以在p型MISFET的溝道區(qū)域終端硅的懸空鍵。由此能夠抑制閾值電壓隨時間的變化，也能抑制漏極飽和電流的劣化。
圖4，是表示p型MISFET中閾值電壓隨時間變化的曲線圖。圖4中，橫軸表示經(jīng)過的時間，縱軸表示閾值電壓的變動。還有，軌跡a(profile a)表示溝道區(qū)域沒有注入氟素的以前的p型MISFET測定結(jié)果，軌跡b(profileb)表示本實施方式的方法p型MISFET測定結(jié)果。該評價，是在150℃的溫度下于柵極電極上施加柵極電壓狀態(tài)下(施加荷載<stress>狀態(tài))測定閾值電壓的變動。
如圖4所示，在溝道區(qū)域?qū)脒m量的氟素的本實施方式的樣品中，與以前的樣品相比，得知閾值電壓的變動受到特別抑制。
圖5，是表示第3實施方式的p型MISFET中的柵極電極中雜質(zhì)濃度曲線圖。圖5所示的結(jié)果，是由后側(cè)SIMS法(Back Side SIMS法)測定第3實施方式的方法制成的樣品的雜質(zhì)濃度的結(jié)果。該樣品中，氟素離子是用注入能量為15keV、注入劑量為1.0×1015ions/cm2為條件注入的。圖5中，橫軸表示從柵極絕緣膜和半導體襯底的界面的距離，縱軸表示雜質(zhì)的濃度。且，橫軸，隔著界面左側(cè)為半導體襯底，右側(cè)為柵極絕緣膜。
從圖5所示的結(jié)果，得知柵極絕緣膜和半導體襯底的界面部分的氟素濃度，大致為1.0×1018ions/cm2～5.0×1018ions/cm2。
圖6，是表示第3實施方式的p型源極·漏極擴張區(qū)域中雜質(zhì)濃度曲線圖。圖6所示的結(jié)果，是由SIMS法測定第3實施方式的方法制成的樣品的雜質(zhì)濃度的結(jié)果，該樣品中，氟素離子是用注入能量為15keV、注入劑量為1.0×1015ions/cm2為條件注入的。圖6中，橫軸表示從半導體襯底的表面向深度方向的距離，縱軸表示雜質(zhì)的濃度。
如圖6所示，側(cè)板下的溝道端部半導體襯底界面的氟素濃度，為4.0×1017ions/cm2～1.0×1018ions/cm2。詳細調(diào)查的結(jié)果，得知為抑制p型MISFET的閾值電壓及漏極飽和電流的隨時間變化的氟素濃度，柵極絕緣膜正下方的溝道區(qū)域為5.0×1017ions/cm2～1.0×1019ions/cm2，位于側(cè)壁正下方的溝道區(qū)域端部為2.0×1017ions/cm2～2.0×1018ions/cm2為有效。
如上那樣詳細地敘述了本發(fā)明的各實施方式，本發(fā)明的具體構(gòu)成不只限于這些實施方式，只要不超出該發(fā)明的要旨的設計的變更等都包含在本發(fā)明中。例如，作為柵極絕緣膜，可以改變柵極氧化膜而使用柵極氮氧化膜，或者表面被等離子氮化的柵極氧化膜。還有，各實施方式的柵極絕緣膜說明了使用2nm的硅氧化膜，但是比這厚的硅氧化膜或氮氧化膜等形成的柵極絕緣膜也適用于本發(fā)明。
且，各實施方式中以具有CMIS構(gòu)造的半導體裝置的形成工序為例加以了說明，但是，不需多說，DRAM或其他的裝置中的p型MIS晶體管的形成也適用于本發(fā)明。
(產(chǎn)業(yè)上利用的可能性)本發(fā)明，在p型MISFET中，在不引起硼的置換或柵極絕緣膜的信賴性的降低，就可抑制閾值電壓的隨時間變化，還能抑制漏極飽和電流的劣化，這在產(chǎn)業(yè)上的利用性高。
權(quán)利要求
1.一種半導體裝置的制造方法，其特征為包括工序a，向半導體襯底離子注入氟素；工序b，在上述工序a之后，在上述半導體襯底上形成柵極絕緣膜；工序c，在上述柵極絕緣膜上形成柵極電極；工序d，在上述半導體襯底中位于上述柵極電極側(cè)邊下方的區(qū)域上，形成p型源極·漏極擴張區(qū)域；工序e，在上述工序c以后，向位于上述半導體襯底中的上述柵極電極側(cè)邊下方區(qū)域離子注入氟素；工序f，在上述工序d及上述工序e之后，形成位于上述柵極電極側(cè)面上的側(cè)壁；以及工序g，在上述半導體襯底中位于上述側(cè)壁側(cè)邊下方的區(qū)域上形成p型源極·漏極區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導體裝置制造方法，其特征為位于上述半導體襯底中的上述側(cè)壁下的區(qū)域注入的氟素的劑量的合計，比注入上述柵極電極的氟素劑量的合計多。
3.根據(jù)權(quán)利要求1或2所述的半導體裝置制造方法，其特征為上述工序e中，在上述柵極電極上覆蓋保護膜的狀態(tài)下進行上述氟素的離子注入。
4.一種半導體裝置的制造方法，其特征為包括工序a，在半導體襯底上形成柵極絕緣膜；工序b，在上述柵極絕緣膜上形成柵極電極形成用膜；工序c，向上述柵極電極形成用膜離子注入氟素；工序d，上述工序c之后，通過對上述柵極電極形成用膜進行圖案化，在上述柵極絕緣膜上形成柵極電極；工序e，在上述半導體襯底中位于上述柵極電極側(cè)邊下方的區(qū)域形成p型源極·漏極擴張區(qū)域；工序f，上述工序d之后，上述柵極電極上覆蓋保護膜的狀態(tài)下，在上述半導體襯底中的位于上述柵極電極側(cè)邊下方的區(qū)域，離子注入氟素；工序g，在上述工序e及上述工序f之后，形成位于上述柵極電極側(cè)面上的側(cè)壁；以及工序h，在上述半導體襯底中位于上述側(cè)壁側(cè)邊下方的區(qū)域上形成p型源極·漏極區(qū)域。
5.根據(jù)權(quán)利要求4所述的半導體裝置制造方法，其特征為位于上述半導體襯底中的上述側(cè)壁下的區(qū)域注入的氟素的劑量的合計，比注入上述柵極電極的氟素劑量的合計多。
6.一種半導體裝置的制造方法，其特征為包括工序a，在半導體襯底上形成柵極絕緣膜；工序b，上述柵極絕緣膜上形成柵極電極；工序c，在上述半導體襯底中位于上述柵極電極側(cè)邊下方的區(qū)域形成p型源極·漏極擴張區(qū)域；工序d，在上述半導體襯底中的上述柵極電極側(cè)邊下方的區(qū)域，上述柵極電極上覆蓋保護膜的狀態(tài)下，離子注入氟素；工序e，在上述工序c及上述工序d之后，形成位于上述柵極電極側(cè)面上的側(cè)壁；以及工序f，在上述半導體襯底中位于上述側(cè)壁側(cè)邊下方的區(qū)域上形成p型源極·漏極區(qū)域。
7.根據(jù)權(quán)利要求6所述的半導體裝置制造方法，其特征為上述工序d中，注入上述保護膜的氟素的一部分到達了上述柵極電極，上述半導體襯底中注入上述側(cè)壁下的區(qū)域的氟素的劑量的合計，比注入上述柵極電極的氟素劑量的合計多。
全文摘要
提供一種能夠抑制閾值電壓及漏極電流的隨時間變化的半導體裝置的制造方法。本發(fā)明的第1實施方式的半導體裝置制造方法中，在半導體襯底(10)中離子注入氟素后，在半導體襯底(10)上形成柵極絕緣膜(14A)、柵極電極(15A)及保護絕緣膜(16A)，然后再次注入氟素。還形成p型源極·漏極擴張區(qū)域(18)及源極·漏極區(qū)域(19)。
文檔編號H01L21/336GK1790642SQ200510120089
公開日2006年6月21日 申請日期2005年11月2日 優(yōu)先權(quán)日2004年11月8日
發(fā)明者佐藤好弘 申請人:松下電器產(chǎn)業(yè)株式會社