專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種含有MOS型晶體管的半導(dǎo)體裝置，特別涉及一種能夠取得具有快速返回耐壓(snap-back resisting pressure)的器件的半導(dǎo)體裝置。
背景技術(shù)：
常常通過減少LDD層中雜質(zhì)的濃度或使源/漏層處于距離柵極側(cè)端一定距離處，來實(shí)現(xiàn)在半導(dǎo)體裝置內(nèi)確保大約5至10V的快速返回耐壓的目的，其中半導(dǎo)體裝置包含具有常規(guī)LDD(輕摻雜漏)結(jié)構(gòu)的晶體管。在此，快速返回耐壓表示由漏電流引起雙極操作的現(xiàn)象導(dǎo)致的突然增加的Vd電壓，從而當(dāng)評(píng)估Vd-Id特性時(shí)，Vd-Id特性的Id波形快速返回(突然回彈)，并且還稱為導(dǎo)通耐壓(on-resistingpressure)。
然而，如果減少LDD層中的雜質(zhì)濃度，那么由于LDD層厚度的降低就不能充分確保導(dǎo)通電流，并在向著更淺(更薄)擴(kuò)散層的近來趨勢(shì)中，僅僅通過減少雜質(zhì)濃度常常不能夠確保大約5至10V的快速返回耐壓。
如果使源/漏層處于距離柵極側(cè)端一定距離處，就能稍微自由地確定擊穿耐壓或快速返回耐壓，但因?yàn)樵谛纬稍?漏層時(shí)的離子注入是非自對(duì)準(zhǔn)工藝，所以由光刻膠的滑動(dòng)(slippage)而改變了電氣特性。
此外，發(fā)現(xiàn)上述問題和相似問題不僅在LDD結(jié)構(gòu)中，而且還在DDD(雙擴(kuò)散漏)結(jié)構(gòu)和延伸結(jié)構(gòu)中。
可以想到，為在半導(dǎo)體裝置內(nèi)確保5至10V的快速返回耐壓，采用在擴(kuò)散層中具有擴(kuò)散層中相反導(dǎo)電類型擴(kuò)散層的結(jié)構(gòu)(Resurf結(jié)構(gòu))，例如，由日本專利未決公開No.11-204792所述。參考圖15，在具有Resurf結(jié)構(gòu)的現(xiàn)有半導(dǎo)體裝置中，通過使用主柵極(202-1)和輔柵極(202-2)作為掩模的自對(duì)準(zhǔn)工藝，可以在主柵極(202-1)和輔柵極(202-2)之間形成在LOCOS下形成的延伸漏擴(kuò)散層中相反導(dǎo)電類型擴(kuò)散層(208；Resurf層)(見專利文獻(xiàn)1)。Resurf結(jié)構(gòu)已公知為高耐壓器件，通常在LOCOS下利用特定掩模來形成。在Resurf結(jié)構(gòu)中，作為下層的阱和作為上層的Resurf層在漏側(cè)耗盡，用于實(shí)現(xiàn)高擊穿耐壓。因?yàn)橥ㄟ^自對(duì)準(zhǔn)工藝形成Resurf層，所以在除主柵極以外還使用輔柵極，以利用主柵極和輔柵極作為掩模在主柵極和輔柵極之間形成Resurf層。由于Resurf層還形成在源側(cè)，因此在漏側(cè)上的Resurf層和在源側(cè)上的Resurf層應(yīng)為相反導(dǎo)電類型層。也就是說，應(yīng)在襯底上分別形成用于在漏側(cè)上形成Resurf層和在源側(cè)上形成Resurf層的掩模。因?yàn)榕c低耐壓器件相比晶體管的尺寸大，所以高耐壓器件適合于制作Resurf結(jié)構(gòu)。
然而，如果Resurf結(jié)構(gòu)被應(yīng)用于制作具有大約5至10V的快速返回耐壓的晶體管，那么由于晶體管的尺寸變得太大，而使Resurf結(jié)構(gòu)不適合于高耐壓器件。
為實(shí)現(xiàn)Resurf結(jié)構(gòu)，需要某程度的結(jié)深度，使得漏層的阱連接在輔柵極下面，但如果在具有大約5至10V的快速返回耐壓的晶體管中實(shí)現(xiàn)這樣的結(jié)深度，容易出現(xiàn)注入的離子穿過柵極(主柵極和輔柵極)的情況。也就是說，如果進(jìn)行用于漏層的離子注入直到實(shí)現(xiàn)該結(jié)深度，那么在利用柵極(多晶硅)作為掩模的自對(duì)準(zhǔn)工藝中離子就會(huì)穿過柵極。因此，為避免離子穿過柵極，所以別無選擇而只能使結(jié)深度相對(duì)小。
通過上述觀點(diǎn)來看，很難在具有大約5至10V的快速返回耐壓的晶體管中采用Resurf結(jié)構(gòu)。
在具有Resurf結(jié)構(gòu)的現(xiàn)有半導(dǎo)體裝置中，應(yīng)在襯底上分別形成用于在漏側(cè)上形成Resurf層和在源側(cè)上形成Resurf層的掩模(光刻膠)，但這還是增加主柵極和輔柵極尺寸的因素。從而，分別形成掩模的技術(shù)不適合用于具有一定尺寸的晶體管。

發(fā)明內(nèi)容
本發(fā)明的第一方面是提供一種半導(dǎo)體裝置，包括本發(fā)明的MOS晶體管，包括形成在襯底上的主柵極；形成在襯底上靠近主柵極布置的至少一個(gè)輔柵極；形成在襯底上的源/漏區(qū)；以及在輔柵極下面從源/漏層端部到靠近主柵極端部連續(xù)布置的雜質(zhì)擴(kuò)散區(qū)，該雜質(zhì)區(qū)具有與源/漏層的導(dǎo)電類型相同的導(dǎo)電類型并且具有比源/漏層的雜質(zhì)濃度低的雜質(zhì)濃度。
本發(fā)明的第二方面是提供一種用于制造半導(dǎo)體裝置的方法，包括如下步驟以預(yù)定間隔形成主柵極和輔柵極；以及通過傾斜旋轉(zhuǎn)離子注入利用主柵極和輔柵極作為掩模，在包括輔柵極下面的區(qū)域的阱層中形成低濃度層，該低濃度層具有與源/漏層相同的電位類型并且具有比源/漏層的雜質(zhì)濃度低的雜質(zhì)濃度。
本發(fā)明的第三方面是一種用于制造半導(dǎo)體裝置的方法，包括如下步驟以預(yù)定間隔形成主柵極和輔柵極；以及利用主柵極和輔柵極作為掩模，將具有與源/漏層相同的電位類型并且具有比源/漏層低的雜質(zhì)濃度的雜質(zhì)注入到阱層中，并通過熱處理使所注入的雜質(zhì)擴(kuò)散在輔柵極下面的區(qū)域上以形成低濃度層。
優(yōu)選用于制造半導(dǎo)體裝置的方法包括如下步驟在主柵極和輔柵極的端面到側(cè)面(end-to-side)的表面周圍形成側(cè)壁；以及利用主柵極、輔柵極和側(cè)壁作為掩模通過離子注入形成源/漏層。
根據(jù)本發(fā)明，能形成具有高擊穿耐壓和快速返回耐壓的晶體管。這時(shí)，能容易地以高精度控制擊穿耐壓、快速返回耐壓和電流量。
根據(jù)本發(fā)明，可以自由地設(shè)置輔柵極的數(shù)量和輔柵極的長(zhǎng)度。
根據(jù)本發(fā)明，通過改變主柵極和輔柵極之間的間隔，可以對(duì)其間是存在/不存在源/漏層、源/漏層的濃度以及是否形成硅化物進(jìn)行控制。因此，能自由控制擊穿耐壓、快速返回耐壓和電流量。
根據(jù)本發(fā)明，能自由設(shè)置主柵極和輔柵極的電位。


圖1A和1B示意地示出了根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖1A是部分平面圖，而圖1B是1A-1A′截面的部分截面圖；圖2A至2I是示意性示出了用于制造根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體裝置的方法的上半部分的部分工藝截面圖；圖3是示意性示出了根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體裝置的變更結(jié)構(gòu)的部分平面圖；圖4A和4B示意地示出了根據(jù)本發(fā)明實(shí)施例2的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖4A是部分平面圖，而圖4B是4B-4B′截面的部分截面圖；圖5A至5I是示意性示出了用于制造根據(jù)本發(fā)明實(shí)施例2的半導(dǎo)體裝置的方法的上半部分的部分工藝截面圖；圖6A和6B是關(guān)于利用柵極大小(Lpoly＝0.6μm)的半導(dǎo)體裝置的Vd-Id特性的圖，其中圖6A涉及根據(jù)比較例(沒有利用輔柵極)的半導(dǎo)體裝置，而圖6B涉及根據(jù)本發(fā)明實(shí)施例2(利用輔柵極)的半導(dǎo)體裝置；圖7A和7B是關(guān)于具有源-漏距離(源-漏距離＝2μm)的半導(dǎo)體裝置的Vd-Id特性的圖，其中圖7A涉及根據(jù)比較例(沒有利用輔柵極)的半導(dǎo)體裝置，而圖7B涉及根據(jù)本發(fā)明實(shí)施例2(利用輔柵極)的半導(dǎo)體裝置；圖8A和8B示意地示出了根據(jù)本發(fā)明實(shí)施例3的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖8A是部分平面圖，而圖8B是8C-8C′截面的部分截面圖；圖9示意地示出了根據(jù)本發(fā)明實(shí)施例4的半導(dǎo)體裝置的結(jié)構(gòu)的部分平面圖；圖10示意地示出了根據(jù)本發(fā)明實(shí)施例6的半導(dǎo)體裝置的結(jié)構(gòu)的部分截面圖；圖11示意地示出了根據(jù)本發(fā)明實(shí)施例7的半導(dǎo)體裝置的結(jié)構(gòu)的部分截面圖；圖12示意地示出了根據(jù)本發(fā)明實(shí)施例8的半導(dǎo)體裝置的結(jié)構(gòu)的部分截面圖；圖13示意地示出了根據(jù)本發(fā)明實(shí)施例8的半導(dǎo)體裝置的變更結(jié)構(gòu)的部分截面圖；圖14A和14B示意地示出了根據(jù)本發(fā)明實(shí)施例9的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖14A是部分平面圖，而圖14B是14D-14D′截面的部分截面圖；以及圖15示意地示出了根據(jù)現(xiàn)有技術(shù)的一個(gè)例子的半導(dǎo)體裝置的結(jié)構(gòu)的部分截面圖。
具體實(shí)施例方式
實(shí)施例1將利用附圖來說明本發(fā)明的實(shí)施例1。圖1A和1B示意地示出了根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖1A是部分平面圖，而圖1B是1A-1A′截面的部分截面圖。在此，將介紹NMOS的情況。
半導(dǎo)體裝置1是具有NMOS型晶體管的半導(dǎo)體裝置，并且包括硅襯底2、元件隔離區(qū)3、阱層4、柵絕緣膜5、柵極6、輕摻雜漏(LDD)層7、側(cè)壁8、源/漏層9、硅化物層10、11、層間絕緣膜12、接觸栓塞13和布線層14。
硅襯底2是P型硅襯底。元件隔離區(qū)3是使形成在硅襯底2上的多個(gè)器件有效區(qū)(元件)電氣隔離的區(qū)域。元件隔離區(qū)3由絕緣材料(例如，硅氧化物膜)構(gòu)成，并且以預(yù)定深度設(shè)置在包圍器件有效區(qū)的位置。阱層4是對(duì)于每個(gè)器件有效區(qū)將P型雜質(zhì)(例如，硼離子)擴(kuò)散進(jìn)硅襯底2到預(yù)定深度的區(qū)域。柵絕緣膜5是絕緣膜(硅氧化物膜)，其用在柵極6、6a、6b和6c所在的硅襯底2上的區(qū)域內(nèi)。
柵極6位于柵絕緣膜5上并且在源和漏(源/漏層9a、9b)之間，由多晶硅構(gòu)成，并且具有主柵極6a和輔柵極6b和6c。主柵極6a是用于溝道控制的柵極。在主柵極6a兩側(cè)、以與一側(cè)的一個(gè)輔柵極的預(yù)定間隔，鄰近主柵極6a布置輔柵極6b和6c(總計(jì)兩個(gè)輔柵極)，并在預(yù)定位置整體地連接主柵極6a。主柵極6a和輔柵極6b、6c之間的間隔具有一定長(zhǎng)度，使得主柵極6a和輔柵極6b、6c的側(cè)壁(在主柵極6a和輔柵極6b、6c之間的區(qū)域內(nèi)所形成的壁)在側(cè)壁8形成期間相互接觸柵極，并且主柵極6a和輔柵極6b、6c之間的間距填充有側(cè)壁8。能使主柵極6a和輔柵極6b、6c相互更接近到達(dá)到PR(光刻膠)曝光限制的程度。當(dāng)從二維方向觀察時(shí)，作為雜質(zhì)高濃度擴(kuò)散層的源/漏層9a、9b不存在于主柵極6a和輔柵極6b、6c之間的區(qū)域內(nèi)。應(yīng)充分減小輔柵極6b、6c，使得LDD層7a、7b能夠形成在輔柵極6b、6c下面。主柵極6a和輔柵極6b、6c不電氣連接地相互隔離，并獨(dú)立控制(見圖4)。例如，為了在任何情況下盡可能確保導(dǎo)通電流，源/漏層9a和輔柵極6b可以相互電氣連接。這是因?yàn)長(zhǎng)DD層存在于輔柵極6b下面(圖1B中的7a)，并通過設(shè)定輔柵極6b的電位，能自由控制LDD層7a中的載流子。硅化物層10a、10b和10c(例如，TiSi)形成在層間絕緣膜12側(cè)的主柵極6a和輔柵極6b、6c的表面上。必要時(shí)可以不設(shè)置硅化物層10a、10b和10c。
LDD層7a、7b是形成在阱層4內(nèi)且在輔柵極6b、6c之下的低濃度擴(kuò)散層(N型擴(kuò)散層；例如磷離子低濃度擴(kuò)散層)，并具有與源/漏層9a、9b的電位類型相同的電位類型。當(dāng)從二維方向觀察時(shí)，LDD層7a從靠近左側(cè)的輔柵極6b的一端連續(xù)延伸到靠近左側(cè)的主柵極6a的一端。當(dāng)從二維方向觀察時(shí)，LDD層7b從靠近右側(cè)的輔柵極6b的一端連續(xù)延伸到靠近左側(cè)的主柵極6a的一端。選擇LDD結(jié)構(gòu)的原因如下。在實(shí)施例1中，沒有使用Resurf結(jié)構(gòu)，而因此不能增加結(jié)的深度。如果增加結(jié)的深度，那么離子穿過柵極，并因此不能執(zhí)行通過自對(duì)準(zhǔn)方法的注入。由此，選擇LDD結(jié)構(gòu)。LDD層7a、7b還形成在輔柵極6b、6c下面的原因如下。在LDD結(jié)構(gòu)中，需要改變LDD層7a、7b的濃度，用于控制擊穿耐壓和快速返回耐壓。然而，通常不能很好地控制LDD層7a、7b的長(zhǎng)度，即使改變了濃度，也會(huì)限制擊穿耐壓和快速返回耐壓的變化。如果采用利用輔柵極6b、6c的結(jié)構(gòu)，那么就隔離開了源/漏層9a、9b和主柵極6a，并且不表現(xiàn)出晶體管的特性，或者如果僅僅形成了輔柵極6b、6c，那么晶體管就會(huì)具有非常差的電氣特性。由此，LDD層7a、7b還形成在輔柵極6b、6c下面。為了獲得具有更高擊穿耐壓和快速返回耐壓的晶體管，需要減少LDD層7a、7b的濃度。
側(cè)壁8是形成在主柵極6a和輔柵極6b、6c的側(cè)邊緣周圍并且在主柵極6a和輔柵極6b、6c之間的區(qū)域中的絕緣區(qū)(例如，硅氧化物膜)，側(cè)壁8相互接觸以填充這些區(qū)域。在主柵極6a和輔柵極6b、6c之間的側(cè)壁8作為掩模，用于防止在主柵極6a和輔柵極6b、6c之間的區(qū)域內(nèi)形成源/漏層9a、9b。
源/漏層9a、9b是高濃度擴(kuò)散層(N+型擴(kuò)散層；例如，砷離子高濃度擴(kuò)散層)，其形成在左側(cè)上輔柵極6b以外和右側(cè)上輔柵極6c以外的阱層4內(nèi)，并具有與LDD層7a、7b的電位類型相同的電位類型。源/漏層9a在靠近輔柵極6b左端與LDD層7a連接。源/漏層9b在靠近輔柵極6c右端與LDD層7b連接。當(dāng)從二維方向觀察時(shí)，源/漏層9a、9b不形成在主柵極6a和輔柵極6b、6c之間的區(qū)域內(nèi)。源/漏層9a、9b通過輔柵極6b、6c和側(cè)壁8與主柵極6a保持一定距離。作為在距離主柵極6a一定距離處放置源/漏層9a、9b的結(jié)果，僅LDD層7a、7b存在于源/漏層9a、9b和主柵極6a的端部之間。在距離主柵極6a一定距離處放置源/漏層9a、9b是為了獲得具有高擊穿耐壓和快速返回耐壓的晶體管。硅化物層11a、11b(例如，TiSi)形成在層間絕緣膜12側(cè)上的源/漏層9a、9b的表面上。必要時(shí)也可以不必提供硅化物層11a、11b。
層間絕緣膜12是在元件隔離區(qū)3、側(cè)壁8、硅化物層10a、10b、10c、11a、11b的表面上形成的絕緣層(例如，硅氧化物膜)。連通硅化物層10a、11a、11b的多個(gè)接觸孔形成在層間絕緣膜12內(nèi)。接觸栓塞13a、13b、13c是分別連接硅化物層10a、11a、11b的導(dǎo)電層(例如，W)，并且形成層間絕緣膜12的接觸孔內(nèi)。布線層14a、14b、14c是分別連接接觸栓塞13a、13b、13c的導(dǎo)電層(例如，Al)，并以預(yù)定圖案形成在層間絕緣膜12的表面上。
現(xiàn)在將介紹用于制造根據(jù)實(shí)施例1的半導(dǎo)體裝置的方法。圖2A至2I是示意性示出了用于制造根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體裝置的方法的部分工藝截面圖。在此，將介紹形成NMOS的情況。
首先，制備硅襯底2，并在硅襯底2上的預(yù)定位置處形成元件隔離區(qū)3(步驟A1；見圖2A)。此時(shí)，對(duì)于硅襯底2，例如，利用具有15Ω·cm電阻率的P型硅襯底。元件隔離區(qū)3由硅氧化物膜構(gòu)成，并能通過LOCOS(硅的局部氧化)法或STI(淺溝槽隔離)法來形成。元件隔離區(qū)3的深度大約為0.1至5μm。
然后，在硅襯底2上形成阱層4(步驟A2；見圖2B)。阱層4是P型阱，并通過例如注入硼(B)離子來形成。對(duì)于注入條件，例如，離子注入能量(加速能量)為400KeV，離子注入劑量為1×1013/cm2，離子注入能量(加速能量)為100KeV，以及離子注入劑量為5×1012/cm2。當(dāng)從二維方向觀察時(shí)，離子被注入進(jìn)由元件隔離區(qū)3圍繞的硅區(qū)內(nèi)。
然后，在阱層4的表面上形成柵絕緣膜5(步驟A3；見圖2C)。在此，例如，柵絕緣膜5是硅氧化物膜并具有16nm的厚度。
然后，在柵絕緣膜5的表面上的預(yù)定位置處形成主柵極6a和輔柵極6b、6c(步驟A4；見圖2D)。在此，例如，在柵絕緣膜(圖2C中的5)的整個(gè)表面上將用于柵極6a、6b、6c的多晶硅生長(zhǎng)到200nm的厚度，以預(yù)定掩模圖案在多晶硅的表面上形成光刻膠(未示出)，蝕刻掉從掩模圖案露出的區(qū)域中的多晶硅，直到顯露出柵絕緣膜5，然后除去光刻膠。例如，主柵極6a和輔柵極6b、6c之間的間隔為0.2μm，使得在后序步驟中形成側(cè)壁8時(shí)，主柵極6a和輔柵極6b、6c的側(cè)壁8相互接觸(見圖2F)。在形成主柵極6a和輔柵極6b、6c之后以及除去光刻膠之前可以蝕刻掉從二維方向觀察時(shí)與除主柵極6a和輔柵極6b、6c的區(qū)域以外區(qū)域有關(guān)的柵絕緣膜5。
然后，在阱層4內(nèi)的預(yù)定區(qū)域中形成LDD層7a、7b(步驟A5；見圖2E)。LDD層7a、7b是N型擴(kuò)散層，并通過利用主柵極6a和輔柵極6b、6c作為掩模的自對(duì)準(zhǔn)工藝，由利用磷(P)離子的傾斜旋轉(zhuǎn)離子注入來形成在輔柵極6b、6c下面。此時(shí)，對(duì)于注入條件，例如，離子注入能量為50KeV，離子注入劑量為1×1013/cm2，以及離子注入角度為30°。通過傾斜旋轉(zhuǎn)離子注入形成LDD層7a、7b是為了在輔柵極6b、6c下面也形成連續(xù)的LDD層7a、7b，以增加晶體管的擊穿耐壓和快速返回耐壓。從元件隔離區(qū)3和輔柵極6b之間、輔柵極6b和主柵極6a之間、主柵極6a和輔柵極6c之間以及輔柵極6c和元件隔離區(qū)3之間的區(qū)域注入離子。通過利用0°注入取代傾斜旋轉(zhuǎn)離子注入，隨后用熱處理(退火)熱擴(kuò)散所注入的磷離子，也可以在輔柵極6b、6c下面形成連續(xù)的LDD層7a、7b。
然后，在主柵極6a和輔柵極6b、6c的側(cè)邊緣周圍形成側(cè)壁8(步驟A6；見圖2F)。對(duì)于側(cè)壁8，例如，利用硅氧化物膜，并且其厚度為150nm。例如，可以通過在襯底表面上淀積硅氧化物膜，然后回刻蝕硅氧化物膜直到顯露出主柵極6a、輔柵極6b、6c和LDD層7a、7b的表面，來形成側(cè)壁8。因?yàn)橹鳀艠O6a和輔柵極6b、6c之間的間隔小，所以主柵極6a和輔柵極6b、6c的側(cè)壁8相互接觸，并且主柵極6a和輔柵極6b、6c之間的間隙填充有側(cè)壁8。
然后，在LDD層7a、7b的預(yù)定區(qū)域中形成源/漏層9a、9b(步驟A7；見圖2G)。源/漏層9a、9b是N型擴(kuò)散層，并可以通過利用主柵極6a、輔柵極6b、6c和側(cè)壁8作為掩模的自對(duì)準(zhǔn)工藝，由例如利用砷(As)離子的離子注入來形成。此時(shí)，對(duì)于注入條件，例如，離子注入能量為50KeV，離子注入劑量為1×1015/cm2。當(dāng)從二維方向觀察時(shí)，從元件隔離區(qū)3與輔柵極6b、6c之間的區(qū)域注入離子。因?yàn)樵谥鳀艠O6a和輔柵極6b、6c之間的間隔填充有側(cè)壁8，其中它們的側(cè)壁8彼此接觸，所以在從二維方向觀察時(shí)，不會(huì)從主柵極6a和輔柵極6b、6c之間區(qū)域注入與源/漏層9a、9b的離子相同的離子。
然后，在柵極6a、6b、6c和源漏層9a、9b的表面上形成硅化物層10a、10b、10c、11a、11b，在襯底的整個(gè)表面上形成層間絕緣膜12，在層間絕緣膜12內(nèi)形成連通硅化物層10a、11a、11b的接觸孔，并在接觸孔內(nèi)形成分別對(duì)應(yīng)于硅化物層10a、11a、11b的接觸栓塞13a、13b、13c(步驟A8；見圖1A和圖2H)。例如，通過進(jìn)行利用Ti的硅化物形成處理可以形成硅化物層10a、10b、10c、11a、11b。因?yàn)橹鳀艠O6a和輔柵極6b、6c之間的間隔填充有側(cè)壁8，所以LDD層7a、7b的表面不會(huì)經(jīng)歷硅形成反應(yīng)。例如，通過在包括接觸孔的層間絕緣膜12的表面上形成鎢層，并使鎢層經(jīng)過CMP或回刻蝕鎢層直到顯露出層間絕緣膜能夠形成接觸栓塞13a、13b、13c。
最后，在層間絕緣膜12上分別形成對(duì)應(yīng)于接觸栓塞13a、13b、13c的布線層14a、14b、14c(步驟A9；見圖1A和圖2I)。例如，通過在包括接觸栓塞13a、13b、13c的層間絕緣膜12的表面上淀積鋁層、以預(yù)定掩模圖案形成光刻膠(未示出)、蝕刻掉從掩模圖案中露出的區(qū)域內(nèi)的鋁層直到顯露出層間絕緣膜12、以及然后除去光刻膠，來形成布線層14a、14b、14c。以這種方式，形成了具有期望結(jié)構(gòu)的晶體管的半導(dǎo)體裝置。
根據(jù)實(shí)施例1，與利用一個(gè)柵極的情況相比，LDD層7a、7b具有增加的長(zhǎng)度，并起緩和從源/漏層9a、9b延伸到主柵極6a下面的電場(chǎng)的作用，從而使得能夠確保高擊穿耐壓和快速返回耐壓。
因?yàn)?，通過自對(duì)準(zhǔn)工藝能夠形成具有高擊穿耐壓和快速返回耐壓的晶體管的半導(dǎo)體裝置的LDD層7a、7b和源/漏層9a、9b，所以在不增加PR步驟的情況下就可以制造半導(dǎo)體裝置。
通過選擇不利用Resurf結(jié)構(gòu)的LDD結(jié)構(gòu)，利用自對(duì)準(zhǔn)工藝能夠生產(chǎn)出具有帶穩(wěn)定特性的晶體管的半導(dǎo)體裝置。也就是說，通過降低離子注入密度以減少輔柵極6b、6c下面的擴(kuò)散層(LDD層7a、7b)的結(jié)深度，可以在避免離子穿過柵極的現(xiàn)有問題的同時(shí)進(jìn)行由自對(duì)準(zhǔn)工藝的注入。
因?yàn)椴焕肦esurf結(jié)構(gòu)，所以注入進(jìn)NMOS的源/漏層9a、9b僅僅是N+型。也就是說，不必像在Resurf結(jié)構(gòu)中那樣在主柵極6a和輔柵極6b、6c上的用于形成源/漏層9a、9b的掩模之間轉(zhuǎn)換，能充分減少主柵極6a和輔柵極6b、6c的長(zhǎng)度。因此，可以充分減少晶體管的大小。當(dāng)本方法應(yīng)用于PMOS(源/漏層9a、9b僅為P+型)時(shí)，取得了相同的效果。
因?yàn)闉榱嗽黾泳w管的擊穿耐壓和快速返回耐壓，通過傾斜旋轉(zhuǎn)離子注入在輔柵極6b、6c下面形成LDD層7a、7b，所以延伸到靠近主柵極6a端部的LDD層7a、7b分別連接源/漏層9a、9b，并由此獲得了作為晶體管的良好特性。
通過作為低濃度層的LDD層7a、7b最大程度地緩和了從源/漏層9a、9b端部延伸到主柵極6a端部下面的電場(chǎng)，從而使得能夠獲得高擊穿耐壓和快速返回耐壓。
此外，能夠控制近年來已成為主流的晶體管的源/漏層9a、9b的表面上的硅化物形成。也就是說，因?yàn)橹鳀艠O6a和輔柵極6b、6c之間的間隔填充有側(cè)壁8，所以不會(huì)發(fā)生硅化反應(yīng)，從而能夠在自對(duì)準(zhǔn)工藝中利用側(cè)壁8作為高精度硅化物阻擋。
在實(shí)施例1中，介紹了利用用于襯底2的P型硅襯底的半導(dǎo)體裝置，但本發(fā)明還能夠應(yīng)用于利用N型硅襯底的半導(dǎo)體裝置。
實(shí)施例2將利用附圖來介紹本發(fā)明的實(shí)施例2。圖4A和4B示意地示出了根據(jù)本發(fā)明實(shí)施例2的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖4A是部分平面圖，而圖4B是4B-4B′截面的部分截面圖。
在根據(jù)實(shí)施例2的半導(dǎo)體裝置中，當(dāng)從二維方向觀察時(shí)，源/漏層9c、9d局部地形成在主柵極6a和輔柵極6b、6c之間，并且主柵極6a和輔柵極6b、6c的側(cè)壁8是獨(dú)立的且不相互接觸。因此，能夠從主柵極6a和輔柵極6b、6c之間的區(qū)域注入離子，從而使得能夠形成具有比LDD層7a、7b的濃度高的濃度的源/漏層9c、9d。硅化物層11c、11d形成在層間絕緣膜12側(cè)的源/漏層9c、9d的表面上。源/漏層9c分隔開LDD層7a，以及源/漏層9d分隔開LDD層7b。結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。
在主柵極6a和輔柵極6b、6c之間形成與源/漏層9a、9b的離子相同的離子的源/漏層9c、9d是為了抑制導(dǎo)通電流量降低的缺點(diǎn)。也就是說，與源/漏層9a、9b相比，LDD層7a、7b具有高電阻，如果僅延伸LDD層7a、7b，那么導(dǎo)通電流降低。為避免這種情況，可想到LDD層7a、7b的濃度增加，或LDD層7a、7b的長(zhǎng)度減少。然而，如果增加LDD層7a、7b的濃度，那么會(huì)降低緩和電場(chǎng)的作用，導(dǎo)致?lián)舸┠蛪合陆?。減少LDD層7a、7b的長(zhǎng)度意味著減少輔柵極6b、6c的長(zhǎng)度，這是可能的，直到諸如步進(jìn)機(jī)(stepper)的曝光裝置達(dá)到極限，但是在理論上不能在極限以上。從而，將源/漏層9c、9d和硅化物層11c、11d作為高濃度層增加到部分LDD層。在必要時(shí)可以不必提供層11c、11d。
現(xiàn)在將介紹用于制造根據(jù)實(shí)施例2的半導(dǎo)體裝置的方法。圖5A至5I是示意性示出了用于制造根據(jù)本發(fā)明實(shí)施例2的半導(dǎo)體裝置的方法的部分工藝截面圖。在此，將介紹形成NMOS的情況。
首先，在硅襯底2上的預(yù)定位置處形成元件隔離區(qū)3(步驟B1；見圖5A)，在硅襯底2上形成阱層4(步驟B2；見圖5B)，以及在阱層4的表面上形成柵絕緣膜5(步驟B3；見圖5C)。步驟B1至B3與實(shí)施例1的步驟A1至A3相似。
然后，在柵絕緣膜5的表面上的預(yù)定位置處形成主柵極6a和輔柵極6b、6c(步驟B4；見圖5D)。在此，例如，在柵絕緣膜(圖5C中的5)的整個(gè)表面上生長(zhǎng)用于柵極6a、6b、6c的多晶硅到200nm的厚度，以預(yù)定掩模圖案在多晶硅的表面上形成光刻膠(未示出)，蝕刻掉從掩模圖案露出的區(qū)域中的多晶硅，并然后除去光刻膠。例如，主柵極6a和輔柵極6b、6c之間的間隔為0.5μm，使得在后序步驟中形成側(cè)壁8時(shí)，主柵極6a和輔柵極6b、6c的側(cè)壁8不會(huì)相互接觸(見圖5F)。在形成主柵極6a和輔柵極6b、6c之后以及除去光刻膠之前，可以蝕刻掉從二維方向觀察時(shí)與除主柵極6a和輔柵極6b、6c的區(qū)域以外區(qū)域有關(guān)的柵絕緣膜5。
然后，在阱層4內(nèi)的預(yù)定區(qū)域中形成LDD層7a、7b(步驟B5；見圖5E)。步驟B5與實(shí)施例1的步驟A5相似。
然后，在主柵極6a和輔柵極6b、6c的側(cè)邊緣周圍形成側(cè)壁8(步驟B6；見圖5F)。對(duì)于側(cè)壁8，例如，利用硅氧化物膜，并且其厚度為150nm。例如，可以通過在襯底表面上淀積硅氧化物膜、并然后回刻蝕硅氧化物膜直到顯露出主柵極6a、輔柵極6b、6c和LDD層7a、7b的表面，來形成側(cè)壁8。因?yàn)樵黾恿酥鳀艠O6a和輔柵極6b、6c之間的間隔，所以主柵極6a和輔柵極6b、6c的側(cè)壁8不會(huì)相互接觸，并且在主柵極6a和輔柵極6b、6c之間存在露出LDD層7a、7b的區(qū)域。
然后，在LDD層7a、7b的預(yù)定區(qū)域中形成源/漏層9a、9b、9c、9d(步驟B7；見圖5G)。源/漏層9a、9b、9c、9d是N型擴(kuò)散層，并可以通過例如利用自對(duì)準(zhǔn)工藝使用砷(As)離子的離子注入來形成。此時(shí)，對(duì)于注入條件，例如，離子注入能量為50KeV，離子注入劑量為1×1015/cm2。當(dāng)從二維方向觀察時(shí)，從元件隔離區(qū)3與輔柵極6b之間、輔柵極6b與主柵極6a之間、主柵極6a與輔柵極6c之間以及輔柵極6c與元件隔離區(qū)3之間的區(qū)域注入離子。因此，由LDD層7a分隔開源/漏層9a和源/漏層9c，并且由LDD層7b分隔開源/漏層9b和源/漏層9d。源/漏層9c分隔開LDD層7a，以及源/漏層9d分隔開LDD層7b。
然后，在柵極6a、6b、6c和源/漏層9a、9b、9c、9d的表面上形成硅化物層10a、10b、10c、11a、11b、11c、11d，在襯底的整個(gè)表面上形成層間絕緣膜12，形成連通硅化物層10a、11a、11b的接觸孔，并在接觸孔內(nèi)形成對(duì)應(yīng)于硅化物層10a、11a、11b的接觸栓塞13a、13b、13c(步驟B8；見圖4A和圖5H)。例如，可以通過進(jìn)行利用Ti的硅化物形成處理來形成硅化物層10a、10b、10c、11a、11b、11c、11d。側(cè)壁8在主柵極6a和輔柵極6b、6c之間的間隔內(nèi)是不連續(xù)的，因此在源/漏層9c、9d的表面上形成硅化物層11c、11d。例如，可以通過在包括接觸孔的層間絕緣膜12的表面上形成鎢層，并使鎢層經(jīng)過CMP或回刻蝕鎢層直到顯露出層間絕緣膜12來形成接觸栓塞13a、13b、13c。
最后，在層間絕緣膜12的表面上形成對(duì)應(yīng)于接觸栓塞13a、13b、13c的布線層14a、14b、14c(步驟B9；見圖4A和圖51)。步驟B9與實(shí)施例1的步驟A9相似。結(jié)果，形成了具有期望結(jié)構(gòu)的晶體管的半導(dǎo)體裝置。
現(xiàn)在將說明根據(jù)實(shí)施例2的半導(dǎo)體裝置的Vd-Id特性。圖6A和6B是與利用柵極(主柵極)大小(Lpoly＝0.6μm)的半導(dǎo)體裝置的Vd-Id特性有關(guān)的圖，其中圖6A針對(duì)根據(jù)比較例(沒有利用輔柵極)的半導(dǎo)體裝置，而圖6B針對(duì)根據(jù)本發(fā)明實(shí)施例2(利用輔柵極)的半導(dǎo)體裝置。圖7A和7B是與具有源-漏距離(源-漏距離＝2μm)的半導(dǎo)體裝置的Vd-Id特性有關(guān)的圖，其中圖7A針對(duì)根據(jù)比較例(沒有利用輔柵極)的半導(dǎo)體裝置，而圖7B針對(duì)根據(jù)本發(fā)明實(shí)施例2(利用輔柵極)的半導(dǎo)體裝置。
參考圖6A和6B，與根據(jù)比較例的半導(dǎo)體裝置(圖6A)相比，根據(jù)實(shí)施例2的半導(dǎo)體裝置(圖6B)具有較高的LDD電阻并由此具有較小的導(dǎo)通電流，但可以發(fā)現(xiàn)具有提高的快速返回電壓。參考圖7A和7B，與根據(jù)比較例的半導(dǎo)體裝置(圖7A)相比，根據(jù)實(shí)施例2的半導(dǎo)體裝置(圖7B)具有稍低的快速返回電壓，但可以發(fā)現(xiàn)能夠確保非常大的導(dǎo)通電流量。
因此，根據(jù)實(shí)施例2，可以獲得對(duì)于相同柵極大小快速返回電壓較高以及對(duì)于相同晶體管大小能確保較大的導(dǎo)通電流量的優(yōu)勢(shì)(見圖6A和6B以及圖7A和7B)。
與利用一個(gè)柵極來形成LDD層的情況相比，LDD層7a、7b具有增加的長(zhǎng)度，并從而起到緩和從源/漏層9a、9b端部延伸到主柵極6a下面的電場(chǎng)的作用，由此使得能夠確保高擊穿耐壓和快速返回耐壓。與源/漏層9a、9b相比，LDD層7a、7b具有高電阻，導(dǎo)致導(dǎo)通電流量減少。為補(bǔ)償這種情況，在主柵極6a和輔柵極6b、6c之間局部地形成已注入與源/漏層9a、9b的離子相同離子的源/漏層9c、9d，并且源/漏層9c、9d起到減少LDD層7a、7b的電阻的作用。結(jié)果，增加了擊穿耐壓和快速返回耐壓，并能確保導(dǎo)通電流為相對(duì)大的量。
因?yàn)橥ㄟ^自對(duì)準(zhǔn)工藝能形成這些層，所以在不用增加PR步驟的情況下，能制造出具有高擊穿耐壓和快速返回耐壓的晶體管的半導(dǎo)體裝置。
通過不利用Resurf結(jié)構(gòu)而選擇LDD結(jié)構(gòu)，能夠利用自對(duì)準(zhǔn)工藝生產(chǎn)出具有帶穩(wěn)定特性的晶體管的半導(dǎo)體裝置。也就是說，通過減少離子注入強(qiáng)度以減少輔柵極6b、6c下面的擴(kuò)散層(LDD層7a、7b)的結(jié)深度，能夠在避免諸如離子穿過柵極的現(xiàn)有問題的同時(shí)執(zhí)行由自對(duì)準(zhǔn)工藝的注入。
因?yàn)椴焕肦esurf結(jié)構(gòu)，所以注入進(jìn)NMOS的源/漏層9a、9b、9c、9d僅僅是N+型。也就是說，不必像在Resurf結(jié)構(gòu)中那樣，在用于在主柵極6a和輔柵極6b、6c上形成源/漏層9a、9b、9c、9d的掩模之間轉(zhuǎn)換，并且能充分減少主柵極6a和輔柵極6b、6c的長(zhǎng)度。因此，可以充分減少晶體管的大小。當(dāng)本方法應(yīng)用于PMOS(源/漏層9a、9b、9c、9d僅為P+型)時(shí)，取得相同的效果。
因?yàn)橥ㄟ^傾斜旋轉(zhuǎn)離子注入使LDD層7a、7b形成在輔柵極6b、6c下面，用于增加晶體管的擊穿耐壓和快速返回耐壓，所以靠近主柵極6a端部延伸的LDD層7a、7b分別連接到源/漏層9a、9b，并由此獲得了作為晶體管的良好特性。
通過將高濃度層(源/漏層9c、9d)增加到部分LDD層7a、7b，能減少整個(gè)電阻以使導(dǎo)通電流量的減少最小化。在主柵極6a和輔柵極6b、6c之間形成了硅化物層11c、11d，由此能進(jìn)一步減少電阻。結(jié)果，在不增加PR步驟的情況下，能形成能夠由自對(duì)準(zhǔn)工藝所形成的、與實(shí)施例1相比，具有高擊穿耐壓和快速返回耐壓、并確保更大的導(dǎo)通電流量的晶體管。
通過自對(duì)準(zhǔn)工藝能增加源/漏層9a、9b、9c、9d和硅化物層，并在不增加PR步驟的情況下能獲得期望的結(jié)構(gòu)。
實(shí)施例3現(xiàn)在將利用附圖來說明本發(fā)明的實(shí)施例3。圖8A和8B示意地示出了根據(jù)本發(fā)明實(shí)施例3的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖8A是部分平面圖，而圖8B是8C-8C′截面的部分截面圖。在根據(jù)實(shí)施例3的半導(dǎo)體裝置中，在輔柵極6b、6c以外進(jìn)一步形成了一個(gè)輔柵極6d和一個(gè)輔柵極6e。該結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。該結(jié)構(gòu)還可以應(yīng)用于實(shí)施例2。根據(jù)實(shí)施例3，可以形成進(jìn)一步增加了LDD層7a、7b長(zhǎng)度的晶體管。
實(shí)施例4現(xiàn)在將利用附圖來說明本發(fā)明的實(shí)施例4。圖9示意地示出了根據(jù)本發(fā)明實(shí)施例4的半導(dǎo)體裝置的結(jié)構(gòu)的部分平面圖。在根據(jù)實(shí)施例4的半導(dǎo)體裝置中，靠近主柵極6a兩側(cè)放置兩個(gè)或更多個(gè)輔柵極6b和兩個(gè)或更多個(gè)輔柵極6c。也就是說，可以自由設(shè)定輔柵極6b、6c的數(shù)量以得到期望的特性。不必使源側(cè)的輔柵極6b的數(shù)量與漏側(cè)的輔柵極6c的數(shù)量相等。該結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。該結(jié)構(gòu)還可以應(yīng)用于實(shí)施例2。根據(jù)實(shí)施例4，可以在輔柵極6b、6c下面自由設(shè)定LDD層7a、7b的長(zhǎng)度以用于得到期望的特性。
實(shí)施例5現(xiàn)在將說明本發(fā)明的實(shí)施例5。在根據(jù)實(shí)施例5的半導(dǎo)體裝置中，控制主柵極和輔柵極之間的距離以改變與主柵極和輔柵極有關(guān)的側(cè)壁的接觸程度。該結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。根據(jù)實(shí)施例5，可以控制用作用于源/漏層的掩模的側(cè)壁的厚度。也就是說，可以自由改變離子注入到源/漏層的程度，從而能自由控制擊穿耐壓、快速返回耐壓和導(dǎo)通電流。
實(shí)施例6現(xiàn)在將利用附圖來說明本發(fā)明的實(shí)施例6。圖10示意地示出了根據(jù)本發(fā)明實(shí)施例6的半導(dǎo)體裝置的結(jié)構(gòu)的部分平面圖。在根據(jù)實(shí)施例6的半導(dǎo)體裝置中，利用雙擴(kuò)散漏(DDD)層15a、15b來代替LDD層。該結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。根據(jù)實(shí)施例6，可以形成具有更高擊穿耐壓和快速返回耐壓的晶體管。
實(shí)施例7現(xiàn)在將利用附圖來說明本發(fā)明的實(shí)施例7。圖11示意地示出了根據(jù)本發(fā)明實(shí)施例7的半導(dǎo)體裝置的結(jié)構(gòu)的部分平面圖。在根據(jù)實(shí)施例7的半導(dǎo)體裝置中，利用延伸層16a、16b來代替LDD層。該結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。根據(jù)實(shí)施例7，可以形成具有淺結(jié)和具有高快速返回耐壓的晶體管。
實(shí)施例8現(xiàn)在將利用附圖來說明本發(fā)明的實(shí)施例8。圖12示意地示出了根據(jù)本發(fā)明實(shí)施例8的半導(dǎo)體裝置的結(jié)構(gòu)的部分截面圖。圖13示意地示出了根據(jù)本發(fā)明實(shí)施例8的半導(dǎo)體裝置的變更結(jié)構(gòu)的部分截面圖。在根據(jù)實(shí)施例8的半導(dǎo)體裝置中，通過僅在一側(cè)(漏側(cè))形成輔柵極6c，形成使得具有單路溝道的晶體管。如圖13中所示，通過僅在一側(cè)(漏側(cè))設(shè)置LDD層7b(可利用DDD層或延伸層來代替)，形成使得具有單路溝道的晶體管。
實(shí)施例9現(xiàn)在將利用附圖來說明本發(fā)明的實(shí)施例9。圖14A和14B示意地示出了根據(jù)本發(fā)明實(shí)施例9的半導(dǎo)體裝置的結(jié)構(gòu)，其中圖14A是部分平面圖，而圖14B是D-D′截面的部分截面圖。在根據(jù)實(shí)施例9的半導(dǎo)體裝置中，并排放置了NMOS型晶體管和PMOS型晶體管。關(guān)于NMOS型晶體管的結(jié)構(gòu)與實(shí)施例1中的相同。在PMOS型晶體管一側(cè)，阱層為N阱17，LDD層為P-型LDD層20a、20b，而源/漏層為P+型源/漏層21a、21b。該結(jié)構(gòu)的其它方面與實(shí)施例1中的相同。
實(shí)施例10現(xiàn)在將說明本發(fā)明的實(shí)施例10。在根據(jù)實(shí)施例10的半導(dǎo)體裝置中，根據(jù)實(shí)施例1至9的半導(dǎo)體裝置中的晶體管結(jié)合了具有相互不同的擊穿耐壓的晶體管。根據(jù)實(shí)施例10，可以獲得處理不同電源電壓的混合器件。
權(quán)利要求
1.一種MOS晶體管，包括形成在襯底上的主柵極；靠近形成在所述襯底上的所述主柵極布置的至少一個(gè)輔柵極；形成在所述襯底上的源/漏區(qū)；以及在所述輔柵極下面從所述源/漏區(qū)端部到靠近所述主柵極端部連續(xù)設(shè)置的雜質(zhì)擴(kuò)散區(qū)，所述雜質(zhì)區(qū)具有與所述源/漏區(qū)的導(dǎo)電類型相同的導(dǎo)電類型并且具有比所述源/漏區(qū)的雜質(zhì)濃度低的雜質(zhì)濃度。
2.如權(quán)利要求1的晶體管，其中所述主柵極和所述輔柵極連續(xù)地與相同的層連接。
3.如權(quán)利要求1的晶體管，其中單獨(dú)地布置所述主柵極和所述輔柵極。
4.如權(quán)利要求1的晶體管，其中在主柵極兩側(cè)靠近所述主柵極布置輔柵極。
5.如權(quán)利要求4的晶體管，其中在一側(cè)靠近所述主柵極的所述輔柵極的數(shù)量不同于在另一側(cè)上布置的所述輔柵極的數(shù)量。
6.如權(quán)利要求1的晶體管，其中僅在漏側(cè)上靠近所述主柵極布置所述輔柵極。
7.如權(quán)利要求6的晶體管，僅在漏側(cè)上布置所述雜質(zhì)擴(kuò)散區(qū)。
8.如權(quán)利要求1的晶體管，其中所述雜質(zhì)擴(kuò)散區(qū)是輕摻雜漏(LDD)區(qū)。
9.如權(quán)利要求1的晶體管，其中所述雜質(zhì)擴(kuò)散區(qū)是雙擴(kuò)散漏(DDD)層。
10.如權(quán)利要求1的晶體管，其中所述雜質(zhì)擴(kuò)散區(qū)是延伸區(qū)。
11.如權(quán)利要求1的晶體管，進(jìn)一步包括在所述主柵極和所述輔柵極之間形成的不連接所述主柵極與所述輔柵極的側(cè)壁。
12.如權(quán)利要求1的晶體管，進(jìn)一步包括在所述主柵極和所述輔柵極之間形成的連接所述主柵極與所述輔柵極的側(cè)壁。
13.如權(quán)利要求1的晶體管，進(jìn)一步包括在所述雜質(zhì)擴(kuò)散區(qū)內(nèi)以及在所述主柵極和所述輔柵極之間形成的第二源/漏區(qū)。
14.如權(quán)利要求1的晶體管，進(jìn)一步包括布置在所述第二源/漏區(qū)的表面上之間的硅化物層。
15.如權(quán)利要求1的晶體管，其中晶體管是NMOS型晶體管或PMOS型晶體管。
16.如權(quán)利要求15的晶體管，其中所述晶體管應(yīng)用于包括具有相互不同的擊穿耐壓的晶體管的半導(dǎo)體器件。
17.如權(quán)利要求16的晶體管，其中所述襯底是P型硅襯底或N型硅襯底。
18.一種MOS晶體管，包括第一導(dǎo)電類型的半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上以限定元件形成區(qū)的元件隔離區(qū)；形成在所述元件形成區(qū)上的主柵極；形成在所述元件形成區(qū)上并鄰近所述主柵極的至少一個(gè)輔柵極；形成在所述輔柵極和所述元件隔離區(qū)之間的第二導(dǎo)電類型的至少一個(gè)源/漏區(qū)，所述第二導(dǎo)電類型不同于所述第一導(dǎo)電類型；以及在所述輔柵極下面形成在所述源/漏區(qū)和所述主柵極之間的所述第二導(dǎo)電類型的至少一個(gè)雜質(zhì)擴(kuò)散區(qū)，所述雜質(zhì)擴(kuò)散區(qū)具有比所述源/漏區(qū)的雜質(zhì)濃度低的雜質(zhì)濃度。
全文摘要
本發(fā)明提供一種能夠通過自對(duì)準(zhǔn)工藝得到具有大約5至10V快速返回耐壓的器件的半導(dǎo)體裝置。該半導(dǎo)體裝置包括以預(yù)定間隔靠近主柵極布置的兩個(gè)或更多個(gè)輔柵極，以及從所述源/漏層端部到靠近主柵極端部連續(xù)布置的低濃度層，低濃度層具有與源/漏層相同的電位型，并且具有比源/漏層的雜質(zhì)濃度低的雜質(zhì)濃度。
文檔編號(hào)H01L29/78GK1755945SQ200510113350
公開日2006年4月5日 申請(qǐng)日期2005年9月28日 優(yōu)先權(quán)日2004年9月28日
發(fā)明者永井隆行 申請(qǐng)人:恩益禧電子股份有限公司