專利名稱：存儲器陣列的邏輯結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體存儲裝置領(lǐng)域，更準確地說，涉及存儲器陣列的邏輯結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體加工工業(yè)中，當(dāng)前出現(xiàn)了一種將現(xiàn)有器件結(jié)構(gòu)按比例縮小，并制造更小結(jié)構(gòu)的明顯趨勢。這種加工通常稱為微加工。微加工具有重要影響的一個領(lǐng)域就是微電子領(lǐng)域。特別是，微電子結(jié)構(gòu)的按比例縮小一般可以降低成本、提高性能、壓縮功率損耗，在給定尺寸的情況下能包含更多元件。雖然微加工在電子工業(yè)已經(jīng)廣泛應(yīng)用，但是也應(yīng)用到諸如生物技術(shù)、光學(xué)、機械系統(tǒng)、傳感裝置和反應(yīng)器等其它應(yīng)用中。
微加工可以應(yīng)用于加工固定的廉價穩(wěn)定的存儲器(PIRM)陣列。PIRM是一種極低成本的檔案庫固態(tài)存儲器，它用于數(shù)字攝影、數(shù)字音頻和其它應(yīng)用。從加工的前景看，PIRM包括夾在具有圖案的頂部金屬層和具有圖案的底部金屬層之間的一系列半導(dǎo)體和其它薄膜。其中，這些金屬層橫向形成雙端對器件。
PIRM配置一般包括多層，每一層都包括大量存儲器陣列。有幾個理由說明為什么PIRM配置的每一層中需要大量存儲器陣列。一個優(yōu)點是，對于確定的最小特征尺寸，每一層陣列的數(shù)量越大，每一個陣列就越小。由于不需要同時對所有陣列供電，較小的陣列功率損耗較小。而且，較小陣列具有較小的電容，較小的電容可以轉(zhuǎn)換成較高的速度。
每一層具有大量陣列的另一個優(yōu)點與缺陷管理有關(guān)。為了使PIRM陣列獲得低的成本，陣列必須容許加工缺陷。通過將每一個PIRM層分割成大量陣列，就能方便地實行允許缺陷管理策略，從而把使存儲器不能修復(fù)的加工缺陷的數(shù)量減至最少。
然而，將每一個PIRM層分割成大量較小陣列的問題是需要進行大量連接。如果從一個控制芯片到每一個陣列都要進行獨立連接，那么需要連接的數(shù)量大致與陣列的數(shù)目成正比。這是因為尋址具有對數(shù)效應(yīng)，不管陣列的尺寸如何，它幾乎要進行與地址線相同數(shù)目的連接。
例如，如果一個1.7GB的PIRM被分割成12800個與控制器芯片獨立連接的陣列，那么就需要371000個連接。如果相同的1.7GB的PIRM被分成與控制器芯片獨立連接的128個陣列，那么，就需要4480根地址線。這些例子中的任一個都是可行的。不僅與控制器管芯的連接數(shù)目要限制，而且層與層的內(nèi)連密度和附加的部線密度也不能太高。
因此，PIRM的結(jié)構(gòu)要求PIRM生產(chǎn)過程不受上述缺點的影響。結(jié)構(gòu)應(yīng)該是簡單、低成本并能方便地適合現(xiàn)有技術(shù)。本發(fā)明針對這些需求。

發(fā)明內(nèi)容
本發(fā)明的一個方面就是存儲器陣列的邏輯結(jié)構(gòu)。所述邏輯結(jié)構(gòu)包括設(shè)置成行列結(jié)構(gòu)的多個存儲器陣列；與所述多個存儲器陣列連接的控制器；以及與所述控制器連接的至少一根電源線、至少一根讀出線和至少一根地址線，其中，把從控制器到至少一根電源線、至少一根讀出線和至少一根地址線的連接減至最少。
從以下結(jié)合舉例說明本發(fā)明原理的附圖進行的詳細說明，將明白本發(fā)明的其它方面和優(yōu)點。


圖1示出說明由加到行和列電源的電壓(其它電源線是斷開的)產(chǎn)生的功率消耗的示意圖。
圖2示出說明正電壓加到行電源、讀出線和行地址線被正向偏置、而所有其它線都斷開的狀態(tài)的示意圖。
圖3示出說明負電壓加到行地址和讀出線、正電壓加到列地址線、而所有其它線都斷開的狀態(tài)的示意圖。
圖4示出根據(jù)本發(fā)明實施例的存儲器陣列的邏輯結(jié)構(gòu)。
圖5示出說明根據(jù)本發(fā)明實施例的超級陣列中每個區(qū)域配置的示意圖。
圖6示出總引線數(shù)目與每一個超級陣列的陣列數(shù)目的關(guān)系的圖形表示。
圖7示出讀出功率與每一個超級陣列的陣列數(shù)目的關(guān)系的圖形表示。
圖8示出數(shù)據(jù)傳送速率與每一個超級陣列的陣列數(shù)目的關(guān)系的圖形表示。
具體實施例方式
本發(fā)明涉及存儲器陣列的邏輯結(jié)構(gòu)。以下說明使本專業(yè)的普通技術(shù)人員能夠理解和應(yīng)用本發(fā)明，并提供專利申請內(nèi)容及其要求。對本專業(yè)的技術(shù)人員來說，對實施例和一般原理及這里所述特征的各種修改將是顯而易見的。因此，本發(fā)明沒有局限于所示的這些實施例，而且將給于與這里所述原理和特征一致的最寬范圍。
正如用于說明目的的附圖所示，公開了一種存儲器陣列的邏輯結(jié)構(gòu)。各種實施例包括一種可行的方法，所述方法利用合適數(shù)量的內(nèi)連把大量陣列互連到控制器芯片，同時避免高功率消耗、大區(qū)域的反向偏置二極管、以及由大量未選中元件的漏泄電流引起的低選擇性。所述方法利用通過以下方法引入存儲器電路的不對稱性利用單面讀出并且使用地址、電源和讀出線的水平、垂直和對角線條紋(striping)的組合來分隔系統(tǒng)。
簡化所述公開的實施例的意見是，并不是邏輯結(jié)構(gòu)中的所有陣列都需要同時與控制器芯片連接。由于不是邏輯結(jié)構(gòu)中的所有陣列都需要同時與控制器芯片連接，因此能夠間歇地使某些陣列不工作。因此，雖然不必去除所有連接來使陣列不工作，但是要避免某些組合。
圖1示出說明由加到行和列電源的電壓(其它電源線是斷開的)產(chǎn)生的功率消耗的示意圖。圖1示出以下元件工作二極管110；行讀出/寫入禁止二極管115；行地址二極管120、125、130；存儲器元件135；列地址二極管140、145、150和降壓二極管155。圖1示出的電流從行電源160流向列電源165。這種配置使整個存儲器陣列為正向偏置，并導(dǎo)致大的功率損耗。
圖2示出說明正電壓加到行電源并且電壓加到行地址和讀出線使得這些二極管被正偏置的情況的示意圖。在這種情況下，電流并未流過存儲器陣列，但是在地址邏輯電路中仍然消耗功率。圖2中雖然未畫出，但是存在具有列地址和列電源線的模擬狀態(tài)。此外，在這種情況下，通過讀出線接入大電流，所述大電流會把來自與同一讀出線連接的有效陣列的信號淹沒(swamp out)。
圖3示出說明行地址和讀出線以及列地址線被加電的狀態(tài)的示意圖。在這種情況下，整個存儲器陣列被反向偏置。雖然這種情況不象其它情況那樣嚴重，但是如果二極管的整流不夠的話，它仍然能夠?qū)е逻^多的功率損耗。另外，通過讀出二極管泄出的漏泄電流可能使與同一讀出線連接的有效陣列的信號失真。
在遞減量方面，可以按照功能把所述邏輯結(jié)構(gòu)中每一個陣列的大量連接分為地址線、電源線和讀出線。因此，內(nèi)連策略的重要目的是使用最少量地址線組，或者，在不生成圖1-3所述的任何不必要的內(nèi)連情況下，把最大數(shù)目的陣列連接到每一個地址總線。
在以下說明中，假設(shè)在”超級陣列”中有”K”個存儲器陣列。這些存儲器陣列被排列成”R”個超級陣列的列和”Q”個超級陣列的行。由于行地址總線和讀出線具有與其它電源和地址線相同的不必要的內(nèi)連，因此行地址總線和讀出線被一起選定路由。因此，只要避免了其中一個的不好的狀態(tài)，也就可以避免其中另一個的不好的狀態(tài)。
在總量為Q根地址總線和讀出線的超級陣列中，每一行中存在一個地址總線和一個讀出線，其中，每一根行地址總線和讀出線連接到R個陣列。類似地，存在Q根列地址總線，其中每一根連接到R個陣列。在列地址總線的情況下，每隔Q-1個的陣列的列被連接到同一列地址總線。
關(guān)于電源線，對于每一個超級陣列的列，存在一根行電源線，并且存在相同數(shù)目的列電源線。每一根列電源線都沿著對角線等連接到存儲器陣列，使得每一根列電源線連接到每一個超級陣列的行中的一個存儲器陣列，沒有兩個與列電源線連接的存儲器陣列共享所述相同的列地址總線。
圖4示出根據(jù)實施例的存儲器陣列的邏輯結(jié)構(gòu)400。邏輯結(jié)構(gòu)400基本上是一個矩形”超級陣列”，它包括存儲器陣列405；列電源線410；列地址總線420；行地址總線430；讀出線440和行電源線450。圖4描繪的超級陣列中，Q＝3和R＝9，因此，它具有3個超級陣列行和9個超級陣列列，在所述超級陣列中總計27個陣列。通常，對于與控制芯片連接的最小數(shù)目的內(nèi)連，行和列的數(shù)目并不相等，雖然如果行和列的數(shù)目相等的話所述邏輯結(jié)構(gòu)也可以工作。
應(yīng)當(dāng)指出，圖4表示陣列的邏輯結(jié)構(gòu)。在陣列之間提供相同內(nèi)連的任何物理的陣列布置都是可行的。
圖4中，所述”超級陣列”被分割成標(biāo)記為1-7的幾個區(qū)域。根據(jù)所述區(qū)域中的陣列與帶有激勵的功率、讀出線和地址線的另一個陣列共享內(nèi)連來劃分這些區(qū)域。所述陣列稱為有效陣列。這樣，可以對其它區(qū)域中的陣列進行考查，以便確定是否出現(xiàn)任何不需要的內(nèi)連狀態(tài)。即使超級陣列中只包括一個有效陣列，也要進行這種分析。
可以證明，在無效陣列中不形成不想要的連接的情況下，超級陣列的列中所有存儲器陣列都可以同時被激活。在超級陣列中，選擇多少存儲器陣列用于激活，要根據(jù)提高數(shù)據(jù)傳送速率和增加的功率損耗之間進行折中決定。
再參考圖4，陣列406是有效陣列，并標(biāo)記為1。除區(qū)域7以外的其它被標(biāo)記的區(qū)域與所述有效陣列共享公用電源、讀出或地址線，區(qū)域7沒有與所述有效陣列的公用的地址、電源或讀出線。每一個存儲器陣列405根據(jù)它們的內(nèi)連被分配到區(qū)域1-7。
為了分析的目的，圖5示出說明在超級陣列中每個區(qū)域的配置500的示意圖。所述配置500包括行電源505、工作二極管510、行讀出/寫入禁止二極管515、行地址二極管520、存儲元件525、列地址二極管530、降壓二極管535和列電源540。
參考圖4，所述超級陣列中的最大百分比的存儲器陣列沒有共享與有效陣列的直接連接，而屬于區(qū)域7。行電源與和列地址二極管都保持在電壓(-V-ΔV)，其中-V為加到有效陣列的列電源線的電壓，V為加到有效陣列的行電源線的電壓，而ΔV為二極管的接通電壓。讀出、行地址和列電源都保持在電壓V+ΔV上。區(qū)域7中，所述陣列中的電源、地址和讀出二極管都被反向偏置。幸好，這些二極管的總數(shù)是所用二極管的一小部分，所以總漏泄電流很小。
再次參考圖4，假設(shè)區(qū)域1為有效陣列，相關(guān)的電壓為行電源＝V行讀出＝0行地址＝-V-ΔV列地址＝V+ΔV列電源＝-V在所述陣列中，有效條紋(stripe)中的存儲元件被反向偏置而地址二極管被正向偏置。如果陣列的尺寸很大，或者如果二極管的整流很小，或者如果明顯地減少了存儲單元二極管的數(shù)量，就可能導(dǎo)致大的漏泄電流。
有效陣列中的最大消耗來源是由除已尋址的存儲單元的行和列之外必須取消選擇的地址和電源二極管的正向偏置電流引起的?？梢酝ㄟ^電源線條紋(striping)以到控制器芯片的附加連接為代價來減小所述功率。在電源線條紋中，行(列)工作(降壓)二極管被分成組。一次僅僅將電源加到一個組，而將另一個組保持在斷開狀態(tài)。這以增加與控制器的連接為代價而將未選中的電源條紋中的工作和地址二極管的功率消耗減至最小。
區(qū)域2中的存儲器陣列只與有效陣列共享讀出線和行地址線，相關(guān)的電壓為行電源＝-V-ΔV行讀出～0行地址＝-V-ΔV列地址＝-V-ΔV列電源＝V+ΔV在所述區(qū)域中，列的電源二極管都被反向偏置，其中，區(qū)域2中的陣列數(shù)目等于R-R/Q。
區(qū)域3中的存儲器陣列與有效陣列共享行地址、列地址和讀出線，相關(guān)的電壓為行電源＝-V-ΔV行讀出～0行地址＝-V-ΔV列地址＝V+ΔV列電源＝V+ΔV所述區(qū)域中的所有存儲器單元的二極管都被反向偏置，區(qū)域3中的陣列數(shù)目為R/Q-1。
區(qū)域4中的存儲器陣列與有效陣列共享行電源、列地址線，相關(guān)的電壓為行電源＝V行讀出＝V+ΔV行地址＝V+ΔV列地址＝V+ΔV列電源＝V+ΔV在所述區(qū)域中的行電源二極管都是反向偏置，區(qū)域4中的陣列數(shù)目為Q-1。
區(qū)域5中的存儲器陣列只與有效陣列共享列電源線，相關(guān)的電壓為行電源＝-V-ΔV行讀出＝V+ΔV行地址＝V+ΔV列地址＝-V-ΔV列電源＝-V在所述區(qū)域中的行地址和讀出二極管都被反向偏置，區(qū)域5中的陣列數(shù)目為Q-1。
區(qū)域6中的存儲器陣列只與有效陣列共享列地址線，相關(guān)的電壓為行電源＝-V-ΔV行讀出＝V+ΔV行地址＝V+ΔV列地址＝V+ΔV列電源＝V+ΔV在所述區(qū)域中的行電源二極管都被反向偏置，區(qū)域6中的陣列數(shù)目為(R/Q-1)*(Q-1)。
因此，在超級陣列，除了有效陣列之外，不存在具有由流經(jīng)地址讀出線或電源線的正向偏置電流引起的功率損耗的陣列。然而，存在小部分具有反向偏置電流的陣列，這些陣列中的功率損耗在容許的限度之內(nèi)。
上述分析假設(shè)，有專用電壓加到無效陣列的地址、讀出和電源線。然而如果控制器使所述線路處于高阻抗?fàn)顟B(tài)，那么損耗的功率就較小。在那種情況下，加到無效線路的電壓近似于通過內(nèi)連陣列漏泄的確定值，但是幅度被電壓所通過的元件的電阻減小了。
在根據(jù)實施例的PIRM存儲器系統(tǒng)中，”超級陣列”的多層被連接在一起，其中一層包含控制器。各層的電源和地址線都被連接在一起，而每個超級陣列的讀出線分別與控制器連接。在實際的物理布局中，超級陣列可以擴展到若干層或者在單一層上有多個超級陣列。
對于固定的總存儲器大小、每個超級陣列中超級陣列的數(shù)目和存儲器陣列的數(shù)目，可以選擇超級陣列的行和列的維數(shù)，以便將與存儲器的控制器的連接的總數(shù)目減至最少。與控制器連接的總數(shù)目等于每個超級陣列的讀出線與單個超級陣列電源線和地址線的總數(shù)目之和。因此，與控制器連接的總數(shù)目方程T則為T＝2R+NQ+2QM其中R＝超級陣列的列數(shù)目N＝超級陣列數(shù)目Q＝超級陣列的行數(shù)目M＝每個存儲陣列的行和列的地址線數(shù)目舉例來說，考慮一個包括32個超級陣列的1.7GB存儲器的PIRM設(shè)計。可以通過求總連接的方程相對于超級陣列的行數(shù)目的導(dǎo)數(shù)來計算行和列連接。圖6示出作為到控制器的連接的總數(shù)目與每個超級陣列的陣列數(shù)目的關(guān)系的這些計算結(jié)果的圖形表示。
此外，圖7和8分別是讀出功率與每個超級陣列的陣列數(shù)目的關(guān)系以及數(shù)據(jù)傳送速率與每個超級陣列的陣列數(shù)目的關(guān)系的圖形表示。為了提供這些圖形表示，應(yīng)用了以下參數(shù)
行電源讀出電壓＝3V列電源讀出電壓＝-3V二極管接通電壓＝1.2V二極管串聯(lián)電阻＝5.5兆歐在+/-讀出電壓條件下二極管整流比＝1e5每個二極管的電容＝1e-16F各種實施例包括一種可行的方法，所述方法利用合適數(shù)量的內(nèi)連把大量陣列互連到控制器芯片，同時避免高功率消耗、大區(qū)域的反向偏置二極管、以及由大量未選中元件的漏泄電流引起的低選擇性。所述方法利用通過以下方法引入存儲器電路的不對稱性利用單面讀出并且使用地址、電源和讀出線的水平、垂直和對角線條紋(striping)的組合來分隔系統(tǒng)。
因此，對于任何數(shù)目的存儲器陣列，可以大大減少到控制器芯片的連接的數(shù)目，并且消除了無效存儲器陣列中的反向偏置電流，這導(dǎo)致較低的功率損耗。此外，在固定數(shù)目的控制器連接的情況下連接大量陣列的能力可以在由制造過程的缺陷引起陣列丟失時使其影響減至最小。此外，由于存在較少的并聯(lián)讀出二極管，所以較小的存儲器陣列導(dǎo)致減小電容、較高的運行速度、以及較好的信噪比。
不必作進一步分析，上述分析完全揭示了本發(fā)明的要點，通過應(yīng)用電流方面的知識，在不忽略特征的情況下，其它要點可以容易地使本發(fā)明適應(yīng)于各種應(yīng)用，從先有技術(shù)的觀點看，合理地構(gòu)造了本發(fā)明的廣義的或具體的方面的基本特征。因此，應(yīng)該并期望把這樣的應(yīng)用理解為在以下權(quán)利要求書的含義和等價范圍內(nèi)。雖然已經(jīng)就某些實施例描述了本發(fā)明，但本專業(yè)的普通技術(shù)人員明白，本發(fā)明的其它實施例也處于后面的權(quán)利要求書確定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種存儲器陣列的邏輯結(jié)構(gòu)，它包括設(shè)置成行列結(jié)構(gòu)的多個存儲器陣列(405)；連接到所述多個存儲器陣列(405)的控制器；以及連接到所述控制器的至少一根電源線(410)、至少一根讀出線(440)和至少一根地址線(420)，其中，把從所述控制器到所述至少一根電源線(410)、所述至少一根讀出線(440)和所述至少一根地址線(420)的連接的數(shù)目減至最少。
2.如權(quán)利要求1所述的邏輯結(jié)構(gòu)，其中，所述至少一根電源線(440)包括列電源線(440)和行電源線(450)。
3.如權(quán)利要求1所述的邏輯結(jié)構(gòu)，其中，所述至少一根地址線(420)包括列地址線(420)和一根行地址線(430)。
4.如權(quán)利要求1所述的邏輯結(jié)構(gòu)，其中，每一個存儲器陣列(405)包括存儲元件(525)和至少一個二極管(520)。
5.如權(quán)利要求1所述的邏輯結(jié)構(gòu)，其中，所述至少一根讀出線(440)與所述行列配置中的行相關(guān)聯(lián)。
6.如權(quán)利要求2所述的邏輯結(jié)構(gòu)，其中還包括至少一根列地址總線(420)，其中，每一根列電源線[410]連接到所述多個存儲器陣列[405]中的至少一個，使得每一根列電源線[410]連接到所述行列配置中每一行的一個存儲器陣列，從而，沒有兩個與所述列電源線[410]連接的存儲器陣列共享列地址總線[420]。
7.一種存儲器系統(tǒng)，它包括多個疊式存儲器層，其中，所述多個存儲器層中至少一層包括控制器，其中，所述多個存儲器層中的每一個包括設(shè)置成行列結(jié)構(gòu)并且連接到所述控制器的多個存儲器陣列[450]；以及連接到所述控制器的至少一根電源線(410)、至少一根讀出線(440)和至少一根地址線(420)，其中，把從所述控制器到所述至少一根電源線(410)、所述至少一根讀出線(440)和所述至少一根地址線(420)的連接的數(shù)目減至最少。
8.如權(quán)利要求7所述的存儲器系統(tǒng)，其中，所述至少有一根電源線[410]包括列電源線(410)和行電源線(450)。
9.如權(quán)利要求7所述的存儲器系統(tǒng)，其中，所述至少一根地址線[420]包括列地址線[420]和行地址線[430]。
10.如權(quán)利要求7所述的存儲器系統(tǒng)，其中，每一個存儲器陣列[405]包括存儲器元件[525]和至少一個二極管[520]。
全文摘要
本發(fā)明的一個方面是存儲器陣列的邏輯結(jié)構(gòu)。所述邏輯結(jié)構(gòu)包括設(shè)置成行列結(jié)構(gòu)的多個存儲器陣列[405]；與多個存儲器陣列[405]連接的控制器；以及與控制器連接的至少一根電源線[410]、至少一根讀出線[440]和至少一根地址線[420]，其中，把從控制器到至少一根電源線[410]、至少一根讀出線[440]和至少一根地址線[420]的連接數(shù)目減至最少。
文檔編號H01L27/10GK1741186SQ20051008844
公開日2006年3月1日 申請日期2005年7月20日 優(yōu)先權(quán)日2004年7月21日
發(fā)明者C·P·陶西格, R·E·埃爾德爾, H·羅 申請人:惠普開發(fā)有限公司