專利名稱：靜電放電的保護元件結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電的保護元件結(jié)構(gòu)。
背景技術(shù)：
隨著半導體集成電路裝置的尺寸持續(xù)縮小，在深次微米的互補式金氧半晶體管(CMOS)的技術(shù)中，較淺的結(jié)深度(junction depth)、更薄的柵極氧化層(gate oxide)的厚度、具有輕摻雜的漏極(LDD)、淺溝隔離(STI)以及自行對準金屬硅化物(self-aligned silicide)等結(jié)構(gòu)或工藝已成為標準工藝。但是上述的結(jié)構(gòu)或工藝卻使得集成電路產(chǎn)品更容易遭受靜電放電(ESD)的損害，因此芯片中必需加入ESD防護電路設(shè)計來保護集成電路免受ESD的損害。一般市場上的集成電路產(chǎn)品，在人體放電模式(Human-Body Model，HBM)中，至少要有高于2000伏特以上耐壓能力，而為了承受如此大的ESD電壓，ESD保護電路必需被設(shè)計成具有足夠大的元件尺寸，因而增加所占用硅芯片的面積。
就一個典型的例子而言，在輸入輸出電路(I/O circuits)的ESD防護電路設(shè)計中，NMOS的通道長度(channel length)經(jīng)常大于300μm。對于如此大尺寸的元件設(shè)計，NMOS在布局上經(jīng)常被繪制成具有并聯(lián)的多指狀結(jié)構(gòu)(finger)。然而，當ESD的電壓產(chǎn)生時，ESD防護電路中的多指狀布局無法同時被導通以釋放ESD電流，只有部份手指布局會被導通，因此這些手指布局就會被ESD脈沖所燒壞。所以，雖然ESD防護電路中的NMOS已經(jīng)占用非常大的尺寸，但是所能承受的ESD電壓卻仍非常低。
為了改善這些多指狀布局結(jié)構(gòu)被不均勻?qū)ǖ那樾?，柵極驅(qū)動(gate-driven)的設(shè)計已經(jīng)被采用，用來增加保護電路中大尺寸NMOS的ESD抗壓能力。然而在ESD防護電路中的柵極驅(qū)動(gate-driven)NMOS，于柵極驅(qū)動電壓增加至特定值以上時，卻產(chǎn)生ESD耐受度急遽減少的現(xiàn)象。因為柵極驅(qū)動設(shè)計將ESD電流引導至NMOS的通道表面，NMOS反而更容易因ESD電流而被燒壞。
請參照圖1，圖1為傳統(tǒng)柵極驅(qū)動技術(shù)中的ESD保護設(shè)計的電路圖。由于所有柵極驅(qū)動技術(shù)中的ESD保護設(shè)計都是使用相同的基本概念所設(shè)計出來的，故現(xiàn)以圖1所揭露的一種利用柵極驅(qū)動技術(shù)的ESD保護設(shè)計來作說明。ESD保護電路設(shè)計10包括一個ESD保護電路的NMOS 12，而NMOS 12包括一源極13、一漏極14及一柵極16。漏極14與一緩沖墊18相連接，柵極16則由一柵極偏壓電路(gate-biased circuit)20施予電壓。在傳統(tǒng)設(shè)計中，柵極偏電路20大多會配置一對電容器及電阻，該電容器用以連接緩沖墊與柵極，而該電阻則是用來連接柵極與vSS電源接腳。此外，ESD保護電路設(shè)計10通過一導線23來電連接一內(nèi)電路22和一緩沖墊18。
當一正極性的ESD電壓由輸入/輸出緩沖墊18導入時，急速上升的ESD電壓會與ESD保護電路NMOS 12的柵極16產(chǎn)生耦合，使NMOS12被開啟以將ESD電流經(jīng)由緩沖墊18排放至vSS電源接腳，這就是所謂的柵極耦合設(shè)計或是柵極驅(qū)動設(shè)計的ESD防護電路。雖然被偏壓的柵極可以改善ESD保護電路中的多指狀布局結(jié)構(gòu)不同時導通的缺點，但是過高的柵極偏壓卻反而會造成ESD電流集中流經(jīng)NMOS通道表面的反轉(zhuǎn)層(inversion layer)，因而燒毀NMOS的通道。
請參閱圖2，圖2為ESD電流流過ESD保護電路中柵極驅(qū)動NMOS的路徑的示意圖。如圖2所示，ESD保護電路中的NMOS 30包含一個P型基底31，一個P型阱32位于P型基底31中，以及一個NMOS 34設(shè)于P型阱32中。NMOS 34包括一源極35、一漏極36、一摻雜多晶硅柵極37以及二輕摻雜漏極(LDD)38分別設(shè)于源極35與漏極36的旁邊。其中，源極35被電連接至vSS電源接腳，漏極36被電連接至至緩沖墊40，而柵極37則被電連接至一柵極偏壓電路42。
當一正極性的ESD電壓由輸入/輸出緩沖墊40導入時，柵極偏壓電路42產(chǎn)生一偏壓(VG)施加于NMOS 34中的柵極37，并使NMOS 34的表面通道被導通。由于表面通道的反轉(zhuǎn)層結(jié)深度極淺，體積亦較小，不但容易因過熱而燒毀，也容易使NMOS 34被靜電放電所損害，而ESD損害通常發(fā)生在漏極36旁邊的輕摻雜漏極38角落(corner)附近的表面通道。因此當較大的ESD電流，典型的例子為1.33Amp(for a 2kV HBM ESD)流經(jīng)NMOS 34中很淺的表面通道時，常會燒毀NMOS 34，就算是NMOS 34具有大的元件尺寸亦無法避免這樣的情形發(fā)生。
為了減少NMOS34表面通道的損毀，現(xiàn)有ESD保護元件30又常于NMOS 34的漏極36下方填入一P+擴散區(qū)域33，以降低漏極36與P型阱32間的PN結(jié)的擊穿電壓(breakdown voltage)，如圖3所示，圖3為現(xiàn)有于ESD保護元件的阱內(nèi)填入一擴散區(qū)域的示意圖。然而，由于填入的P+擴散區(qū)域位于漏極36的下方，是以一般還需配合一深阱(deep well)工藝并須再利用至少一額外的金屬硅化物阻擋層(salicide block，SAB)光掩模以及離子注入工藝來形成此P+擴散區(qū)域，進而達到降低電壓與改善ESD保護元件的目的。因此會增加工藝的復雜度以及對準偏差(misalignment)的問題。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種靜電放電的保護元件結(jié)構(gòu)，以改善現(xiàn)有ESD保護元件的問題。
根據(jù)本發(fā)明權(quán)利要求所揭露的一種靜電放電(electrostatic discharge，ESD)保護元件結(jié)構(gòu)，該ESD保護元件結(jié)構(gòu)設(shè)置于一基底上，且該ESD保護元件結(jié)構(gòu)包括至少一第一導電類型金屬氧化半導體(MOS)、至少一第二導電類型擴散區(qū)域、以及至少一虛置柵極(dummy gate)。其中該第一導電類型MOS的漏極與源極分別電連接于一第一電源端以及一第二電源端，且該虛置柵極設(shè)于該第一導電類型MOS與該第二導電類型擴散區(qū)域之間。此外，該虛置柵極的柵極長度(gate length)小于該第一導電類型MOS的柵極的柵極長度，以使該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極的結(jié)具有一低擊穿電壓。
此外，本發(fā)明權(quán)利要求還揭露一種靜電放電(ESD)保護元件結(jié)構(gòu)，該ESD保護元件結(jié)構(gòu)設(shè)置于一基底上，且該ESD保護元件結(jié)構(gòu)包括至少一第一導電類型金屬氧化半導體(MOS)、至少一第二導電類型擴散區(qū)域、以及至少一第一導電類型輕微摻雜漏極(LDD)。其中該第一導電類型MOS的漏極與源極則分別電連接于一第一電源端以及一第二電源端，且該第一導電類型輕微摻雜漏極(LDD)設(shè)置并鄰接于該第一導電類型MOS與該第二導電類型擴散區(qū)域之間，以使該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極具有一低擊穿電壓的結(jié)。
有別于現(xiàn)有ESD保護元件，本發(fā)明于一虛置柵極兩端各形成一N+擴散區(qū)域以及一P+擴散區(qū)域的方式來降低PN結(jié)的擊穿電壓。因此當虛置柵極長度縮小到一個程度時，該N+擴散區(qū)域與該P+擴散區(qū)域之間所形成的PN結(jié)交界處的濃度變會提高，進而降低該結(jié)的擊穿電壓，以改善ESD的整體效能。


圖1為現(xiàn)有柵極驅(qū)動技術(shù)中的ESD保護設(shè)計的電路圖。
圖2為現(xiàn)有ESD電流流過ESD保護電路中柵極驅(qū)動NMOS的路徑示意圖。
圖3為現(xiàn)有于ESD保護元件的阱內(nèi)填入一擴散區(qū)域的示意圖。
圖4為本發(fā)明第一實施例靜電放電保護元件結(jié)構(gòu)的結(jié)構(gòu)示意圖。
圖5為本發(fā)明第二實施例靜電放電保護元件結(jié)構(gòu)的結(jié)構(gòu)示意圖。
圖6為本發(fā)明第三實施例靜電放電保護元件結(jié)構(gòu)的結(jié)構(gòu)示意圖。
圖7為本發(fā)明第四實施例靜電放電保護元件結(jié)構(gòu)的結(jié)構(gòu)示意圖。
簡單符號說明10ESD保護電路設(shè)計12NMOS13源極 14漏極16柵極 18緩沖墊20柵極偏壓電路 22內(nèi)電路23導線 30NMOS31P型基底32P型阱33P+擴散區(qū)域 34NMOS35源極 36漏極37摻雜多晶硅柵極 38輕摻雜漏極40緩沖墊 42柵極偏壓電路90ESD保護元件91基底92P型阱 93NMOS94摻雜多晶硅柵極 95源極96漏極 97淺溝隔離98虛置柵極 99第二P+擴散區(qū)域100 第一P+擴散區(qū)域 110 ESD保護元件111 基底 112 N型阱
113PMOS 114摻雜多晶硅柵極115源極 116漏極117淺溝隔離 118虛置柵極119第二N+擴散區(qū)域120第一N+擴散區(qū)域130ESD保護元件 131基底132P型阱 133NMOS134摻雜多晶硅柵極135源極136漏極 137淺溝隔離138N+輕摻雜漏極 139第二P+擴散區(qū)域140第一P+擴散區(qū)域150ESD保護元件151基底 152N型阱153PMOS 154摻雜多晶硅柵極155源極 156漏極157淺溝隔離 158P+輕摻雜漏極159第二N+擴散區(qū)域160第一N+擴散區(qū)域具體實施方式
請參照圖4，圖4為本發(fā)明實施例靜電放電(ESD)保護元件90結(jié)構(gòu)的結(jié)構(gòu)示意圖。如圖4所示，ESD保護元件90形成于一基底91的P型阱92上，其為一對稱結(jié)構(gòu)并包括二NMOS元件93、一電連接NMOS元件93的輸入/輸出緩沖墊(I/O buffering pad)(圖未示)與一VSS電源接腳(圖未示)、一P+擴散區(qū)域100、二P+擴散區(qū)域99、以及二虛置柵極98設(shè)于各NMOS元件93以及P+擴散區(qū)域100之間。其中，基底91可為一P型基底或一N型基底，而二NMOS元件93均還包括一電連接于該輸入/輸出緩沖墊的漏極96、一電連接該VSS電源接腳的源極95、以及一摻雜多晶硅柵極94。又如圖4所示，P+擴散區(qū)域100相對于NMOS元件93的源極95而言與漏極96同側(cè)，且虛置柵極98的柵極長度(gate length)小于NMOS元件93的摻雜多晶硅柵極94的柵極長度。此外，本發(fā)明的靜電放電保護元件90又包括多個淺溝隔離(STI)97，用來隔離NMOS元件93的源極95以及用來當作P型阱92的連接端(pickup)的P+擴散區(qū)域99。
由于本發(fā)明利用基底91上其它區(qū)域的PMOS元件的漏極和源極所必需的P型離子注入工藝及屏蔽圖案，并利用二虛置柵極98來自動對準(self-aligment)形成P+擴散區(qū)域100的方式，以提高N+擴散區(qū)域(亦即漏極96)與P+擴散區(qū)域100間的PN結(jié)交界處的濃度，進而降低該PN結(jié)的擊穿電壓，終而達到改善ESD的整體效能的目的。因此本發(fā)明不若現(xiàn)有工藝需額外的金屬硅化物阻擋層(SAB)光掩模以及離子注入工藝來形成此P+擴散區(qū)域100，故可有效解決現(xiàn)有工藝的復雜度與對準偏差(misalignment)等問題，而且當虛置柵極98的長度縮小到一個程度時，其功效更為明顯。
是以，當該輸入/輸出緩沖墊被施予一瞬間ESD電壓時，NMOS元件93的漏極96與P型阱92之間便會形成一低擊穿電壓的PN結(jié)(PN junction)，且由于各NMOS元件93漏極96與源極95以及P型阱92構(gòu)成一寄生橫向NPN雙載流子晶體管(parasitic lateral NPN BJT)，因此當此ESD電壓脈沖被施加于該輸入/輸出緩沖墊時，此ESD電壓脈沖便會由NMOS元件93的漏極96通過該PN結(jié)傳導至P+擴散區(qū)域100，然后通過P+擴散區(qū)域100傳至虛置柵極98下方的P型阱92，最后再由NMOS元件93的源極95導至VSS電源接腳以快速釋放該ESD電壓脈沖。
請參照圖5，圖5為本發(fā)明實施例靜電放電(ESD)保護元件110結(jié)構(gòu)的結(jié)構(gòu)示意圖。如圖5所示，ESD保護元件110形成于一基底111的N型阱112上，其包括二PMOS元件113、一電連接PMOS元件113的輸入/輸出緩沖墊(圖未示)與一VSS電源接腳、一N+擴散區(qū)域120、二N+擴散區(qū)域119、以及二虛置柵極118設(shè)于各PMOS元件113以及N+擴散區(qū)域120之間。其中，基底111可為一P型基底或一N型基底，且二PMOS元件113均還包括一電連接于該輸入/輸出緩沖墊的漏極116、一電連接該VSS電源接腳的源極115、以及一摻雜多晶硅柵極114。又如圖5所示，N+擴散區(qū)域120相對于PMOS元件113的源極115而言與漏極116同側(cè)，且虛置柵極118的柵極長度小于PMOS元件113的摻雜多晶硅柵極114的柵極長度。此外，本發(fā)明的靜電放電保護元件110又包括多個淺溝隔離(STI)117，用來隔離PMOS元件113的源極115以及用來當作N型阱112的連接端(pickup)的N+擴散區(qū)域119。
同樣地，當該輸入/輸出緩沖墊被施予一瞬間ESD電壓時，PMOS元件113的漏極116與N型阱112之間便會形成一PN結(jié)(PN junction)。且由于各PMOS元件113漏極116與源極115以及P型阱112構(gòu)成一寄生橫向PNP雙載流子晶體管(parasitic lateral PNP BJT)，因此當一ESD電壓脈沖被施加于該輸入/輸出緩沖墊時，該電壓便會由PMOS元件113的漏極116通過該PN結(jié)傳導至N+擴散區(qū)域120，然后經(jīng)由N+擴散區(qū)域120至虛置柵極118下方的N型阱112，最后再由PMOS元件113的源極115導至VSS電源接腳以快速釋放該ESD電壓脈沖。
請參照圖6，圖6為本發(fā)明第三實施例靜電放電(ESD)保護元件130結(jié)構(gòu)的結(jié)構(gòu)示意圖。如圖6所示，ESD保護元件130形成于一基底131的P型阱132上，其包括二NMOS元件133、一電連接NMOS元件133的輸入/輸出緩沖墊(圖未示)與一VSS電源接腳、一P+擴散區(qū)域140、二P+擴散區(qū)域139、以及二N+輕摻雜漏極(NLDD)138設(shè)于各NMOS元件133以及P+擴散區(qū)域140之間。其中，基底131可為一P型基底或一N型基底，且二NMOS元件133均還包括一電連接于該輸入/輸出緩沖墊的漏極136、一電連接該VSS電源接腳的源極135、以及一摻雜多晶硅柵極134。此外，本發(fā)明的靜電放電保護元件130又包括多個淺溝隔離(STI)137，用以隔離NMOS元件133的源極135與P+擴散區(qū)域139。
有別于先前所述的實施例，本實施例于NMOS元件133與P+擴散區(qū)域140之間形成二N+輕摻雜漏極138來代替前述實施例的二虛置柵極98、118，以使P+擴散區(qū)域140與相鄰的二N+輕摻雜漏極138之間的距離更小，故可有效應(yīng)用于90納米以下的工藝。且由于本發(fā)明亦利用基底131上其它區(qū)域的PMOS元件的漏極和源極所必需的P型離子注入工藝及屏蔽圖案，甚至可利用基底131上其它區(qū)域的NMOS元件的輕摻雜漏極所必需的離子注入工藝及屏蔽圖案，來分別形成P+擴散區(qū)域140以及二N+輕摻雜漏極138的方式，以提高N+擴散區(qū)域(亦即漏極136)與P+擴散區(qū)域140間的PN結(jié)交界處的濃度，進而降低該PN結(jié)的擊穿電壓，終而達到改善ESD的整體效能的目的。因此本發(fā)明亦不若現(xiàn)有工藝需額外的金屬硅化物阻擋層(SAB)光掩模以及離子注入工藝來形成此P+擴散區(qū)域140，故可有效解決現(xiàn)有工藝的復雜度與對準偏差等問題。
同樣地，當一ESD電壓脈沖被施加于該輸入/輸出緩沖墊時，該電壓便會由NMOS元件133的漏極136經(jīng)由N+輕摻雜漏極138導至P+擴散區(qū)域140，然后通過P+擴散區(qū)域140傳至N+輕摻雜漏極138下方的P型阱132，最后再由NMOS元件133的源極135導至VSS電源接腳以快速釋放該ESD電壓脈沖。
請參照圖7，圖7為本發(fā)明第四實施例靜電放電(ESD)保護元件150結(jié)構(gòu)的結(jié)構(gòu)示意圖。如圖7所示，ESD保護元件150形成于一基底151的N型阱152上，其包括二PMOS元件153、一電連接PMOS元件153的輸入/輸出緩沖墊(圖未示)與一VSS電源接腳、一N+擴散區(qū)域160、二N+擴散區(qū)域159、以及二P+輕摻雜漏極(PLDD)158設(shè)于各PMOS元件153以及N+擴散區(qū)域160之間。其中，基底151可為一P型基底或一N型基底，且二PMOS元件153均還包括一電連接于該輸入/輸出緩沖墊的漏極156、一電連接該VSS電源接腳的源極155、以及一摻雜多晶硅柵極154。此外，本發(fā)明的靜電放電保護元件150又包括多個淺溝隔離(STI)157，用以隔離PMOS元件153的源極155與N+擴散區(qū)域159。
如同本發(fā)明的第三實施例，本實施例于PMOS元件153與N+擴散區(qū)域160之間形成二P+輕摻雜漏極158來代替先前的二虛置柵極。因此當一ESD電壓脈沖被施加于該輸入/輸出緩沖墊時，該電壓便會由PMOS元件153的漏極156經(jīng)由P+輕摻雜漏極158導至N+擴散區(qū)域160，然后通過N+擴散區(qū)域160至P+輕摻雜漏極158下方的N型阱152，最后由PMOS元件153的源極155導至VSS電源接腳以快速釋放該ESD電壓脈沖。
相較于現(xiàn)有ESD保護元件，本發(fā)明利用于虛置柵極兩端各形成一N+擴散區(qū)域以及一P+擴散區(qū)域的方式來降低PN結(jié)的擊穿電壓。因此當虛置柵極長度縮小到一個程度時，該N+擴散區(qū)域與該P+擴散區(qū)域之間所形成的PN結(jié)交界處的濃度便會提高，進而能大幅降低該結(jié)的擊穿電壓，以改善ESD的整體效能。舉例來說，一般PN結(jié)擊穿電壓大約為9V，而當本發(fā)明的ESD保護元件的虛置柵極長度為0.15μm時，其擊穿電壓則可大幅降至約6V。因此一般為了確保ESD保護元件能在常用的3.3V下操作順暢，使用者可選擇性的增加虛置柵極的長度來控制擊穿電壓在7V左右。此外，本發(fā)明又可形成二N+輕摻雜漏極于各NMOS元件與P+擴散區(qū)域之間，或二P+輕摻雜漏極于各PMOS元件與N+擴散區(qū)域之間，來代替本發(fā)明的其它實施例的虛置柵極，作為連接各元件與擴散區(qū)域的橋梁，進而同時達到減化工藝、降低PN的結(jié)擊穿電壓與改善ESD保護元件的整體效能的目的。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種靜電放電保護元件結(jié)構(gòu)，該靜電放電保護元件結(jié)構(gòu)設(shè)置于一基底上，且該靜電放電保護元件結(jié)構(gòu)包括至少一第一導電類型金屬氧化半導體，且該第一導電類型MOS的漏極與源極則分別電連接于一第一電源端以及一第二電源端；至少一第二導電類型擴散區(qū)域；以及至少一虛置柵極，設(shè)于該第一導電類型MOS與該第二導電類型擴散區(qū)域之間，以使該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極的結(jié)具有一低擊穿電壓。
2.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該基底還包括一第二導電類型阱，且該靜電放電保護元件結(jié)構(gòu)設(shè)于該第二導電類型阱中。
3.如權(quán)利要求2所述的靜電放電保護元件結(jié)構(gòu)，其中該第一導電類型MOS的漏極、該第二導電類型阱、以及該第一導電類型MOS的源極構(gòu)成一寄生橫向雙載流子晶體管。
4.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該虛置柵極的柵極長度小于該第一導電類型MOS的柵極的柵極長度。
5.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該第二導電形式擴散區(qū)域相對于該第一導電形式MOS的源極而言與該漏極同側(cè)。
6.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中不同的該虛置柵極長度，于該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極的結(jié)有不同的擊穿電壓。
7.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該第一導電類型為N型，而該第二導電類型為P型。
8.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該第一導電類型為P型，而該第二導電類型為N型。
9.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該第一電源端為一輸入/輸出緩沖墊。
10.如權(quán)利要求1所述的靜電放電保護元件結(jié)構(gòu)，其中該第二電源端為一VSS電源接腳。
11.一種靜電放電保護元件結(jié)構(gòu)，該靜電放電保護元件結(jié)構(gòu)設(shè)置于一基底上，且該靜電放電保護元件結(jié)構(gòu)包括至少一第一導電類型金屬氧化半導體，且該第一導電類型MOS的漏極與源極則分別電連接于一第一電源端以及一第二電源端；至少一第二導電類型擴散區(qū)域；以及至少一第一導電類型輕微摻雜漏極，設(shè)置并鄰接于該第一導電類型MOS與該第二導電類型擴散區(qū)域之間，以使該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極具有一低擊穿電壓的結(jié)。
12.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中該基底還包括一第二導電類型阱，且該靜電放電保護元件結(jié)構(gòu)設(shè)置于該第二導電類型阱中。
13.如權(quán)利要求12所述的靜電放電保護元件結(jié)構(gòu)，其中該第一導電類型MOS的漏極、該第二導電類型阱、以及該第一導電類型MOS的源極構(gòu)成一寄生橫向雙載流子晶體管。
14.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中該第二導電形式擴散區(qū)域相對于該第一導電形式MOS的源極而言與該漏極同側(cè)。
15.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中不同的該虛置柵極長度，于該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極的結(jié)有不同的擊穿電壓。
16.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中該第一導電類型為N型，而該第二導電類型為P型。
17.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中該第一導電類型為P型，而該第二導電類型為N型。
18.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中該第一電源端為一輸入/輸出緩沖墊。
19.如權(quán)利要求11所述的靜電放電保護元件結(jié)構(gòu)，其中該第二電源端為一VSS電源接腳。
全文摘要
本發(fā)明提供一種靜電放電保護元件結(jié)構(gòu)。該ESD保護元件結(jié)構(gòu)設(shè)置于一基底上，且該ESD保護元件結(jié)構(gòu)包括至少一第一導電類型金屬氧化半導體(MOS)、至少一第二導電類型擴散區(qū)域、以及至少一虛置柵極。其中該第一導電類型MOS的漏極與源極分別電連接于一第一電源端以及一第二電源端，且該虛置柵極設(shè)于該第一導電類型MOS與該第二導電類型擴散區(qū)域之間。此外，該虛置柵極的柵極長度(gate length)小于該第一導電類型MOS的柵極的柵極長度，以使該第二導電類型擴散區(qū)域與該第一導電類型MOS的漏極的結(jié)具有一低擊穿電壓。
文檔編號H01L29/66GK1897271SQ20051008258
公開日2007年1月17日 申請日期2005年7月11日 優(yōu)先權(quán)日2005年7月11日
發(fā)明者高境鴻 申請人:聯(lián)華電子股份有限公司