專利名稱：垂直疊式現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器和制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及低成本、高密度半導(dǎo)體存儲(chǔ)器，具體地涉及當(dāng)去掉電源時(shí)存儲(chǔ)在存儲(chǔ)器內(nèi)數(shù)據(jù)不丟失和改變，即其內(nèi)容為“非易失”的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
對(duì)更密集的半導(dǎo)體存儲(chǔ)器有著日益增加的需求，客戶們以更大數(shù)量連續(xù)購買這些存儲(chǔ)器，正如每三年芯片位數(shù)(近似)翻兩番，需要以更低成本更快增加密度以滿足市場(chǎng)需要。
半導(dǎo)體非易失存儲(chǔ)器可以分成兩類(1)在制造過程中數(shù)據(jù)被永久地寫入其中并且其內(nèi)容隨后不能改變的存儲(chǔ)器，稱為“帶掩膜的只讀存儲(chǔ)器，簡(jiǎn)稱掩膜ROM”或“工廠編程ROM”；(2)在加工后存儲(chǔ)器器件離開工廠之后可以向其提供數(shù)據(jù)的存儲(chǔ)器。后一類稱為“現(xiàn)場(chǎng)可編程存儲(chǔ)器”，因?yàn)楫?dāng)半導(dǎo)體存儲(chǔ)器芯片被用于最終用途時(shí)“在現(xiàn)場(chǎng)”由用戶寫入其內(nèi)容?，F(xiàn)場(chǎng)可編程存儲(chǔ)器進(jìn)一步分成“一次寫入”存儲(chǔ)器和“寫入/擦除/再寫入”存儲(chǔ)器。這些一次寫入存儲(chǔ)器稱為“PROM”(可編程只讀存儲(chǔ)器)或“OTPROM”(一次可編程只讀存儲(chǔ)器)。而提供寫入/擦除/再寫入能力的存儲(chǔ)器被稱為“UVEPROM”(紫外線擦除可編程只讀存儲(chǔ)器)或“EEPROM”(電擦除可編程只讀存儲(chǔ)器)或“Flash EEPROM”(快速和靈活EEPROM)。相反，在制造期間掩膜ROM的內(nèi)容被永久存儲(chǔ)，因此掩膜ROM不可擦除并且實(shí)際上是“在工廠一次寫入”存儲(chǔ)器。
現(xiàn)場(chǎng)可編程存儲(chǔ)器比掩膜ROM靈活得多，因?yàn)樗试S系統(tǒng)產(chǎn)品制造商為許多應(yīng)用庫存一種單獨(dú)的通用零件類型，并且以大量不同方式在系統(tǒng)產(chǎn)品流程最后使一種零件類型個(gè)人化(對(duì)存儲(chǔ)器內(nèi)容編程)。這種靈活性使系統(tǒng)制造商更容易適應(yīng)不同系統(tǒng)產(chǎn)品需求的波動(dòng)，和更新和修改系統(tǒng)產(chǎn)品而不廢棄(報(bào)廢)現(xiàn)有的預(yù)編程掩膜ROM庫存。但這種靈活性是有代價(jià)的現(xiàn)場(chǎng)可編程存儲(chǔ)器通常比掩膜ROM有著更低密度(每個(gè)芯片位更少)和更高成本(每一位更高價(jià)格)?？蛻舾敢赓I提供靈活性和方便性的現(xiàn)場(chǎng)可編程存儲(chǔ)器，同時(shí)達(dá)到掩膜ROM的成本和密度。不幸地是，這種器件還不能獲得。
掩膜ROM比現(xiàn)場(chǎng)可編程存儲(chǔ)器密度高和便宜有兩個(gè)原因。首先，由于掩膜ROM不支持擦除和重新寫入功能，它們的外圍電路不需要包含輸入數(shù)據(jù)引導(dǎo)、寫入定時(shí)或?qū)懭肟刂频娜魏螌Ｓ秒娐坊騃/O端子。因此，掩膜ROM的外圍電路可以比現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器的電路小。與現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器的模具尺寸相比，這減少了掩膜ROM模具尺寸的，使更多的掩膜ROM芯片可以安裝在一個(gè)半導(dǎo)體晶片上，而降低了成本。
其次，由于掩膜ROM僅僅在工廠寫入，它們的存儲(chǔ)器單元可以僅僅為讀取而設(shè)計(jì)和優(yōu)化，通常它們的存儲(chǔ)器單元僅僅包括單一電路元件(例如，單一MOS晶體管)。但是現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器的存儲(chǔ)器單元必須包括對(duì)寫入操作的支持。因此，現(xiàn)場(chǎng)可編程存儲(chǔ)器單元通常包含幾個(gè)電路元件通常是在單一讀取所需要的MOS晶體管上增加第二溝道氧化物鍍膜柵極，或?qū)懭?擦除系列晶體管?，F(xiàn)場(chǎng)可編程單元的額外元件消耗了額外的硅面積，使存儲(chǔ)器單元面積比掩膜ROM存儲(chǔ)器單元大。因此現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器的密度比掩膜ROM的密度低。
具有寫入/讀取/重新寫入能力的現(xiàn)場(chǎng)可編程存儲(chǔ)器也提供了更多的靈活性。它們?cè)试S更新、現(xiàn)場(chǎng)重新配置和能夠使主機(jī)進(jìn)行新應(yīng)用，例如數(shù)字?jǐn)z影、固態(tài)盤等。不幸地是，這些器件通常具有比一次可編程存儲(chǔ)器低的密度和高的成本。
現(xiàn)在考慮用于這些存儲(chǔ)器中存儲(chǔ)器單元的設(shè)計(jì)，大多數(shù)非易失存儲(chǔ)器單元已經(jīng)利用了半導(dǎo)體器件，例如在單晶半導(dǎo)體襯底上構(gòu)造的MOS場(chǎng)效應(yīng)晶體管，結(jié)型晶體管，或結(jié)型二極管。這種方案只允許有限地垂直集成為第三維(即，與襯底平面相垂直)，因?yàn)槊總€(gè)存儲(chǔ)器單元包含構(gòu)造在襯底上的一些元件。
常規(guī)非易失存儲(chǔ)器單元使用大量連續(xù)光刻步驟制造，這限制了單元圖形的幾何形狀。例如，圖1所示的現(xiàn)有技術(shù)的掩膜ROM制造需要至少五次光刻掩膜步驟(a)氮化物L(fēng)OCOS構(gòu)圖；(b)多晶硅柵極構(gòu)圖(c)觸點(diǎn)構(gòu)圖(d)金屬構(gòu)圖；(e)利用離子注入構(gòu)圖的編程。這些步驟順序執(zhí)行，并且小心地將每個(gè)后續(xù)層與已經(jīng)在存儲(chǔ)器電路上構(gòu)圖的前一層對(duì)準(zhǔn)，以保證每層的幾何圖形被印制在所需要的空間位置上。例如，在圖1中的單元10中，離子注入層常規(guī)地對(duì)準(zhǔn)以前構(gòu)圖的多晶硅層。
不幸地是，在大量半導(dǎo)體加工中所使用的光刻機(jī)不能完全地執(zhí)行這些對(duì)準(zhǔn)。它們具有“層失準(zhǔn)容差”指標(biāo)，該指標(biāo)表示為當(dāng)新的層對(duì)準(zhǔn)存儲(chǔ)器電路已經(jīng)存在的層時(shí)可能引起的對(duì)準(zhǔn)容差。這些失準(zhǔn)容差迫使存儲(chǔ)器單元設(shè)計(jì)人員使用比如果對(duì)準(zhǔn)容差可忽略時(shí)所需要的更大的圖形尺寸。
例如，如果金屬層上的某些圖形需要完全覆蓋接觸層上的圖形，這兩層之間的幾何重合必須設(shè)計(jì)得至少與接觸層和金屬層之間的失準(zhǔn)容差一樣大。另一個(gè)例子，如果多晶硅柵極層上的某些圖形需要避免與LOCOS層上的圖形接觸，這兩層之間的幾何間隔必須增加到至少多晶硅柵極層和LOCOS層之間的失準(zhǔn)容差一樣大。
存儲(chǔ)器單元尺寸由這些失準(zhǔn)容差放大，這增加了模具尺寸，減少密度和增加了成本。如果找到需要更少連續(xù)光刻步驟的新的存儲(chǔ)器單元結(jié)構(gòu)，該單元在其圖形尺寸上會(huì)包括較少的失準(zhǔn)誤差，并可以制造得比更多光刻步驟的單元小。
并且如果找到完全不需要對(duì)準(zhǔn)的新存儲(chǔ)器單元結(jié)構(gòu)(一種“自對(duì)準(zhǔn)”單元)，在X或Y方向上，就不需要在其圖形尺寸中包括任何對(duì)準(zhǔn)容差。新單元可以制造得比沒有自對(duì)準(zhǔn)存儲(chǔ)器單元的相應(yīng)單元更小。
圖1表示了掩膜ROM中使用的非常普通的電路設(shè)計(jì)。這是“虛地”類ROM電路的例子，如同美國(guó)專利4281397所教導(dǎo)的。其存儲(chǔ)器單元例如單元10包括在平面半導(dǎo)體襯底上構(gòu)成的單一MOS晶體管，連接到多晶硅字線(例如WL1，WL2)，金屬位線(例如BL1，BL2)和虛地線(例如VG1，VG2)。該單元通過極大增加MOS晶體管門限電壓的掩膜編程，例如通過離子注入。例如，如果注入，該單元保持為邏輯1，如果沒有注入，該單元保持邏輯0。
圖2表示現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器，例如如同美國(guó)專利4203158所教導(dǎo)的。其存儲(chǔ)器單元12包含字線，編程線，浮柵，位線和地線。通過在位線和編程線上施加適當(dāng)?shù)碾妷?，該單元可以支持寫入操作，擦除操作和重新寫入操作以及讀取。
圖3表示可編程邏輯陣列(PLA)半導(dǎo)體結(jié)構(gòu)，如同美國(guó)專利4646266所教導(dǎo)的。其基本單元14包括一對(duì)背對(duì)背二極管，給出四個(gè)狀態(tài)在兩個(gè)方向上都不導(dǎo)電，在兩個(gè)方向上都導(dǎo)電，在第一方向上導(dǎo)電而在第二方向上不導(dǎo)電，和在第二方向上導(dǎo)電而在第一方向上不導(dǎo)電。該結(jié)構(gòu)不建立在平面半導(dǎo)體襯底上，而是將大量PLA單元垂直地一個(gè)一個(gè)層疊形成3維結(jié)構(gòu)。
現(xiàn)有技術(shù)掩膜ROM電路的另一個(gè)類型如同美國(guó)專利5441907所教導(dǎo)。其存儲(chǔ)器單元包含X導(dǎo)體，Y導(dǎo)體和可能的二極管。該單元通過掩膜編程，該掩膜允許(或阻止)在X導(dǎo)體和Y導(dǎo)體交叉點(diǎn)上的“插頭”二極管的形成。例如，如果二極管出現(xiàn)，該單元保持邏輯1，而如果沒有，該單元保持邏輯0。
使用熔絲和二極管兩者的現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器單元在美國(guó)專利5536968中所教導(dǎo)。如果熔絲沒有燒斷(導(dǎo)電)，二極管連接到X導(dǎo)體和Y導(dǎo)體之間，而該單元保持邏輯0。如果熔絲燒斷(不導(dǎo)電)，在X導(dǎo)體和Y導(dǎo)體之間沒有連接的二極管，該單元保持邏輯1。
使用肖特基二極管和反熔絲兩者的現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器單元在美國(guó)專利4442507中所教導(dǎo)。其存儲(chǔ)器單元包含多晶硅半導(dǎo)體材料制造的X導(dǎo)體，肖特基二極管，形成反熔絲的本征或輕微摻雜半導(dǎo)體，和金屬制造的Y導(dǎo)體。本征或輕微摻雜半導(dǎo)體反熔絲具有非常高電阻，并且對(duì)應(yīng)存儲(chǔ)器單元中所存儲(chǔ)的邏輯零。但是，如果在該單元上施加適當(dāng)高的電壓，反熔絲轉(zhuǎn)變?yōu)榉浅５碗娮瑁瑢?duì)應(yīng)該單元中所存儲(chǔ)的邏輯一。

發(fā)明內(nèi)容
公開了一種包括用于增強(qiáng)一個(gè)方向上電流的引導(dǎo)元件和狀態(tài)改變?cè)拇鎯?chǔ)器單元。狀態(tài)改變?cè)３直痪幊痰臓顟B(tài)并且串聯(lián)連接到引導(dǎo)元件上。
使用這些單元的陣列垂直地構(gòu)造成多層單元。自對(duì)準(zhǔn)方法允許利用最少掩膜步驟的非常高密度。利用形成在襯底內(nèi)或襯底上薄膜晶體管中的解碼器和I/O電路，該陣列可以制造在硅襯底上。
根據(jù)本發(fā)明的第一方面，提供一種存儲(chǔ)器陣列，包括第一組間隔分開、平行、同平面的導(dǎo)體；第二組間隔分開、平行、同平面的導(dǎo)體，通常垂直配置在第一組導(dǎo)體之上并且與第一組導(dǎo)體間隔分開，所述第一組導(dǎo)體和第二組導(dǎo)體通常相互正交；和一組第一存儲(chǔ)器單元，每個(gè)包括與第一狀態(tài)改變?cè)佑|的第一引導(dǎo)元件，當(dāng)編程時(shí)每個(gè)單元直接配置在第一組導(dǎo)體之一和第二組導(dǎo)體之一之間，第三組間隔分開、平行、同平面的導(dǎo)體，垂直配置在第二組導(dǎo)體之上并且與第二組導(dǎo)體間隔分開，該第三組導(dǎo)體與第一組導(dǎo)體相同方向走向，一組第二存儲(chǔ)器單元，每個(gè)包括與第二狀態(tài)改變?cè)佑|的第二引導(dǎo)元件，當(dāng)編程時(shí)每個(gè)單元直接配置在第二組導(dǎo)體之一和第三組導(dǎo)體之一之間并且位于第一存儲(chǔ)器單元之上。
根據(jù)另一方面，提供一種存儲(chǔ)器，包括一個(gè)存儲(chǔ)器陣列，具有第一組間隔分開、平行、同平面的導(dǎo)體；第二組間隔分開、平行、同平面的導(dǎo)體，通常垂直配置在第一組導(dǎo)體之上并且與第一組導(dǎo)體間隔分開，所述第一組導(dǎo)體和第二組導(dǎo)體通常相互正交；和一組第一存儲(chǔ)器單元，每個(gè)單元配置在第一組導(dǎo)體之一和第二組導(dǎo)體之一之間，第三組間隔分開、平行、同平面的導(dǎo)體，通常垂直配置在第二組導(dǎo)體之上并且與第二組導(dǎo)體間隔分開，該第三組導(dǎo)體與第一組導(dǎo)體相同方向走向，一組第二存儲(chǔ)器單元，每個(gè)單元配置在第二組導(dǎo)體之一和第三組導(dǎo)體之一之間，和一個(gè)半導(dǎo)體襯底，其上形成該陣列，該襯底包含用于與第一和第二存儲(chǔ)器單元通信的電路，該電路連接到第一、第二和第三組導(dǎo)體。


圖1是現(xiàn)有技術(shù)掩膜ROM電路圖。
圖2是現(xiàn)有技術(shù)現(xiàn)場(chǎng)可編程存儲(chǔ)器電路圖。
圖3是現(xiàn)有技術(shù)PLA電路圖。
圖4(a)是按照本發(fā)明構(gòu)成的存儲(chǔ)器單元實(shí)施例的透視圖。
圖4(b)是利用圖4(a)單元陣列的示意圖。
圖5是利用圖4(a)單元陣列的截面圖。
圖6(a)是用于制造圖4(a)單元的不同實(shí)施例層的三個(gè)截面圖。
圖6(b)是用于制造圖4(a)單元的導(dǎo)體層和層堆疊的透視圖。
圖6(c)是表示構(gòu)圖后圖6(a)結(jié)構(gòu)。
圖6(d)表示已經(jīng)形成額外導(dǎo)體層和層堆疊之后的圖6(c)結(jié)構(gòu)。
圖6(e)表示構(gòu)圖后圖6(d)結(jié)構(gòu)。
圖6(f)表示已經(jīng)形成額外導(dǎo)體層和層堆疊之后的圖6(e)結(jié)構(gòu)。
圖6(g)表示另一個(gè)構(gòu)圖步驟后圖6(f)的結(jié)構(gòu)。
圖7是利用圖4(a)單元陣列的截面圖，其中這些單元在垂直方向上交錯(cuò)排列。
圖8(a)是垂直層疊單元的透視圖。
圖8(b)是圖8(a)單元的示意圖。
圖9(a)是表示襯底上電路布局的襯底平面圖。
圖9(b)是表示襯底上另一個(gè)電路布局的襯底平面圖。
圖9(c)是表示用于本發(fā)明襯底上一個(gè)電路布局的襯底平面圖。
圖9(d)是使用多個(gè)子陣列的本發(fā)明實(shí)施例電的平面圖。
圖10(a)是連接到陣列的外圍電路示意電路圖。
圖10(b)是連接到陣列的外圍電路的另一個(gè)示意電路圖。
圖11是連接到用于本發(fā)明優(yōu)選實(shí)施例中陣列的外圍電路示意電路圖。
圖12是陣列垂直截面圖，表示存儲(chǔ)器陣列三層之間的接觸。
圖13(a)表示層1和3之間的接觸。
圖13(b)表示連接層1、2和4的接觸。
圖13(c)表示層1、3和5之間的接觸。
圖13(d)表示層1到5之間的接觸。
圖13(e)表示層1和3之間的接觸。
具體實(shí)施例方式
公開了一種現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器單元和存儲(chǔ)器陣列。在下列說明中為提供對(duì)本發(fā)明更徹底理解而闡述了大量特定細(xì)節(jié)?？墒牵瑢?duì)于本領(lǐng)域技術(shù)人員來說可以不利用這些特定細(xì)節(jié)實(shí)現(xiàn)本發(fā)明是顯而易見的。在其它例子中，公知電路和過程不詳細(xì)描述，以便不使本發(fā)明混亂。
本發(fā)明綜述本發(fā)明的現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器單元構(gòu)造在平面襯底上而非內(nèi)部。因此，該存儲(chǔ)器單元可以垂直層疊許多層形成三維陣列。存儲(chǔ)器單元的每層只與上面層和下面層交互，這使垂直層疊相當(dāng)簡(jiǎn)單。
也描述了安置在襯底上具有建立在襯底內(nèi)外圍電路的三維存儲(chǔ)器陣列中這些單元的獨(dú)特組成。
圖4(a)表示新發(fā)明的存儲(chǔ)器單元一個(gè)實(shí)施例。它具有兩個(gè)明顯的端子輸入端子20和輸出端子21。這些端子之間，存儲(chǔ)器單元包含引導(dǎo)元件22和串聯(lián)連接的狀態(tài)改變?cè)?3。輸入端子20、輸出端子21、引導(dǎo)元件22和狀態(tài)改變?cè)?3都不建立在平面半導(dǎo)體襯底內(nèi)。
引導(dǎo)元件22是具有強(qiáng)非對(duì)稱電流對(duì)電壓特性的器件；它在一個(gè)方向上比其它方向上更容易導(dǎo)電。引導(dǎo)元件22的用途是保證通過存儲(chǔ)器單元的電流基本上為單向。該單向性能使存儲(chǔ)器解碼器建立到每個(gè)單獨(dú)存儲(chǔ)器單元的唯一電路路徑，允許它單獨(dú)被訪問(用于讀取和寫入)而不論所有其它單元的狀態(tài)。
狀態(tài)改變?cè)?3是能夠設(shè)置在幾個(gè)狀態(tài)的器件，當(dāng)電源消失時(shí)其狀態(tài)不丟失或改變。在下面討論的許多實(shí)施例中的一種可能是具有狀態(tài)(高阻抗)和(低阻抗)的電介質(zhì)擊穿反熔絲。這兩個(gè)存儲(chǔ)狀態(tài)完成存儲(chǔ)器一位編碼。
如圖4(a)所示，引導(dǎo)元件22和狀態(tài)改變?cè)?3垂直層疊為通常具有矩形截面的“柱”型設(shè)計(jì)。該柱垂直，電流也垂直。取決于單向引導(dǎo)元件22的方向，電流可以向上或向下流動(dòng)。實(shí)際上，在實(shí)施例中電流在某些垂直層疊單元向上流動(dòng)，而在其它層中向下流動(dòng)。
狀態(tài)改變?cè)?3被選擇得可以通過電方法從初始狀態(tài)向另一個(gè)狀態(tài)切換，由此使存儲(chǔ)器可現(xiàn)場(chǎng)編程。例如，通過在存儲(chǔ)器單元輸入和輸出端子上施加相對(duì)大電壓(當(dāng)與讀取所用電壓相比時(shí))可以電方式改變電介質(zhì)擊穿反熔絲的狀態(tài)。
本發(fā)明的存儲(chǔ)器單元能夠利用在X(東西)和Y(南北)方向兩者上完全自對(duì)準(zhǔn)制造。這意味著柱子由輸入導(dǎo)體和輸出導(dǎo)體交叉限定和自動(dòng)形成。因此，該單元可以制造得相當(dāng)小，因?yàn)槠鋱D形尺寸不需要包含通常失準(zhǔn)容差所用的容差。
另外，建立圖4(a)的單元所需要的光刻掩膜步驟數(shù)量少。對(duì)于圖4(a)和4(b)所示的單層單元，需要三個(gè)掩膜步驟一個(gè)構(gòu)圖底層導(dǎo)體和單元材料，另一個(gè)構(gòu)圖上層導(dǎo)體和單元材料，而第三個(gè)提供陣列外的接觸孔用于垂直電連接。該構(gòu)圖方案導(dǎo)致單元柱對(duì)上層和下層導(dǎo)體的自對(duì)準(zhǔn)(即，引導(dǎo)元件和狀態(tài)改變?cè)?。如果在第一層上增加垂直第二層元件，只需要兩個(gè)另外光刻步驟一個(gè)用于下層導(dǎo)體和單元材料，第二個(gè)用于陣列外接觸。底層單元的頂導(dǎo)體形成了頂層單元的底導(dǎo)體?？傊?，如果陣列包含(N)層單元，則有(N+1)層導(dǎo)體和(N+1)個(gè)制造單元陣列自身的光掩膜步驟。也有大量另外光掩膜步驟以形成接觸。這些接觸在單元陣列之外；它們進(jìn)行陣列導(dǎo)體層與外圍電路之間連接。
存儲(chǔ)器單元也可以使用替代實(shí)施例制造；上面描述的自對(duì)準(zhǔn)柱形成可以由涉及利用柱形成光掩膜的形成替代。這消除了柱子對(duì)導(dǎo)體的自對(duì)準(zhǔn)，但是在有可能利用自由側(cè)壁物理性的制造過程中有利。這些過程包括使用非晶硅固相結(jié)晶的引導(dǎo)元件形成，非晶或多晶硅激光結(jié)晶，和本領(lǐng)域技術(shù)人員明顯知道的其它過程。上述自對(duì)準(zhǔn)制造過程和非自對(duì)準(zhǔn)制造過程兩者中的上導(dǎo)體接觸是通過絕緣材料平面化而暴光的，不需要光掩膜步驟。該過程可以由接觸形成光掩膜步驟所替代，對(duì)于本領(lǐng)域技術(shù)人員是明顯的。
假設(shè)圖5的第一導(dǎo)體25走向?yàn)闁|西。則第二導(dǎo)體26將走向南北(正交)，而存儲(chǔ)器單元柱27將形成在第一導(dǎo)體垂直投影與第二導(dǎo)體交叉處。第三導(dǎo)體29將走向東西，而存儲(chǔ)器單元柱30將形成在第三導(dǎo)體29與第二導(dǎo)體26交叉處。類似地，第四、第六、第八、第十，…導(dǎo)體將南北走向，而第五、第七、第九、第十一，…導(dǎo)體將東西走向。奇數(shù)導(dǎo)體在一個(gè)方向走向，而偶數(shù)導(dǎo)體帶垂直方向走向。因此，第J號(hào)導(dǎo)體形成向下柱子(到引線J-1層)和形成向上柱子(到引線J+1層)。
由于存儲(chǔ)器單元不需要接觸單晶半導(dǎo)體襯底，存儲(chǔ)器單元陣列之下的襯底可以使用而不限定存儲(chǔ)器單元。在本發(fā)明的一個(gè)實(shí)施例中，通過直接在存儲(chǔ)器單元陣列下面布置行解碼器，列解碼器，I/O多路通道和讀取/寫入電路而有利地利用了該面積。這有助于使不形成存儲(chǔ)器單元的模具表面面積部分最小，這增加了稱為“陣列效率”的品質(zhì)指標(biāo) 可見，(不形成存儲(chǔ)器單元的總面積的)減少使陣列效率增加。
存儲(chǔ)器單元柱體圖4(a)表示的本發(fā)明存儲(chǔ)器單元的實(shí)施例中，有兩個(gè)明顯的本地端子一個(gè)輸入端子20(也稱為字線)，和一個(gè)輸出端子21(也稱為位線)。另外，該單元也可以包含“隱含”或“廣泛共享”端子，這是其結(jié)構(gòu)的必然結(jié)果，并且同時(shí)對(duì)于大單元組是通用的。明顯端子的一個(gè)例子是半導(dǎo)體襯底，它對(duì)于每個(gè)存儲(chǔ)器單元形成寄生電容。為簡(jiǎn)化附圖和討論，這些隱含端子被省略，但是如同所認(rèn)為的那樣，這些隱含端子可能影響存儲(chǔ)器單元的功能和性能。因此所發(fā)明的存儲(chǔ)器單元成為“兩端子結(jié)構(gòu)”，意味著有兩個(gè)顯性、本地端子，并可能具有另外的隱性而非顯性的端子。
在輸入端子和輸出端子之間，存儲(chǔ)器單元包括引導(dǎo)元件和狀態(tài)改變?cè)拇?lián)連接。在某些實(shí)施例中，引導(dǎo)元件可以連接到輸入端子(并且狀態(tài)改變?cè)B接到輸出端子)，而在其它實(shí)施例中它們可以相反狀態(tài)改變?cè)梢赃B接到輸入端子而引導(dǎo)元件連接到輸出端子。
引導(dǎo)元件是具有強(qiáng)不對(duì)稱電流對(duì)電壓特性的半導(dǎo)體元件；它在一個(gè)方向上比在其它方向上更容易導(dǎo)電。引導(dǎo)元件的某些實(shí)施例是(1)一個(gè)PN結(jié)二極管，在非結(jié)晶、微晶、多晶或單晶半導(dǎo)體中(例如，Si，Ge，SiGe，GaAs，InP等)；(2)一個(gè)金屬半導(dǎo)體肖特基二極管；(3)一個(gè)結(jié)型場(chǎng)效應(yīng)晶體管具有連接到源極(或漏極)的柵極；(4)一個(gè)MOSFET具有浮動(dòng)?xùn)艠O，或連接到源極或連接到漏極；(5)一個(gè)齊納二極管，雪崩二極管，或溝道二極管；(6)一個(gè)四層二極管(SCR)；(7)一個(gè)P-I-N二極管，在在非結(jié)晶、微晶、多晶或單晶半導(dǎo)體中；和其它對(duì)于本領(lǐng)域技術(shù)人員為顯而易見的元件。
在本說明書中為說明的目的，引導(dǎo)元件的兩端稱為“陽極”和“陰極”，設(shè)計(jì)得常規(guī)電流從“陽極”到“陰極”流動(dòng)比從“陰極”到“陽極”容易。這些標(biāo)記與PN結(jié)二極管的標(biāo)準(zhǔn)術(shù)語一致；PN結(jié)二極管中常規(guī)電流從陽極向陰極流動(dòng)。當(dāng)然，本發(fā)明不限于使用PN結(jié)二極管作為引導(dǎo)元件(如同前面段落所討論的)；采用與二極管相同的端子標(biāo)記是因?yàn)榉奖愫褪煜?。另外，如果在引?dǎo)元件陽極上的電壓大于陰極上電壓，該引導(dǎo)元件為“正向偏置的”。但是當(dāng)陰極電壓超過陽極電壓時(shí)，引導(dǎo)元件將稱為“反向偏置的”。這些詞組也借助標(biāo)準(zhǔn)的二極管術(shù)語，也為了方便和熟悉。
引導(dǎo)元件可以用兩個(gè)不同方式定向(1)陽極面對(duì)輸入端子和陰極面對(duì)輸出端子；(2)陰極面對(duì)輸入端子而陽極面對(duì)輸出端子。每個(gè)定向都可以被使得正確起作用，通過適當(dāng)設(shè)計(jì)存儲(chǔ)器解碼器和讀取/寫入電路，而沒有一個(gè)定向明顯優(yōu)于另一個(gè)定向。
狀態(tài)改變?cè)谴鎯?chǔ)器單元內(nèi)實(shí)際存儲(chǔ)數(shù)據(jù)的地方。正是該器件可以被設(shè)置為幾個(gè)狀態(tài)，并且被選擇得當(dāng)電源消失時(shí)其狀態(tài)不丟失或被改變。
按照本發(fā)明在狀態(tài)改變?cè)惺褂玫臓顟B(tài)類型的例子是(1)(高阻抗?fàn)顟B(tài))和(低阻抗?fàn)顟B(tài))；(2)(在電壓V1上的峰值電容狀態(tài))和(在電壓V2上的峰值電容狀態(tài))；(3)(霍爾效應(yīng)正電壓狀態(tài))和(霍爾效應(yīng)負(fù)電壓狀態(tài))；(4)(上極化矢量狀態(tài))和(下極化矢量狀態(tài))和其它。
狀態(tài)改變?cè)囊恍┛赡軐?shí)現(xiàn)方法包括，但不限于，(a)電介質(zhì)擊穿反熔絲；(b)本征或輕微摻雜多晶半導(dǎo)體反熔絲；(c)非結(jié)晶半導(dǎo)體反熔絲；(d)金屬燈絲電遷移熔絲，可逆轉(zhuǎn)(美國(guó)專利3717852)或不可逆轉(zhuǎn)類型；(e)多晶硅電阻熔絲，可逆轉(zhuǎn)(美國(guó)專利4420766)或不可逆轉(zhuǎn)類型；(f)鐵電體電容；(g)陷波感應(yīng)滯后電容；(h)庫侖封鎖器件，和其它元件。
在集成電路制造期間，存儲(chǔ)器單元的狀態(tài)改變?cè)恢圃旌驮O(shè)置為一種可能狀態(tài)；該狀態(tài)稱為“初始狀態(tài)”。例如，如果狀態(tài)改變?cè)蔷哂袃蓚€(gè)狀態(tài)的電介質(zhì)擊穿反熔絲(擊穿電介質(zhì))和(完整電介質(zhì))，在制造后和編程前該元件的初始狀態(tài)是(完整)。狀態(tài)改變?cè)钠渌鼘?shí)施例將具有不同狀態(tài)和因此不同的初始狀態(tài)組。通過約定初始狀態(tài)，“邏輯零”狀態(tài)代表半導(dǎo)體制造期間存儲(chǔ)在存儲(chǔ)器單元內(nèi)的初始值。當(dāng)然對(duì)于其它約定，例如稱初始狀態(tài)為“邏輯一”，也可以同等有效，并且該選擇僅僅憑喜好和方便而已而非技術(shù)必需。
存儲(chǔ)器單元通過使?fàn)顟B(tài)改變?cè)某跏紶顟B(tài)轉(zhuǎn)變?yōu)樾聽顟B(tài)被編程。狀態(tài)改變?cè)脑S多實(shí)施例可以通過在存儲(chǔ)器單元上從輸入端子向輸出端子施加適當(dāng)大的電壓改變狀態(tài)。例如，如果狀態(tài)改變?cè)噪娊橘|(zhì)擊穿反熔絲實(shí)現(xiàn)，通過在單元端子上施加大電壓編程(或通過強(qiáng)制大電流通過單元)，而極性選擇得以便引導(dǎo)元件被正向偏置。這在電介質(zhì)反熔絲上直接施加了大電場(chǎng)，該電場(chǎng)擊穿該電介質(zhì)，因此改變狀態(tài)改變?cè)臓顟B(tài)。
對(duì)電介質(zhì)擊穿狀態(tài)改變?cè)幊痰囊环N可能方法是將存儲(chǔ)器單元輸出端子接地并且同時(shí)將其輸入端子提高到大的正電壓(假設(shè)引導(dǎo)元件定向得其陽極面對(duì)輸入端子而陰極面對(duì)輸出端子，即當(dāng)輸入端子在比輸出端子更高電壓時(shí)引導(dǎo)元件被正向偏置)。如果引導(dǎo)元件以其他方式定向，陽極面對(duì)輸出端子而陰極面對(duì)輸入端子，設(shè)計(jì)人員可以簡(jiǎn)單地反向編程電壓和保持編程期間引導(dǎo)元件正向偏置接地輸入端子和同時(shí)提高輸出端子到大正電壓。正向偏置引導(dǎo)元件和對(duì)電介質(zhì)擊穿狀態(tài)改變?cè)幊痰脑S多其它電壓設(shè)計(jì)對(duì)于本領(lǐng)域技術(shù)人員是顯而易見的。
狀態(tài)改變?cè)钠渌鼘?shí)施例可以通過強(qiáng)迫適當(dāng)大電流通過存儲(chǔ)器單元實(shí)現(xiàn)，而非強(qiáng)迫在存儲(chǔ)器單元上施加大電壓。例如，如果狀態(tài)改變?cè)远嗑Ч?電阻熔絲實(shí)現(xiàn)，可以通過將電流源連接到其輸入端子和同時(shí)將輸出端子接地編程(假設(shè)該極性正向偏置引導(dǎo)元件)。假設(shè)電流足夠大，它改變多晶硅電阻熔絲的阻抗，因此改變了狀態(tài)改變?cè)臓顟B(tài)和對(duì)該單元編程。
在編程期間，有可能由全部編程電壓反向偏置不選擇的存儲(chǔ)器單元?？赡馨l(fā)生不選擇存儲(chǔ)器單元的意外寫入，如果引導(dǎo)元件的反向漏電流超過為改變狀態(tài)改變?cè)臓顟B(tài)所需的編程電流。因此，引導(dǎo)元件和狀態(tài)改變?cè)奶匦詰?yīng)當(dāng)相互匹配；需要大電流編程的狀態(tài)改變?cè)?例如，本征多晶硅熔絲)可以與相當(dāng)高漏電流引導(dǎo)元件一起使用，而以非常低電流編程的狀態(tài)改變?cè)?例如，電介質(zhì)擊穿反熔絲)需要低漏電流的引導(dǎo)元件。
本發(fā)明的存儲(chǔ)器單元可以用一次可編程非易失存儲(chǔ)器或用寫入/擦除/重新寫入非易失存儲(chǔ)器實(shí)現(xiàn)，取決于所選擇的狀態(tài)改變?cè)Ｔ诘谝焕又?，如果利用薄、高阻多晶硅膜反熔絲作為狀態(tài)改變?cè)?如同美國(guó)專利4146902所教導(dǎo)的)，其編程操作是不可逆轉(zhuǎn)的和該單元是一次可編程。在制造后編程前，所有單元包含“邏輯零”。通過強(qiáng)制狀態(tài)改變?cè)樾聽顟B(tài)，對(duì)需要內(nèi)容為“邏輯一”的那些單元不可逆轉(zhuǎn)地編程。邏輯零可以變成邏輯一(通過編程)，但邏輯一不可以變成邏輯零(因?yàn)樵谶@類狀態(tài)改變?cè)芯幊淌遣豢赡孓D(zhuǎn))。
在第二例子中，如果金屬對(duì)絕緣層硅燈絲熔絲作為狀態(tài)改變?cè)?如同美國(guó)專利3717852所教導(dǎo)的)，其編程操作是可逆轉(zhuǎn)的并且該單元可以被寫入、擦除和重新寫入。制造后和編程前，所有單元包含“邏輯零”。對(duì)那些內(nèi)容希望為“邏輯一”的單元編程?？墒牵瑢?duì)于該狀態(tài)改變?cè)?，編程是可逆轉(zhuǎn)的并且邏輯值可以從零到一改變和從一到零改變回來，如果需要的話。
在第三例子中，可以利用具有寫入/擦除/重新寫入能力的狀態(tài)改變?cè)?，其編程操作是電的而其擦除操作不需要電。該擦除操作可以選擇地施加在單一存儲(chǔ)器單元上，或可以同時(shí)施加在所有存儲(chǔ)器單元上，“大批”，例如通過將它們暴露在強(qiáng)紫外線光下，如同UVEPROM存儲(chǔ)器所作的?；蛘?，大批擦除操作可以通過加熱集成電路，從IC外部熱源或從直接在IC上的加熱器，進(jìn)行；或者，大批擦除可以通過將狀態(tài)改變?cè)胖迷趶?qiáng)磁場(chǎng)中進(jìn)行。
盡管上面的討論是基于具有兩個(gè)狀態(tài)的狀態(tài)改變?cè)?，但這不是必要的。能夠提供預(yù)定范圍電阻例如部分熔化的反熔絲可以提供三種狀態(tài)的元件。浮柵MOS器件允許大量可能的多層存儲(chǔ)實(shí)施，為狀態(tài)改變?cè)峁┍榷嘤?個(gè)的狀態(tài)，如同本領(lǐng)域所公知的。
存儲(chǔ)器單元導(dǎo)體如圖4(a)所示，現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器單元包括垂直柱體，在柱體底部有導(dǎo)體而在柱體頂部有另一個(gè)導(dǎo)體。
底部導(dǎo)體為第一導(dǎo)體層上的相對(duì)長(zhǎng)導(dǎo)體或?qū)Ь€。該導(dǎo)體在一定方向上走向(例如，東西方向)。頂部導(dǎo)體為第二導(dǎo)體層上相對(duì)長(zhǎng)導(dǎo)體或?qū)Ь€，與形成底部導(dǎo)體層垂直。頂部導(dǎo)體在另一個(gè)方向上走向(例如，南北方向)。頂部導(dǎo)體和底部導(dǎo)體之間的角度最好為九十度(即，最好正交)但不是強(qiáng)制性。存儲(chǔ)器單元柱體位于頂部導(dǎo)體與底部導(dǎo)體投影的交叉處。
實(shí)際上每層上的導(dǎo)體是平行間隔開的導(dǎo)體，其中每個(gè)導(dǎo)體之間的間隔例如等于導(dǎo)體的寬度。
第一導(dǎo)體層(“導(dǎo)體1”)包含全部在相同方向走向的大量平行導(dǎo)體，例如東西方向。而第二導(dǎo)體層(“導(dǎo)體2”)也包含全部在相同方向走向的大量平行導(dǎo)體，例如南北方向，最好與第一導(dǎo)體層的導(dǎo)體方向垂直，如同5所示。是凡在導(dǎo)體2上的導(dǎo)體跨過(或交叉)導(dǎo)體1上的導(dǎo)體的地方，都構(gòu)成現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器單元之一。在圖4(b)中表示。
垂直地從底部到頂部，本發(fā)明的存儲(chǔ)器單元包含導(dǎo)體，然后是柱體，然后是另一個(gè)導(dǎo)體導(dǎo)體1-柱體-導(dǎo)體2。導(dǎo)體1在底部而導(dǎo)體2在頂部。但是導(dǎo)體2是存儲(chǔ)器單元新的層的底部，垂直層疊在第一層上導(dǎo)體1-柱體1-導(dǎo)體2-柱體2-導(dǎo)體3。本發(fā)明一層層地層疊多層存儲(chǔ)器單元具有(N)層存儲(chǔ)器單元的垂直層疊包含(N)層柱體和N+1層導(dǎo)體。(它采用(N+1)層導(dǎo)體層制造N層單元每層柱體底部上的一個(gè)導(dǎo)體，和然后陣列頂部上又一個(gè)導(dǎo)體)。圖5表示了按照本發(fā)明的三維存儲(chǔ)器陣列一部分，具有N＝6層存儲(chǔ)器柱體和(N+1)＝7層導(dǎo)體。(N)個(gè)柱體的垂直層疊使用與不垂直層疊(N)個(gè)柱體組件表面積的1/N面積；垂直層疊提供了N倍密度改善。
存儲(chǔ)器柱體底部導(dǎo)體是下面存儲(chǔ)器柱體的頂部導(dǎo)體，而存儲(chǔ)器頂部導(dǎo)體是上面存儲(chǔ)器柱體的底部導(dǎo)體。這使層疊特別簡(jiǎn)單而靈活。
在實(shí)施例中，存儲(chǔ)器柱體每端上的兩個(gè)導(dǎo)體是垂直的。并且由于在個(gè)層柱體之間共享導(dǎo)體，使得該實(shí)施例中偶數(shù)導(dǎo)體在一個(gè)方向走向，而奇數(shù)導(dǎo)體在垂直方向上走向。例如，假設(shè)導(dǎo)體1在東西向走向。導(dǎo)體2應(yīng)當(dāng)垂直于導(dǎo)體1，所以導(dǎo)體2在南北向走向。導(dǎo)體3垂直于導(dǎo)體2，所以導(dǎo)體3在東西向走向。導(dǎo)體4在南北向走向(垂直于導(dǎo)體3)，等等。因此導(dǎo)體1、3、5…在東西向走向，而導(dǎo)體2、4、6…在南北向走向(在該例子中)。
制造在本發(fā)明的實(shí)施例中，一個(gè)導(dǎo)體層(假設(shè)，導(dǎo)體層號(hào)碼J)南北向走向，而相鄰導(dǎo)體層(號(hào)碼J-1或J+1)東西向走向。凡在層(J)上導(dǎo)體垂直投影交叉層(J-1)上導(dǎo)體的地方，都產(chǎn)生一個(gè)存儲(chǔ)器單元柱體。同樣地，凡在層(J+1)上導(dǎo)體投影交叉層(J)的地方，都產(chǎn)生一個(gè)存儲(chǔ)單元柱體。存儲(chǔ)器單元柱體由導(dǎo)體的交叉限定和構(gòu)圖，所以柱體與導(dǎo)體自對(duì)準(zhǔn)。自對(duì)準(zhǔn)是非常重要的優(yōu)點(diǎn)，因?yàn)樗軌蜻M(jìn)行存儲(chǔ)器單元光刻構(gòu)圖而不需要包括任何另外的失準(zhǔn)容差公差。因此本自對(duì)準(zhǔn)存儲(chǔ)器單元構(gòu)形可以制造得更小，產(chǎn)生更小的單元面積，而給出更高的密度和更低成本。
為說明這些柱體的自對(duì)準(zhǔn)制造，考慮使用四個(gè)連續(xù)材料層(“層堆疊”)制造引導(dǎo)元件和狀態(tài)改變?cè)膶?shí)施例。在該說明性例子中，引導(dǎo)元件包括一個(gè)多晶硅PN結(jié)二極管，而狀態(tài)改變?cè)ㄒ粋€(gè)多氧化物多電介質(zhì)擊穿反熔絲。在本申請(qǐng)還中闡述其它的實(shí)施例。
在該實(shí)施例中，柱體包含一個(gè)層堆疊中的四層材料，如圖6(a)所示順序安置(1)一層P+摻雜多晶硅40；(2)一層N-摻雜多晶硅41；(3)一層二氧化硅42；(4)一層N+摻雜多晶硅43。層(40)和(41)形成一個(gè)PN結(jié)二極管(引導(dǎo)元件)，而層(41-43)形成多氧化物多電介質(zhì)擊穿反熔絲。在該實(shí)施例中，一起產(chǎn)生存儲(chǔ)器單元的四層材料層疊稱為“層堆疊”45。在層堆疊45上和下也有如同所要描述的導(dǎo)體層。在圖6(a)所示的導(dǎo)體46和48。
在圖6(a)中表示了一種替代層疊，如層疊450。它也包括層疊端上的導(dǎo)體，尤其是460和480可以用任何導(dǎo)電材料例如金屬或多晶硅制造。層疊450中的引導(dǎo)元件包括P+摻雜半導(dǎo)體的第一層400，例如微晶硅，和N摻雜半導(dǎo)體的第二層例如微晶硅。
狀態(tài)改變?cè)▽?20。層420可以是用于形成反熔絲的非結(jié)晶硅。該層具有額定高電阻，可是，為編程通過大電流后，其電阻明顯更低。該層430表示為N+層以提供對(duì)重疊導(dǎo)體480的良好電接觸。層430可以是非結(jié)晶、微晶或多晶硅，但是加工方法需要低溫保持層420中的非結(jié)晶結(jié)構(gòu)。
圖6(a)也表示了另一個(gè)層疊405。它包括一個(gè)N-多晶硅層400，一個(gè)二氧化硅層402和一個(gè)N+多晶硅層403。層400或403也可以是微晶硅或非結(jié)晶半導(dǎo)體層。層疊405是導(dǎo)體406和408之間的夾層。在此，引導(dǎo)元件是由導(dǎo)體406金屬和層400形成的肖特基二極管。該狀態(tài)改變?cè)菍?02形成的反熔絲。作為例子，層406和408可以是具有近似1000A厚度的鈦硅化物或鋁。層400、402和403可以分別是500A、80A和500A厚度。
存儲(chǔ)器單元的制造順序在圖6(b)-6(g)中示意性說明。在沉積后和構(gòu)圖前，層堆疊45(或堆疊450和405)是在整個(gè)集成電路上伸展的連續(xù)薄膜(確實(shí)橫過整個(gè)晶片)，例如如圖6(b)所示。自對(duì)準(zhǔn)方法原理上是兩蝕刻步驟過程在第一蝕刻步驟，該層堆疊(連續(xù)薄膜)被構(gòu)圖成為東西走向的長(zhǎng)直帶(譬如說)，利用在下面導(dǎo)體層上蝕刻?hào)|西導(dǎo)體相同的構(gòu)圖步驟進(jìn)行蝕刻。層間電介質(zhì)沉積和極化之后，沉積第二導(dǎo)體和層堆疊。該堆疊被構(gòu)圖成為南北走向的長(zhǎng)直帶。用于構(gòu)圖南北線的蝕刻繼續(xù)，直到第一層堆疊已經(jīng)蝕刻穿過引導(dǎo)元件為止。這在東西走向線路上形成柱體。產(chǎn)生的柱體與下面導(dǎo)體和上面導(dǎo)體兩者完全對(duì)準(zhǔn)，因?yàn)橹w和導(dǎo)體兩者被同時(shí)蝕刻。在替代實(shí)施例中，層堆疊(45或450或405)內(nèi)的半導(dǎo)體層可以沉積為微晶或多晶硅，然后被激光處理改善結(jié)晶度和增強(qiáng)摻雜物活性。
柱體的截面是矩形，一邊等于底部導(dǎo)體的寬度而另一個(gè)邊等于頂部導(dǎo)體的寬度。如果這些導(dǎo)體具有相等寬度則截面為正方形。
在東西和南北兩個(gè)方向上的構(gòu)圖使用在半導(dǎo)體行業(yè)廣泛使用的公知光刻步驟，和可以使用濕或干蝕刻。當(dāng)用作導(dǎo)體時(shí)也在單元中使用的硅可以原地?fù)诫s或在沉積后通過例如離子注入摻雜。
當(dāng)然，可以使用其它構(gòu)圖技術(shù)而非蝕刻，例如“發(fā)射”技術(shù)或“鑲嵌”技術(shù)或添加技術(shù)而非減少方式的構(gòu)圖技術(shù)可以被利用替代蝕刻。但是，層堆疊理想地由兩個(gè)單獨(dú)步驟構(gòu)圖，一次利用掩膜限定下面的導(dǎo)體，再次利用掩膜限定上面的導(dǎo)體。不論使用特定制造技術(shù)構(gòu)圖各種層都如此。
實(shí)際上建立了大量垂直層疊存儲(chǔ)器單元，每個(gè)導(dǎo)體層自對(duì)準(zhǔn)下面層堆疊和上面層堆疊。因此將導(dǎo)體自對(duì)準(zhǔn)柱體的蝕刻步驟必須從三個(gè)不同層上蝕刻下材料上面層堆疊，導(dǎo)體層，和下面層堆疊。
加工可以從晶片開始，該晶片可能已經(jīng)接受了前面的加工步驟，例如在單晶硅襯底上制造了外圍電路的CMOS晶體管。然后沉積絕緣層，最好平面化(使用化學(xué)-機(jī)械-拋光(“CMP”)，抗深腐蝕平面化，或大量其它平面化技術(shù)中的任何一個(gè))。第一導(dǎo)體層被沉積為圖6(b)的層46，然后第一層堆疊45被沉積。圖6(b)表示了這一階段的晶片。
接著，施加限定導(dǎo)體1層上圖形的掩膜，這些圖形被蝕刻在柱體層堆疊45上和導(dǎo)體1層46下面。在晶片上沉積絕緣層并且使用CMP或其它平面化技術(shù)進(jìn)行平面化。特別注意，柱體層堆疊和底層已經(jīng)被蝕刻成為長(zhǎng)連續(xù)帶(46a和45a)和(46b和45b)，不是絕緣的單獨(dú)柱體。也注意，柱體層堆疊45a和45b的邊緣對(duì)準(zhǔn)導(dǎo)體46a和46b層的邊緣，因?yàn)閮烧咭韵嗤难谀ね瑫r(shí)蝕刻。注意導(dǎo)體通常包括共平面導(dǎo)體，例如每層上的鋁或其它金屬，硅化物，或摻雜硅導(dǎo)體。
盡管圖6(c)或其它圖中沒有表示，電介質(zhì)填充到帶(和柱體)之間的空隙并且因此增加對(duì)陣列的支持。也應(yīng)當(dāng)注意，平面化必須展露出帶的頂表面以便隨后的導(dǎo)體層接觸帶。平面化的電介質(zhì)也形成一些層，通過這些層圖13的通路和垂直導(dǎo)體穿過。
接著，沉積第二導(dǎo)體層50(“導(dǎo)體2”)，和沉積第二柱體層疊51(“層疊2”)。圖6(d)表示該階段的晶片。注意平面化自動(dòng)給出柱體層堆疊(例如45b)和其上隨后導(dǎo)體層(例如50)之間的自對(duì)準(zhǔn)接觸。
現(xiàn)在，施加導(dǎo)體2掩膜，并且其圖形被向下蝕刻成三個(gè)不同層柱體層疊2(51)，導(dǎo)體2層50，和柱體層疊1(45a和45b)。(該蝕刻在45a和45b內(nèi)的引導(dǎo)元件下面停止，提供了通過存儲(chǔ)器單元的唯一電路路徑)。在晶片上沉積絕緣層并且進(jìn)行平面化(使用CMP或其它方法)。圖6(e)表示該階段的晶片。注意，導(dǎo)體2掩膜+蝕刻已經(jīng)完成了對(duì)層堆疊1中單個(gè)柱體(45a1，45a2，45b1和45b2)的限定。也注意，層堆疊1層中的這些柱體對(duì)準(zhǔn)導(dǎo)體1層(46a，46b)和導(dǎo)體2層(50a，50b)兩者，由此實(shí)現(xiàn)自對(duì)準(zhǔn)目的。
接著，沉積第三導(dǎo)體層52(“導(dǎo)體3”)，和沉積第三柱體層堆疊53(“層堆疊3”)。圖6(f)表示給階段的晶片。
現(xiàn)在，施加導(dǎo)體3掩膜，和其圖形被向下蝕刻成層堆疊3、導(dǎo)體3和層疊2中。(該蝕刻在層堆疊2的引導(dǎo)元件下面停止，并且將留下完整的導(dǎo)體2層)。在晶片上沉積絕緣層并且平面化(使用CMP或其它方法)。圖6(g)表示該階段的晶片。導(dǎo)體3掩膜+蝕刻已經(jīng)完成了對(duì)層堆疊2中單個(gè)柱體(例如51a1，51a2，51b1和51b2)的限定。圖6(g)表示需要N+1＝3導(dǎo)體層和此后N+1＝3掩膜步驟以構(gòu)圖N＝2層柱體層堆疊(不計(jì)算層間通道層，該層用于外圍電路但不在存儲(chǔ)器陣列內(nèi))。該晶片現(xiàn)在準(zhǔn)備好任憑制造者容納更多層堆疊和導(dǎo)體層。
在本發(fā)明存儲(chǔ)器單元一種可能實(shí)施例中，柱體被直接垂直地一個(gè)一個(gè)向上層疊，如圖6所示。注意柱體排列成垂直對(duì)準(zhǔn)層疊?？墒牵?yàn)樽詫?duì)準(zhǔn)，這種直接一個(gè)一個(gè)向上的柱體垂直層疊不是一種要求。
凡在導(dǎo)體層(J+1)上的導(dǎo)體跨過導(dǎo)體層(J)上的導(dǎo)體處自動(dòng)形成存儲(chǔ)器單元柱體。即使導(dǎo)體層不直接一個(gè)在一個(gè)上面排列而給出柱體垂直層疊，這也成立。實(shí)際上，最好柱體不垂直層疊；即它們相互偏離，如圖7所示。比較圖5(垂直層疊柱體)與圖7(相互偏離柱體)可以看出效果。如圖7所示的偏離或交錯(cuò)柱體排列實(shí)際上可能有利。這可以有助于給出更平滑晶片表面，更適合于平面化和拋光。
在上述步驟序列中，電極與導(dǎo)體材料與器件材料被一起蝕刻。由于大多數(shù)等離子體金屬蝕刻也蝕刻多晶硅，能夠進(jìn)行這種雙蝕刻實(shí)際復(fù)合材料為例如鋁和多晶硅。如果需要通過使用可選擇的蝕刻化學(xué)物(例如，優(yōu)先蝕刻多晶硅，但在鋁上停止)，或通過使用不被消除電極和器件材料的蝕刻劑蝕刻的阻擋層材料，可以實(shí)現(xiàn)蝕刻過程的控制。狀態(tài)改變?cè)部梢杂米魑g刻停止材料，特別是如果它是氧化物擊穿類型的話。
耐熔金屬例如鉬和鎢適合于硅的常規(guī)CVD沉積溫度，可以用作導(dǎo)體。金屬硅化物適合于用作激活硅中摻雜物的更高溫度。甚至重?fù)诫s硅自身也可以用作導(dǎo)體。可以根據(jù)電阻系數(shù)和集成考慮包括蝕刻特性進(jìn)行選擇。
在上述前半部分步驟之后描述的平面化對(duì)于形成與半蝕刻單元的自對(duì)準(zhǔn)接觸(即，在上述例子中東西向走向的線路)上是必要的。這種平面化可以通過本領(lǐng)域公知的各種方法實(shí)現(xiàn)，例如化學(xué)-機(jī)械拋光(CMP)，再次蝕刻自旋電介質(zhì)層，并且再次蝕刻自旋聚合物，引用三種公知例子。為允許平面化期間可能出現(xiàn)的過度拋光或過度蝕刻，在電極層沉積之后可以進(jìn)行第二次平面化以保證器件材料層隨后沉積有一個(gè)平整電極表面。
上述處理順序利用自對(duì)準(zhǔn)以減少柱體和導(dǎo)體之間所需要的對(duì)準(zhǔn)容差。該實(shí)施例可以由涉及一個(gè)或幾個(gè)額外光掩膜步驟清楚地限定柱體自身的實(shí)施例所替代，而非使用兩個(gè)導(dǎo)體光掩膜步驟的交叉限定，如同在自對(duì)準(zhǔn)過程中所做的。這在可以利用清楚限定這種過程中產(chǎn)生的側(cè)壁的各種過程中有利。例如，可以使用非結(jié)晶硅的固相結(jié)晶形成引導(dǎo)元件層堆疊。預(yù)計(jì)側(cè)壁的自由能量促進(jìn)引導(dǎo)元件中的單晶或晶粒形成，這在某些系統(tǒng)實(shí)施例中或許是有利的。
能利用清楚限定側(cè)壁的另一種處理是激光感應(yīng)結(jié)晶化。仍然，預(yù)計(jì)側(cè)壁自由能量促進(jìn)引導(dǎo)元件中的單晶或晶粒形成。
在涉及柱體明顯限定的過程中，將使用光掩膜步驟限定底部導(dǎo)體?？梢赃M(jìn)行蝕刻。然后，沉積形成狀態(tài)改變和引導(dǎo)元件所需要的層堆疊。將使用另一個(gè)光掩膜步驟限定柱體，可以進(jìn)行蝕刻。在蝕刻后，沉積絕緣材料并且如在自對(duì)準(zhǔn)單元中那樣平面化，暴光柱體頂部形成自對(duì)準(zhǔn)接觸。頂部導(dǎo)體然后被沉積和對(duì)所需要的隨后單元層重復(fù)該過程。
上述過程中掩膜步驟的順序也可以相反。例如，在構(gòu)圖底部導(dǎo)體之前形成柱體。在該過程中，將沉積底部導(dǎo)體，引導(dǎo)元件和狀態(tài)改變?cè)恼麄€(gè)層堆疊。然后平版印刷限定柱體并且穿過引導(dǎo)元件向下蝕刻。然后限定和蝕刻底部導(dǎo)體。將使用平整后絕緣層接觸方案鈍化該結(jié)構(gòu)，如上所述。在所有三個(gè)過程中，自對(duì)準(zhǔn)接觸可以用形成光掩膜步驟的明顯接觸替代。
各種器件制造步驟可能產(chǎn)生的殘余化學(xué)物或不飽和鍵可以減弱器件的性能。實(shí)際上，可能由這種不飽和鍵或化學(xué)物引起器件漏電流(例如，沒有完全消除的光刻膠)。低溫(例如小于400C)等離子體氧化暴光可用于在器件柱體邊緣上生長(zhǎng)清潔的氧化物，由此鈍化邊界缺陷。氧化物生長(zhǎng)是自限性的，因?yàn)檠踉刂煌ㄟ^以前生長(zhǎng)的氧化物慢慢擴(kuò)散，產(chǎn)生非常均勻的氧化物厚度，因此改善了工藝性。(等離子體氧化也可以用于形成反熔絲層。)氧化物沉積也可以用于鈍化表面，例如單獨(dú)或與生長(zhǎng)氧化物一起。
因?yàn)椋谏鲜鲆恍?shí)施例中，器件材料(例如多晶硅)在電極材料(例如，金屬)后沉積，希望在最低實(shí)際溫度下沉積和處理該器件材料以擴(kuò)大適用金屬的選擇。舉例，可以使用LPCVD(低壓化學(xué)汽相沉積)，PECVD(等離子體增強(qiáng)化學(xué)汽相沉積)，PVD(物理汽相沉積)，或UHVCVD(超高真空化學(xué)汽相沉積)在低溫下沉積原位摻雜多晶硅。一種替代方法是沉積不摻雜多晶硅，隨后利用低溫處理摻雜和激活。(傳統(tǒng)激活步驟例如長(zhǎng)時(shí)間加熱退火顯露出晶片可能不可接受高溫)。也可以希望在某些情況下以微晶或非晶硅或結(jié)晶非晶硅替代多晶硅，以保證進(jìn)行低溫制造。
另一個(gè)考慮是在處理期間電極材料(例如金屬)擴(kuò)散到器件層的可能性。低溫處理有助于減少問題的嚴(yán)重性，但可能不足以完全解決問題。為防止此問題，可以利用大量阻隔材料。例如包括本領(lǐng)域公知的許多材料中的氮化鈦(TiN)，鉭(Ta)或氮化鉭(TaN)。
在單元的實(shí)施例中，利用薄電介質(zhì)層作為反熔絲元件。在這種單元中，電介質(zhì)厚度的良好均勻性，以及低的膜缺陷密度(例如在電介質(zhì)中的小孔)是非常需要的性能。通過各種方法可以增強(qiáng)電介質(zhì)質(zhì)量，例如在沉積期間旋轉(zhuǎn)(連續(xù)或周期性)襯底和/或源極；利用等離子態(tài)或低溫生長(zhǎng)化學(xué)物通過加熱方法形成電介質(zhì)；或通過利用液相電介質(zhì)沉積方法。
希望減少涉及嚴(yán)格對(duì)準(zhǔn)容差的掩膜步驟數(shù)量。減少掩膜步驟的一種方法是利用相互連接幾個(gè)電極層的通道。該通道可以是矩形，而非正方形，以允許放寬對(duì)準(zhǔn)容差。例如，為互連X方向走向幾個(gè)層中的金屬線，Y方向上X邊緣通道尺寸可以制造得基本上松于X線的間距，產(chǎn)生矩形通道。結(jié)合圖12和13討論通道。
接觸形成如同前面所指出，需要每層接近一個(gè)掩膜步驟形成存儲(chǔ)器層中的單元?？墒?，需要額外掩膜形成到陣列中導(dǎo)體的接觸，通道和垂直導(dǎo)體(有時(shí)集體稱為接觸)，如同下面所要討論的。首先，回憶到只需要為每個(gè)陣列導(dǎo)體制造一個(gè)接觸。因此，如果接觸位于陣列導(dǎo)體的端部，在給定層中每個(gè)其它導(dǎo)體的接觸可以在陣列的相反一側(cè)上。這是重要的，因?yàn)檫@為接觸提供了更多面積。另外，在相同層上的導(dǎo)體不需要有相同長(zhǎng)度。即，例如它們漸漸縮短，或加長(zhǎng)，或在相同層加長(zhǎng)而在其它層縮短，以便允許在陣列外圍上用于接觸的面積。這些接觸可以向下到達(dá)下面層，例如每個(gè)其它下面層而不干擾中間層的導(dǎo)體。
需要陣列之外的接觸將陣列中導(dǎo)體連接到驅(qū)動(dòng)電路。建立在襯底上的晶體管一般提供驅(qū)動(dòng)。驅(qū)動(dòng)晶體管也可以利用為陣列共有的材料建立在襯底之上。接觸的最簡(jiǎn)單實(shí)施方法是具有陣列每層的通道掩膜。這些接觸用于將上面層通過所有其下面的層電連接到襯底。這些接觸直接一層一層層疊或交錯(cuò)建立，兩個(gè)方法在半導(dǎo)體行業(yè)中是普通的。
總之，通道和接觸用于提供陣列中導(dǎo)體與外圍電路之間的導(dǎo)電路徑。例如，形成在陣列周遍的接觸可接觸到圖9(a)、9(b)和9(c)所示的解碼器，列I/O電路和行地址解碼器。在另一個(gè)實(shí)施例中，可能希望在，例如，玻璃襯底上制造陣列，并且利用具有接觸的薄膜晶體管在層上形成外圍電路，而該接觸提供了從該層到陣列中導(dǎo)體的導(dǎo)電路徑。在另一個(gè)實(shí)施例中，最頂層可以用于功率分配。
制造接觸的一種直接方案，對(duì)每層使用一個(gè)掩膜和蝕刻步驟，該步驟出現(xiàn)在用于限定導(dǎo)體的層形成之前。該掩膜步驟形成層下的開孔并且提供所需要的接觸。
在圖12中表示了這樣一個(gè)例子。由結(jié)構(gòu)基礎(chǔ)開始，在開始制造陣列之前穿過襯底絕緣層100到襯底接觸101掩膜和蝕刻接觸110。
在存儲(chǔ)器層疊131之前沉積導(dǎo)體層106。在該例子中存儲(chǔ)器層疊107的底層是重?fù)诫s半導(dǎo)體。這在該例子中很重要，因?yàn)橹負(fù)诫s半導(dǎo)體將提供歐姆連接，并且因此不需要從導(dǎo)體層上完全去除。
在構(gòu)成層1的帶形成期間區(qū)域120和接觸110上的區(qū)域形成。在此情況下，依靠層1掩膜布局120與層1上的其它導(dǎo)體絕緣。然后沉積電介質(zhì)并且平整暴露出層1的頂表面。然后通過層1層向下至少到重?fù)诫s層107形成接觸開孔111。
然后以構(gòu)圖層1相同的方式沉積和構(gòu)圖層2導(dǎo)體122和存儲(chǔ)器層堆疊。再次，使用掩膜將該區(qū)域與層2陣列的導(dǎo)體絕緣。再次沉積電介質(zhì)并且再次蝕刻以暴露層2的頂表面。正如層1中一樣，接觸掩膜用于形成穿過存儲(chǔ)器單元元件向下到重?fù)诫s材料的開孔112。
最后，層3導(dǎo)體被沉積到開孔112中以形成從層3到襯底的連續(xù)電連接。
根據(jù)上述說明書應(yīng)當(dāng)清楚，來自任何層的接觸可以利用每層的另外掩膜步驟制造得到襯底區(qū)域。在另一個(gè)實(shí)施例中，使用每層少于一個(gè)掩膜步驟形成到襯底的導(dǎo)電路徑。這在幾個(gè)導(dǎo)體接觸單一襯底區(qū)域情況下是可能的。注意圖13(c)，例如，導(dǎo)體1、3和5連接到相同襯底區(qū)域。
圖13(a)-13(e)表示了接觸的幾種可能結(jié)構(gòu)。在圖13(a)中表示了其中接觸被制造在層1(或?qū)覰)和層3(或?qū)覰+2)中的導(dǎo)體之間的設(shè)計(jì)。注意在該設(shè)計(jì)中，層N+1中的導(dǎo)體制造得比層N和層N+2中的導(dǎo)體短些，以允許制造接觸而不干擾層N+1中導(dǎo)體的所用的足夠空間。在此，由于在相鄰層之間，該接觸穿過存儲(chǔ)器層疊延伸，以交叉線陰影表示。
在圖13(b)中，表示了來自接觸層1和2(或?qū)覰和N+1)中導(dǎo)體的層4(或?qū)覰+3)中導(dǎo)體的接觸。注意在該設(shè)計(jì)中，層N+2中的導(dǎo)體比層N中的導(dǎo)體短，允許根據(jù)層N+3制造的結(jié)構(gòu)下達(dá)和接觸兩個(gè)下面導(dǎo)體。只需要在絕緣層中限定一個(gè)單一開孔以形成該接觸，和該開孔通過平整步驟中所使用的氧化物或其它絕緣材料沉積。
圖13(c)表示了另一個(gè)接觸，其中來自層1、3和5的導(dǎo)體連接到襯底區(qū)域。在此層2和4中的導(dǎo)體交錯(cuò)以致不干擾接觸。再次僅僅使用單一掩膜步驟限定該接觸。
在圖13(d)中表示了接觸的結(jié)構(gòu)，其中層1、2、3、4和5各具有連接到公共襯底區(qū)域的導(dǎo)體。
最后圖13(e)中表示了從層3(或?qū)覰+2)到層1(或?qū)覰)的接觸。在此不同與圖13(a)，穿過絕緣材料制造單一開孔。
在形成結(jié)構(gòu)13(a)-(e)中，垂直導(dǎo)體的電阻系數(shù)是重要的?？梢允褂媒饘?、硅化物和原位摻雜硅。注入硅現(xiàn)在不是最佳選擇，因?yàn)樵诮佑|側(cè)壁上摻雜硅有困難。
應(yīng)當(dāng)注意，在形成圖13(d)的接觸中，首先從頂層穿過幾個(gè)底層蝕刻一個(gè)開孔。在絕緣層已經(jīng)被蝕刻暴露該層邊緣之后，然后均質(zhì)地蝕刻存儲(chǔ)器單元材料以暴露更多導(dǎo)體。這樣，均質(zhì)沉積材料象多晶硅或CVD W可以用于獲得每個(gè)導(dǎo)體上的大表面面積以保證低接觸阻抗。
盡管圖13(c)的接觸使用相同的原理，因?yàn)楦鲗咏诲e(cuò)，只需要均質(zhì)地蝕刻絕緣材料以暴露層1和3導(dǎo)體的邊緣。
圖13(d)和13(c)表示的技術(shù)用于限制該過程中所需要掩膜步驟的數(shù)量。使用任何一個(gè)都可以將掩膜數(shù)量從2N+1減少到N+2。
存儲(chǔ)器單元小圖形尺寸如同前面所討論的，自對(duì)準(zhǔn)允許存儲(chǔ)器單元構(gòu)形小，因?yàn)楫?dāng)布置該圖形時(shí)不需要失準(zhǔn)容差。這些更小的圖形允許減少存儲(chǔ)器單元面積，實(shí)際上比沒有使用自對(duì)準(zhǔn)的面積更小。
但是存儲(chǔ)器單元的第二個(gè)有利處允許該單元進(jìn)一步減小在每個(gè)掩膜層上幾何圖形的高重復(fù)構(gòu)圖。
本發(fā)明存儲(chǔ)器單元陣列每層的幾何形狀尤其簡(jiǎn)單它們只是靠近間隔長(zhǎng)直平行導(dǎo)體線路的高重復(fù)規(guī)則集群。可以在照相制版光刻中利用其簡(jiǎn)單性和規(guī)則性，允許比其他任意幾何形狀可能更小的圖象尺寸有更好的分辨率。例如，如果(晶片分擋器和照射光源和鏡頭和光刻膠)系統(tǒng)正常評(píng)定為幾微米分辨率(例如0.18微米)，本發(fā)明的簡(jiǎn)單和非常規(guī)則形狀允許明顯小于幾微米的線和間隔。本發(fā)明可以利用這一事實(shí)的優(yōu)點(diǎn)，即，沒有任意幾何形狀，反而有高度重復(fù)非常簡(jiǎn)單構(gòu)圖，這在光學(xué)領(lǐng)域是公知的并且在教科書中稱為“衍射光柵”。對(duì)本專業(yè)技術(shù)人員顯而易見的是，如何利用衍射光柵構(gòu)圖的優(yōu)點(diǎn)達(dá)到更好的分辨率。
三維陣列構(gòu)成從來沒有假設(shè)具有六層存儲(chǔ)器單元柱體，和因此具有七個(gè)導(dǎo)體層的實(shí)施例。如果底部導(dǎo)體層(導(dǎo)體1)東西向走向，則導(dǎo)體3、導(dǎo)體5和導(dǎo)體7也東西向走向。而導(dǎo)體2、導(dǎo)體4和導(dǎo)體6南北向走向。為簡(jiǎn)單起見，在該實(shí)施例中柱體沒有偏離或交錯(cuò)，當(dāng)然一個(gè)一個(gè)向上直接層疊。圖8(a)表示了六個(gè)這種柱體的單一垂直層疊。
圖8(a)的六存儲(chǔ)器單元柱體層疊表示為圖8(b)中的電路圖。注意在該電路圖中導(dǎo)體層1、3、5、7相互間隔，但是在物理結(jié)構(gòu)上(圖8(a))它們一個(gè)一個(gè)向上直接層疊。同樣地，在圖8(a)中導(dǎo)體層2、4、6垂直層疊，而在圖8(b)中間隔開。
圖8(a)中有六個(gè)存儲(chǔ)器單元柱體一個(gè)在導(dǎo)體2跨過導(dǎo)體1處，一個(gè)在導(dǎo)體3跨過導(dǎo)體2處，…，一個(gè)在導(dǎo)體7跨過導(dǎo)體6處。在圖8(b)的圖示中，這些沿對(duì)角線表示。在底部左側(cè)，表示了導(dǎo)體2和導(dǎo)體1之間的存儲(chǔ)器單元(包含引導(dǎo)元件和狀態(tài)改變?cè)?。圖8(b)也表示了在導(dǎo)體3跨過導(dǎo)體2處的一個(gè)存儲(chǔ)器單元和在導(dǎo)體4跨過導(dǎo)體3處的另一個(gè)單元，等等。
存儲(chǔ)器單元柱體的相鄰層共享一個(gè)導(dǎo)體層，因此它們也共享一個(gè)I/O端子。在實(shí)施例中，共享僅僅在相同類型端子之間進(jìn)行輸入端子與其它輸入端子共享一個(gè)導(dǎo)體層，而輸出端子與其它輸出端子共享一個(gè)導(dǎo)體層。該實(shí)施例是有利的，因?yàn)檫@意味著每個(gè)導(dǎo)體層不會(huì)不清楚，或者是輸入層或者是輸出層。沒有如果導(dǎo)體層在輸入端子和輸出端子之間共享所出現(xiàn)的混亂，所以外圍電路簡(jiǎn)化。輸入端子驅(qū)動(dòng)器電路和輸出端子接收器電路不需要搭配和重合在相同導(dǎo)體上。
類似端子共享選擇的結(jié)果是存儲(chǔ)器單元中的引導(dǎo)元件定向得陰極向上，然后陰極向下，然后陰極向上，等等。為此，假設(shè)導(dǎo)體層導(dǎo)體2是一個(gè)輸出層；則柱體60和柱體61的陰極兩者連接到導(dǎo)體2。這樣柱體60必須定向陰極向上而柱體61陰極向下。繼續(xù)地，如果導(dǎo)體2是一個(gè)輸出層，則導(dǎo)體3是一個(gè)輸入層。柱體61和柱體62的陽極連接到導(dǎo)體3。所以柱體62陰極向上。對(duì)于該實(shí)施例柱體層必須交替，陰極向上，陰極向下，向上，向下，向上，等等(見圖6(b))。這意味著在制造期間，柱體夾心的分層必須以不同順序沉積。在某些柱體層中，陽極材料分層在陰極材料分層之前沉積，而在其它柱體層中陰極材料首先沉積。因此圖6(a)所示的層必須是所示的交替陣列層順序，而在其余層中是相反順序。可是，應(yīng)當(dāng)回憶起在某些實(shí)施例中不必交替層疊材料。
選擇共享相同存儲(chǔ)器單元端子的進(jìn)一步結(jié)果是使導(dǎo)體層只在輸入端子之間和輸出端子之間交替。因?yàn)檫B續(xù)的導(dǎo)體層?xùn)|西走向，然后南北走向，然后東西走向等，這意味著所有輸入端子在相同方向走向(例如東西向)，而所有輸出端子在相同方向走向(例如南北向)。所以，一起安置輸入端子驅(qū)動(dòng)器電路(例如沿存儲(chǔ)器陣列西邊緣)，和一起安置輸出端子接收器電路(例如，沿存儲(chǔ)器陣列南邊緣)特別容易。
這對(duì)應(yīng)了常規(guī)存儲(chǔ)器設(shè)計(jì)中的標(biāo)準(zhǔn)做法輸入端子驅(qū)動(dòng)器電路67沿陣列西邊緣安置，而輸出端子接收器電路68沿陣列南邊緣安置，如圖9(a)所示。有時(shí)，常規(guī)存儲(chǔ)器將半個(gè)輸入端子驅(qū)動(dòng)器電路沿東邊緣放置，而半個(gè)沿西邊緣；當(dāng)存儲(chǔ)器單元行間距非常緊密時(shí)經(jīng)常這樣做。類似地，有時(shí)常規(guī)存儲(chǔ)器將半個(gè)輸出接收器電路沿南邊緣放置，而半個(gè)沿北邊緣放置；當(dāng)存儲(chǔ)器單元列間距非常密時(shí)經(jīng)常這樣做。圖9(b)表示了這種分開實(shí)現(xiàn)的常規(guī)存儲(chǔ)器。
現(xiàn)在應(yīng)當(dāng)注意，非易失存儲(chǔ)器(常規(guī)技術(shù)和本發(fā)明的)中輸入端子驅(qū)動(dòng)器電路具有更短和更少麻煩的名稱“行地址解碼器”電路。非易失存儲(chǔ)器(常規(guī)技術(shù)和本發(fā)明的)中輸出端子接收器電路具有更短和更少麻煩的名稱“列地址解碼器和列I/O”電路。在這部分討論存儲(chǔ)器單元底板外部陣列結(jié)構(gòu)的公開中，使用這個(gè)縮短的名稱。
有可能在存儲(chǔ)器陣列下面重疊行解碼器電路和列解碼器列I/O電路。(有可能這樣是因?yàn)榇鎯?chǔ)器陣列在下面的單晶硅襯底之上而不接觸該襯底。)完全重疊所有行解碼器電路和所有列電路在陣列之下是所不到的；這種重疊會(huì)在角落中重疊。在一個(gè)實(shí)施例中，列解碼器和列I/O電路被折疊在存儲(chǔ)器陣列下面，但是行地址解碼器電路保留在陣列之外。在另一個(gè)實(shí)施例中，列電路在陣列下面，而行解碼器的中心部分被折疊在陣列下面(其中不與列電路發(fā)生沖突)。這給出了在角落上具有小的行電路“標(biāo)簽”的布局，如圖9(c)所示。這些標(biāo)簽可以與其它存儲(chǔ)器陣列的標(biāo)簽相互交叉，使四個(gè)(或更多)陣列緊密座落在一起，如圖9(d)所示。其它各種在陣列下面部分折疊解碼器的方案對(duì)于本領(lǐng)域技術(shù)人員是顯而易見的。
如同前面段落所暗示的，本發(fā)明的現(xiàn)場(chǎng)可編程非易失存儲(chǔ)器包括將存儲(chǔ)器芯片構(gòu)成為幾個(gè)更小子陣列，而非單一大陣列。子陣列給出三個(gè)重要好處(1)它們?cè)试S簡(jiǎn)單模塊層解決冗余的方法；(2)它們?cè)黾恿瞬僮魉俣龋?3)它們降低了操作功率。子陣列冗余可以相當(dāng)直接。如果最終產(chǎn)品是具有(假如)8N位存儲(chǔ)器，很容易在模具上建立九個(gè)子陣列，每個(gè)包括N位。然后九個(gè)子陣列之一可能有缺陷，而模具仍然可以配置和作為8N位存儲(chǔ)器銷售，通過簡(jiǎn)單地將缺陷子陣列旁路。
將存儲(chǔ)器分成子陣列也增加了速度；這是因?yàn)閷?dǎo)體更短(減少了它們的電阻)，和每個(gè)導(dǎo)體附加了更少的存儲(chǔ)器單元(減少了電容)。因?yàn)檠舆t與阻抗和電容的乘積成正比，截短導(dǎo)體長(zhǎng)度一般就截短延遲四倍。因此子陣列減少了延遲，即增加了速度。
子陣列也提供了降低功率操作。因?yàn)楣β实闹匾菍?duì)存儲(chǔ)器陣列中導(dǎo)體充電和放電的電容，減少導(dǎo)體電容將減少功率消耗。截短導(dǎo)體長(zhǎng)度一半就截短電容一半，這截短了電容充電和放電電流一半。
電路設(shè)計(jì)行解碼和選擇在本發(fā)明的實(shí)施例中，存儲(chǔ)器陣列的行(也稱為“字線”)是存儲(chǔ)器單元的輸入，而列(也稱為“位線”)是存儲(chǔ)器單元的輸出。對(duì)存儲(chǔ)器單元輸入(字線)施加強(qiáng)迫功能，為讀取存儲(chǔ)器單元輸出(位線)的結(jié)果被檢測(cè)，同時(shí)為寫入對(duì)存儲(chǔ)器單元輸出施加另一個(gè)強(qiáng)迫功能(由此強(qiáng)迫該單元兩個(gè)端子)。用于本發(fā)明的強(qiáng)迫功能可以是電壓源，電流源，波形發(fā)生器(高阻抗或低阻抗的)，充電分組，或其它驅(qū)動(dòng)激勵(lì)。
為不含糊地訪問每個(gè)單獨(dú)存儲(chǔ)器單元，為讀取或?qū)懭?，從行線路穿過存儲(chǔ)器單元到列線路建立唯一的電路路徑。唯一性要求的結(jié)果是所有行線路不能同時(shí)被驅(qū)動(dòng)；而可以通過考慮圖8(b)來了解。圖8(b)中的行線(字線)在導(dǎo)體層1、3、5、7上。列線(位線)在導(dǎo)體層2、4、6上?；貞泩D8表示存儲(chǔ)器單元柱體單一垂直層疊；其是單一行和單一列的物理交叉。圖8(b)的圖為容易觀察表示間隔開的導(dǎo)體，但是實(shí)際上它們被一個(gè)一個(gè)向上層疊。
假設(shè)同時(shí)驅(qū)動(dòng)所有字線，例如，假設(shè)導(dǎo)體層1、3、5、7被強(qiáng)迫到高電壓。沒有到電路輸出上的清楚電路路徑(在位線上，即導(dǎo)體層2、4、6)，所以不能確定存儲(chǔ)器單元的內(nèi)容。例如，假設(shè)檢測(cè)電路確定導(dǎo)體2是高電壓；這意味著什么？這意味著或者導(dǎo)體1和導(dǎo)體2之間的存儲(chǔ)器單元被編程為低阻抗?fàn)顟B(tài)，或者導(dǎo)體2和導(dǎo)體3之間的存儲(chǔ)器單元被編程為低阻抗?fàn)顟B(tài)。這兩個(gè)可能性的任何一個(gè)都建立了從高電壓源(字線)到導(dǎo)體2上位線的電路路徑。但是不幸地是不能確定這些可能性的哪一個(gè)事實(shí)上為真沒有到導(dǎo)體2的唯一電路路徑。而且對(duì)于其它兩個(gè)位線，導(dǎo)體4和導(dǎo)體6，情況也是這樣。
因此所有字線不能同時(shí)驅(qū)動(dòng)；這產(chǎn)生了到存儲(chǔ)器陣列輸出不唯一的電路路徑。一種直接解決方法是只驅(qū)動(dòng)單一字線，使其它字線不驅(qū)動(dòng)。這在圖10(a)中圖示。行解碼器70選擇是否沿該行的任何字線應(yīng)當(dāng)啟動(dòng)。而四個(gè)層選擇信號(hào)選擇在所選擇的行中哪個(gè)導(dǎo)體層字線被啟動(dòng)。除了一個(gè)層選擇信號(hào)外的所有信號(hào)在不選擇條件下(例如，低電壓)，而僅僅一個(gè)層選擇信號(hào)在選擇條件下(例如，高電壓)。因此只有一個(gè)字線被驅(qū)動(dòng)，而其它三個(gè)不驅(qū)動(dòng)。
圖10(a)中的設(shè)計(jì)清楚地建立了到陣列輸出的唯一路徑。假設(shè)選擇導(dǎo)體5上的字線，并且假設(shè)檢測(cè)電路確定導(dǎo)體4是高電壓。導(dǎo)體4只有兩個(gè)方法到高電壓一個(gè)是通過導(dǎo)體3和導(dǎo)體4之間的存儲(chǔ)器單元71，另一個(gè)是通過導(dǎo)體4和導(dǎo)體5之間的存儲(chǔ)器單元72。由于導(dǎo)體5被驅(qū)動(dòng)而導(dǎo)體3不驅(qū)動(dòng)，唯一存在的電路路徑是從導(dǎo)體5上的字線穿過導(dǎo)體5和導(dǎo)體4之間的存儲(chǔ)器單元72出到導(dǎo)體4上的位線。如果導(dǎo)體4是被檢測(cè)為高電壓，則該存儲(chǔ)器單元被編程為邏輯零；反之該存儲(chǔ)器單元是邏輯一。
但是，圖10(a)的設(shè)計(jì)成本高；它包括存儲(chǔ)器陣列中對(duì)于每個(gè)字線層的開關(guān)晶體管。如果在陣列中有大量垂直層(例如，十六層存儲(chǔ)器柱體，需要九個(gè)字線導(dǎo)體層和八個(gè)位線導(dǎo)體層)，開關(guān)晶體管消耗了許多硅面積。這減弱了模具效率，使成本升高和密度降低。
可是，我們看出圖8(b)中模糊度上升，因?yàn)榈矫總€(gè)位線有兩個(gè)路徑一個(gè)來自直接在下面的導(dǎo)體層上的字線，而一個(gè)來自直接在上面的導(dǎo)體層上的字線。為避免含糊，所有我們必須要做的是保證兩個(gè)可能路徑中只有一個(gè)被啟動(dòng)。這可以通過將字線分成組容易地實(shí)現(xiàn)“第一組”和“第二組”。在導(dǎo)體層導(dǎo)體1、導(dǎo)體5、導(dǎo)體9、導(dǎo)體13、導(dǎo)體17，…，等上的字線是在第一組，而在導(dǎo)體層導(dǎo)體3、導(dǎo)體7、導(dǎo)體11、導(dǎo)體15、導(dǎo)體19，…，等上的字線是在第二組。關(guān)鍵是只要沒有第二組中的其它字線被驅(qū)動(dòng)，同時(shí)驅(qū)動(dòng)所有第一組中的字線是絕對(duì)安全的，反之也相同(圖10(b))。
圖10(b)中的電路只包括了兩個(gè)開關(guān)晶體管75和76，而不管在陣列中垂直存儲(chǔ)器單元層的數(shù)量。第一組字線有一個(gè)開關(guān)晶體管，和第二組字線有一個(gè)開關(guān)晶體管。同樣地，有兩個(gè)組選擇信號(hào)，其決定驅(qū)動(dòng)兩個(gè)字線組的哪個(gè)。在芯片中存儲(chǔ)器單元垂直層越多，圖10(b)與圖10(a)相比節(jié)省越多。
假設(shè)第一組選擇信號(hào)為選擇條件(高電壓)而第二組選擇信號(hào)為不選擇條件。則驅(qū)動(dòng)層導(dǎo)體1，導(dǎo)體5，導(dǎo)體9，…，等上的字線，同時(shí)不驅(qū)動(dòng)導(dǎo)體3，導(dǎo)體7，導(dǎo)體11，…，等上的字線。到導(dǎo)體2上的位線只有一個(gè)(唯一)路徑這是從導(dǎo)體1穿過導(dǎo)體1和導(dǎo)體2之間的存儲(chǔ)器單元到導(dǎo)體2層上的位線的路徑。從導(dǎo)體3穿過導(dǎo)體3和導(dǎo)體2之間的存儲(chǔ)器單元到導(dǎo)體2上的另一個(gè)可能路徑被禁止，因?yàn)閷?dǎo)體3是第二組字線中并且不被驅(qū)動(dòng)。
電路設(shè)計(jì)列解碼和選擇兩組字線結(jié)構(gòu)(圖10(b))的結(jié)果是每個(gè)位線具有其上的一個(gè)存儲(chǔ)器單元行被選擇。因此，如果有N個(gè)導(dǎo)體層用于位線，每個(gè)所選擇的列將同時(shí)讀取或?qū)懭氪鎯?chǔ)器的N位。本發(fā)明的一個(gè)實(shí)施例確實(shí)在每個(gè)所選擇列中一次讀取(和/或?qū)懭?N位。另一個(gè)實(shí)施例引入了列多路通道電路，該電路減少了同時(shí)訪問的存儲(chǔ)器單元數(shù)量。
圖11表示了另一個(gè)實(shí)施例。給每個(gè)位線提供其自己的開關(guān)晶體管例如晶體管77和78；這些晶體管連接一個(gè)位線到雙向I/O總線，如果給列被選擇。在讀取工作期間，位線驅(qū)動(dòng)I/O總線，但在寫入工作期間，I/O總線驅(qū)動(dòng)位線。如果有N層位線，就有N個(gè)開關(guān)晶體管和N個(gè)I/O總線導(dǎo)體。I/O總線導(dǎo)體連接到外圍電路，包括檢測(cè)放大器(用于讀取)和寫入驅(qū)動(dòng)器(用于寫入)。
列選擇電路比圖10(b)所示的行選擇電路成本高的多。因?yàn)楸仨氂袑?duì)于每個(gè)位線有一個(gè)開關(guān)晶體管，如果垂直層疊的存儲(chǔ)器單元層越來越多，位線也越來越多，因此開關(guān)晶體管越來越多。
這樣列選擇電路將比行選擇電路消耗更多硅面積，特別是當(dāng)有大量存儲(chǔ)器單元垂直層堆疊時(shí)。這就是為什么最好將列選擇電路折疊在存儲(chǔ)器陣列下面，而不是折疊行選擇電路，如同圖9(c)所示列電路大得多。實(shí)際上，將列電路折疊在存儲(chǔ)器陣列下面而完全不試圖將行選擇電路折疊在下面是合理的設(shè)計(jì)決定。折疊列選擇有好處。
預(yù)充電存儲(chǔ)器陣列在許多情況下認(rèn)為在開始讀取或?qū)懭氩僮髦皯?yīng)當(dāng)將所有字線“預(yù)充電”到一個(gè)中間電平例如供電電源電壓的0.5倍，并且將位線“預(yù)充電”到一個(gè)中間電壓電平例如供電電源電壓的0.4倍。
電路設(shè)計(jì)讀取/寫入外圍電路本發(fā)明的幾個(gè)實(shí)施例利用狀態(tài)改變?cè)撛牟煌瑺顟B(tài)對(duì)應(yīng)阻抗的不同數(shù)值。例如，電介質(zhì)擊穿反熔絲具有兩個(gè)狀態(tài)非常低阻抗和非常高阻抗，其中阻抗變化達(dá)幾個(gè)數(shù)量級(jí)。這樣的實(shí)施例可以使用“電流模式讀取”和“電壓模式或電流模式寫入”，如同下面所解釋的。
當(dāng)讀取這種存儲(chǔ)器單元時(shí)，電流源可以選擇作為強(qiáng)制功能驅(qū)動(dòng)字線。如果存儲(chǔ)器單元被編程(電介質(zhì)被擊穿，因此為低阻抗)，該驅(qū)動(dòng)電流將通過存儲(chǔ)器單元到位線上。所選擇的位線將被導(dǎo)通到(雙向)I/O線上，并且驅(qū)動(dòng)電流將被傳遞到I/O線上。連接到I/O線的檢測(cè)放大器檢測(cè)是否驅(qū)動(dòng)電流被傳遞到I/O線上。如果是，被讀取的該單元包含“邏輯一”，如果不是，該單元包含“邏輯零”。
電流模式讀取的重要優(yōu)點(diǎn)是速度通過強(qiáng)制和檢測(cè)電流(而非電壓)，可以避免對(duì)高電容字線和位線充電和放電的需要，所以字線和位線不在大電壓偏移上來回?cái)[動(dòng)，這加速了讀取操作。因此在本發(fā)明的許多實(shí)施例中優(yōu)選電流模式讀取。
在寫入存儲(chǔ)器單元的一個(gè)實(shí)施例中，可以選擇電壓源作為強(qiáng)制功能驅(qū)動(dòng)字線。另外，雙向I/O總線可以由另一個(gè)電壓源驅(qū)動(dòng)。該I/O總線連接到所選擇列的位線(借助列選擇開關(guān)晶體管)，所以所選擇存儲(chǔ)器單元(在所選擇字線和所選擇位線交叉點(diǎn)上)將由兩個(gè)電壓源驅(qū)動(dòng)一個(gè)在字線上，另一個(gè)在I/O總線上。這兩個(gè)電壓源之間的大電壓差將直接施加到所選擇存儲(chǔ)器單元上，實(shí)現(xiàn)電壓模式(在字線和位線上的大電壓偏差)寫入。
盡管電壓模式寫入比較慢，由于它必須對(duì)高電容字線和位線充電和放電，它仍然在本發(fā)明的某些實(shí)施例中被選用。電壓模式寫入如果需要可以提供通過存儲(chǔ)器單元的非常高電流，這利對(duì)于狀態(tài)改變?cè)膸讉€(gè)實(shí)施例有利，例如非晶體半導(dǎo)體反熔絲。在電壓模式寫入的某些實(shí)施例中，可以優(yōu)選將最大電流限制到特定數(shù)值。限制最大電流的一個(gè)可能好處是減少了沿陣列導(dǎo)體上的IR電壓降效果，以保證將一致的編程能量分配給每個(gè)存儲(chǔ)器單元，而不取決于該單元在陣列中的位置。一致編程能量可能很重要，因?yàn)槟承顟B(tài)改變?cè)牧咸匦曰蛟S對(duì)編程能量檢測(cè)。
在一些實(shí)施例中，編程狀態(tài)改變?cè)匦璧碾妷嚎赡艹^外圍晶體管的電壓容量。當(dāng)晶體管縮小為小尺寸時(shí)(例如，溝道長(zhǎng)度小于0.2微米)尤其如此。在這些情況下，外圍電路可以被設(shè)計(jì)得在寫入周期期間行解碼器根據(jù)+V伏供電電源工作，而列解碼器和列I/O電路和寫入數(shù)據(jù)驅(qū)動(dòng)器根據(jù)-V伏供電電源工作。該設(shè)計(jì)在被寫入的存儲(chǔ)器單元上施加了2xV伏的電壓差((+V)-(-V)＝2xV)，同時(shí)在任何一個(gè)晶體管上施加了最多V伏的電壓。
因此，公開了允許制造得非常高密度陣列的垂直層疊非易失存儲(chǔ)器。
權(quán)利要求
1.一種存儲(chǔ)器，包括一個(gè)襯底；置于所述襯底上的一個(gè)三維存儲(chǔ)器陣列，具有多層放置的單元；所述襯底包括多個(gè)解碼器，用于訪問所述單元，至少一些解碼器被折疊在所述存儲(chǔ)器陣列下面。
2.根據(jù)權(quán)利要求1的存儲(chǔ)器，其中所述解碼器包括列解碼器和行解碼器，所述列解碼器和行解碼器中的一種被折疊在所述襯底的存儲(chǔ)器陣列下面。
3.根據(jù)權(quán)利要求2的存儲(chǔ)器，其中多層放置的所述多個(gè)單元包括多條第一和第二線。
4.根據(jù)權(quán)利要求3的存儲(chǔ)器，包括多條通路，用于提供多層中的至少第一線和所述襯底的所述解碼器之間的電連接，每條通路通過多于一層的層面延伸，并且與多于一層的層面中的第一線接觸，因此對(duì)每一層需要少于一個(gè)通路的掩膜。
5.一種存儲(chǔ)器，包括一個(gè)半導(dǎo)體襯底；具有多層的存儲(chǔ)器陣列，每一層具有多條列線、多條行線和多個(gè)存儲(chǔ)器單元，在n層中的一條列線也是在n+1層中的一條列線，在n層中的一條行線也是在n-1層中的一條行線；所述襯底包括分別與所述列線和所述行線相連的列解碼器和行解碼器，所述行解碼器和所述列解碼器中的至少一部分被置于所述存儲(chǔ)器陣列的下面。
6.根據(jù)權(quán)利要求5的存儲(chǔ)器，其中所述襯底包括以電流模式檢測(cè)所述單元的狀態(tài)的電路。
7.根據(jù)權(quán)利要求5的存儲(chǔ)器，包括多條通路，用于提供多層中的至少第一線和所述襯底的所述解碼器之間的電連接，每條通路通過多于一層的層面延伸，并且與多于一層的層面中的第一線接觸，因此對(duì)每一層需要少于一個(gè)通路的掩膜。
8.根據(jù)權(quán)利要求7的存儲(chǔ)器，其中所述襯底是硅。
9.根據(jù)權(quán)利要求8的存儲(chǔ)器，其中每個(gè)存儲(chǔ)器單元包括一個(gè)二極管和一個(gè)反熔絲。
10.一種制造在一個(gè)襯底上的三維存儲(chǔ)器陣列，所述存儲(chǔ)器陣列包括N層存儲(chǔ)器單元；N+1層導(dǎo)體；所述存儲(chǔ)器單元和所述導(dǎo)體采用不多于N+1個(gè)掩膜制造。
11.一種存儲(chǔ)器，包括權(quán)利要求10的存儲(chǔ)器陣列；和將所述導(dǎo)體與所述襯底相連的至少一個(gè)接觸部分。
12.根據(jù)權(quán)利要求10的存儲(chǔ)器陣列，其中每個(gè)存儲(chǔ)器單元包括一個(gè)狀態(tài)改變?cè)鸵粋€(gè)引導(dǎo)元件。
13.根據(jù)權(quán)利要求11的存儲(chǔ)器陣列，其中導(dǎo)體層置于所述存儲(chǔ)器單元層之間，并且第一層導(dǎo)體中的第一導(dǎo)體的垂直投影與第二層導(dǎo)體中的第二導(dǎo)體交叉。
14.根據(jù)權(quán)利要求13的存儲(chǔ)器陣列，其中所述導(dǎo)體在存儲(chǔ)器單元的連續(xù)層之間的基本正交方向延伸。
15.根據(jù)權(quán)利要求11的存儲(chǔ)器陣列，其中所述襯底包括單晶硅。
16.一種制造在一個(gè)襯底上的三維存儲(chǔ)器，所述存儲(chǔ)器包括N層存儲(chǔ)器單元；N+1層導(dǎo)體；將所述導(dǎo)體的每一層與所述襯底相連的至少一個(gè)接觸部分；所述存儲(chǔ)器單元、導(dǎo)體和接觸部分采用不多于2N+1個(gè)掩膜制造。
17.一種制造存儲(chǔ)器陣列的方法形成第一層間隔分開、平行、基本上同平面的導(dǎo)體，在第一方向延伸；淀積一個(gè)層堆疊，然后對(duì)所述層堆疊構(gòu)圖和蝕刻，形成柱體的第一柱體層；在所述第一柱體層上形成第二層間隔分開、平行、基本上同平面的導(dǎo)體，所述第二導(dǎo)體層的導(dǎo)體在第二方向延伸，所述第二方向與所述第一方向不平行；其中所述第一柱體層的柱體垂直放置在所述第一導(dǎo)體層的導(dǎo)體和第二導(dǎo)體層的導(dǎo)體之間。
18.根據(jù)權(quán)利要求17的方法，還包括在形成柱體的第一柱體層之后，淀積和平面化一種絕緣材料。
19.根據(jù)權(quán)利要求17的方法，其中所述柱體包括一個(gè)狀態(tài)改變?cè)?br> 20.根據(jù)權(quán)利要求17的方法，其中所述柱體包括一個(gè)引導(dǎo)元件。
21.根據(jù)權(quán)利要求17的方法，其中所述存儲(chǔ)器陣列是一種一次寫入存儲(chǔ)器陣列。
22.根據(jù)權(quán)利要求17的方法，其中任何導(dǎo)體包括鎢和鋁的一種或多種。
23.根據(jù)權(quán)利要求22的方法，其中所述存儲(chǔ)器陣列包括以下一種或多種阻隔材料氮化鈦，鉭和氮化鉭。
24.根據(jù)權(quán)利要求17的方法，其中任何柱體包括一個(gè)反熔絲。
25.根據(jù)權(quán)利要求24的方法，其中所述反熔絲包括二氧化硅。
26.利用一種方法制成的存儲(chǔ)器陣列，所述方法包括形成第一層間隔分開、平行、基本上同平面的導(dǎo)體，在第一方向延伸；淀積一個(gè)層堆疊，然后對(duì)所述層堆疊構(gòu)圖和蝕刻，形成柱體的第一柱體層；在所述第一柱體層上形成第二層間隔分開、平行、基本上同平面的導(dǎo)體，所述第二導(dǎo)體層的導(dǎo)體在第二方向延伸，所述第二方向與所述第一方向不平行；其中所述第一柱體層的柱體垂直放置在所述第一導(dǎo)體層的導(dǎo)體和第二導(dǎo)體層的導(dǎo)體之間。
全文摘要
在此公開了一種極高密度現(xiàn)場(chǎng)可編程存儲(chǔ)器。在襯底上利用幾層(51a1，51a2，51b2)垂直地形成一個(gè)陣列，每個(gè)層(51a1)包括垂直構(gòu)成的存儲(chǔ)器單元。一個(gè)N層陣列中的單元可以利用N+1個(gè)掩膜步驟加接觸所需要的掩膜步驟形成。最大限度利用自對(duì)準(zhǔn)技術(shù)使光刻缺陷最小。在一個(gè)實(shí)施例中，外圍電路形成在硅襯底上并且在該襯底上構(gòu)成一個(gè)N層陣列。
文檔編號(hào)H01L27/10GK1691339SQ20051007606
公開日2005年11月2日 申請(qǐng)日期1999年4月29日 優(yōu)先權(quán)日1998年11月16日
發(fā)明者M·G·約翰遜, T·H·李, V·蘇布拉馬尼安, P·M·法姆瓦德, J·M·克萊維斯 申請(qǐng)人:矩陣半導(dǎo)體公司