專利名稱：積層電容器的制作方法
技術領域：
本發(fā)明涉及積層電容器，具體地說，涉及一種能夠容易得到所需等效串聯(lián)電阻值的積層電容器。
背景技術：
近年來，數(shù)字電子設備中裝設的中央處理單元(CPU)已轉向低壓高負載電流發(fā)展。于是，在對CPU供電的電源中，難于把電源脈動保持在為快速改變加給CPU的負載電流所能允許的范圍內。
圖1表示普通CPU203所用電源電路200。該電源電路200包括被稱作去耦電容器的積層陶瓷電容器201，它與電源202相連。所述積層電容器201提供等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)。從電源202流向CPU203的負載電流I瞬變期間，電流從積層電容器201加給CPU203，以調節(jié)電源202中的電源脈動。
此外，隨著當今CPU的工作頻率不斷提高，就增大了對于較大負載電流和快速瞬時響應的需求。積層電容器201的ESR和ESL對電源202中的電壓脈動有較大的影響。本領域公知的是，通過減小ESL同時增大ESR，可以減小ESR和ESL對電源202中電壓脈動的影響。已經提出多種類型的能夠減小ESL同時增大ESR的積層電容器。
譬如，日本未審專利申請公開No.2002-164256提出一種積層電容器。這種積層電容器具有介電元件，該元件具有多層疊置的片狀介電層、安置在相鄰介電層之間的夾層電極，以及多個與每一個夾層電極相連的外電極。每個夾層電極都被構造成一個內電極和一個引出電極的形式。每個內電極實質被制成具有一對平行部分的相同連續(xù)形狀，所述一對平行部分彼此平行地延伸著。各內電極的第一和第二端的位置對于沿各介電層疊置方向的各電極是不同的。另外，多個引出電極從每個內電極的第一端延伸到外電極，并與各外電極相連。
然而，在各種普通的積層電容器不斷被減小ESL并增大ESR的同時，它們難于將所述ESR設定成與規(guī)定的ESL相適應的值。如果對于規(guī)定的ESL值而言ESR值太小，可能會發(fā)生阻尼振蕩；如果太大，則使充電/放電電流受到抑制。

發(fā)明內容
鑒于上述問題，本發(fā)明的目的在于提供一種積層電容器，它能夠控制ESR值，能夠容易地對規(guī)定的ESL值設定最佳ESR值，還能進一步抑制電源中的電壓脈動。
為實現(xiàn)本發(fā)明的這一目的以及其它目的，提供一種積層電容器，包括介電元件、多個內電極、多個引出電極和多個外電極。所述介電元件具有多層被疊置的片狀介電層，并具有外表面。每個內電極被設置在相鄰介電層之間并在所述介電元件內。每個內電極成具有第一端和第二端的細長形狀，并且從第一端到第二端的長度為L，與長度L方向正交的寬度為W。每個引出電極設置在每個內電極的第一端上，把內電極引向介電元件的外表面。每個外電極經每個引出電極與每個內電極相連。長度L是內電極沿著寬度W的中央的長度，并將各內電極的長度L和寬度W設定成滿足8≤L/W≤33。


閱讀以下結合附圖對優(yōu)選實施例的描述，將使本發(fā)明的上述以及其它目的、特點和優(yōu)點變得愈為清晰，其中圖1是采用普通積層陶瓷電容器時CPU的電源電路的等效電路圖；圖2是本發(fā)明第一實施例積層電容器的透視圖；圖3是第一實施例積層電容器的分解透視圖；圖4是采用第一實施例積層電容器時電源電路的電路圖；圖5是圖4電源電路的等效電路圖；圖6是表示在規(guī)定范圍內響應(長度L/寬度W)比值變化的ESR變化曲線；
圖7是本發(fā)明第二實施例積層電容器的透視圖；圖8是第二實施例積層電容器的分解透視圖。
具體實施例方式
以下將參照圖2-5描述本發(fā)明第一實施例的積層電容器。如圖2和3所示，積層電容器1包括由多層被疊置的片狀介電層2A-2I形成的介電元件2、設置在相鄰介電層2A-2I之間的第一至第八電極10-17，以及八個外電極20-27，它們分別與第一至第八電極10-17相連。
通過沿疊置方向燒結作為陶瓷坯片的介電層2A-2I制成介電層2。將第一至第八電極10-17設置在每個介電層2B-2I上，但不在介電層2A上。由基本金屬(base metal)比如鎳或鎳合金、銅或銅合金，或者具有以這些金屬之一為主要組分的金屬合金制成第一至第八電極10-17。給第一至第八電極10-17分別設置內電極10A-17A以及引出電極10B-17B。
使每個內電極10A-17A形成為分別具有一對平行部分10A1-17A1的連續(xù)形狀，它們彼此平行地延伸。每個內電極10A-17A的形狀實質為相同的。另外，各內電極10A-17A一端(第一端)的位置互不相同，并且各內電極10A-17A另一端(第二端)的位置也互不相同。將每個內電極10A-17A制成從第一端到第二端部具有實質為均一的寬度W1，并且長度L的路徑沿著寬度W1的中央從第一端到第二端(圖3中的虛線所示)。圖3中只對內電極10A示出寬度W1。長度L和寬度W1的尺寸滿足表示式8≤L/W1≤33，并且寬度W1大于或等于100μm。
每個引出電極10B-13B分別從內電極10A-13A的一端伸出，并從沿介電層2B-2E的疊置方向不互相重疊的位置延伸到外電極20-23。每個引出電極14B-17B也分別從內電極14A-17A的一端伸出，并從沿介電層2F-2I的疊置方向不互相重疊的位置延伸到在外電極20-23相對側的外電極24-27。如圖3所示，引出電極10B-17B的寬度W2滿足表示式W1≥W2。圖3中只示出引出電極10B的寬度W2。
外電極20-23形成于介電元件2的三個外表面上，并分別連接到引出電極10B-13B，但彼此分開。其余外電極24-27在與外電極20-23相對的位置處也形成于介電元件2的三個外表面上，并分別與引出電極14B-17B相連，但彼此分開。通過將外電極20、22、24和26與電源31相連以及將外電極21、23、25和27接地，把具有如此結構的積層電容器1結合到電源電路30中，比如圖4所示的電路，從而使內電極10A-17A構成電容器。電源31給CPU32提供負載電流I。
圖5表示電源電路30的等效電路。如圖5所示，積層電容器1本身包括等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)。電源31給CPU32提供負載電流I。但在負載電流I瞬變期間，積層電容器1給CPU32提供電流，從而抑制電源31的電壓變化。與此同時，內電極10A-17A中的電流沿著圖3中各箭號所示的方向流動。
接下去將說明把長度L和寬度W1構造成滿足表示式8≤L/W1≤33的理由。如圖6所示，研究具有8個內電極之積層電容器1的ESR變化的結果表明，當比值L/W1在規(guī)定的范圍內變化時，ESR的變化幾乎與比值L/W1的變化成正比。當比值L/W1小于8時，ESR變得小于200mΩ。如果ESR小于200mΩ，在電源電路30中到電源31去的負載電流開始突然地脈動，引起阻尼振蕩，并使它不能對電源31提供穩(wěn)定的供電。因此，須將L/W1設定為8或更大。
另一方面，如果L/W1超過33，則ESR變得大于800mΩ。當ESR大于800mΩ時，電壓的響應變得不良，電壓不會瞬間升高到快速改變對CPU32的負載電流，使得不能對電源31提供穩(wěn)定的供電。另外，如果L/W1大于33，則內電極10A-17A會非常的細而長，制作積層電容器1的過程中在介電層2B-2I上印制內電極10A-17A時，會招致?lián)p壞和斷線。因此，須將L/W1設定為33或更小。
如上所述，提供把長度L和寬度W1設定得滿足表示式8≤L/W1≤33，可使ESR保持在適宜的范圍內。此外，由于按照這種構成ESR幾乎與L/W1的成正比(參見圖6)，所以能夠容易得到規(guī)定的ESR值。再有，每個內電極10A-17A的形狀實質為相同的，同時，各內電極10A-17A中的電流沿所述疊置方向彼此相鄰地按相反方向流動。于是，流過相鄰內電極的電流所產生的磁通量有效地互相削弱，使得能夠減小積層電容器1中的ESL。
此外，由于在使用期間各內電極10A-17A中的電流沿圖3中各箭號所示的方向流動，所以，電流在每對平行部分10A1-17A1內沿相反的方向流動。于是，由這些平行部分中的電流所產生的磁通量有效地互相削弱，使得能夠更多地減小積層電容器1中的ESL。按照這種方式，本實施例既能減小積層電容器1中的ESL，同時也易于設定最佳的ESR，從而能更為有效地抑制電源31中的電壓脈動。
各內電極10A-17A具有連續(xù)的形狀(折返回環(huán)形狀)，形成一對平行部分10A1-17A1，使得能夠減少積層電容器1的長度。另外，由于將各內電極10A-17A的寬度W1設定得大于100μm，于是，在制作積層電容器1的過程中就可以把各內電極10A-17A印制在介電層2B-2I上，而不會使印制精度下降，也不會發(fā)生內電極10A-17A的斷線。通過把引出電極10B-17B的寬度W2構造成比內電極10A-17A的寬度W1窄，就可以在相鄰的內電極10A-17A之間保持足夠的間隔，從而防止在裝配積層電容器1時發(fā)生焊接橋。
接下去將參照圖7和8描述本發(fā)明第二實施例的積層電容器。
如圖7和8所示，積層電容器101包括由多層被疊置的片狀介電層102A-102E形成的介電元件102、設置在相鄰介電層102A-102E之間的第一至第四電極110-113，以及四個外電極120-123，它們分別與第一至第四電極110-113相連。介電層102A-102E與第一實施例的介電層2A，2B，2E，2F和2I對應，第一至第四電極110-113與第一實施例的第一、第四、第五和第八電極10，13，14和17對應。另外，外電極120-123與第一實施例的外電極20，23，24和27對應。
以與第一實施例介電元件2同樣的方法制作介電元件102。另外，第一至第四電極110-113分別包括實質為矩形形狀的內電極110A-113A，以及引出電極110B-113B。每個內電極110A-113A被做成從縱向的一端到另一端實質為均一寬度W1，并在寬度的中央從一端到另一端的路徑長度為L(圖8中的虛線所示)。圖8中只對內電極110A示出寬度W1和長度L。把長度為L和寬度W1設定得滿足8≤L/W1≤33，并且W1≥100μm。圖8中還示出引出電極110B-113B的寬度為W2，滿足表示式W1≥W2。圖8中只對引出電極110B示出寬度W2。
通過將外電極120和122連接到電源31并使外電極121和123接地，以便構成具有內電極110A-113A的電容器，第二實施例的積層電容器101被用于圖4所示第一實施例中的相同電源電路。正如第一實施例的積層電容器1那樣，積層電容器101也提供ESR和ESL(參見圖5)。在從電源31提供給CPU32負載電流I瞬間變化以便調節(jié)電源31中的電壓變化期間，積層電容器101對CPU32提供電流。與此同時，電流按圖8中各箭號所示的方向流過內電極110A-113A。
通過有如上述第一實施例的積層電容器1那樣，把積層電容器101的長度L和寬度W1構造成滿足表示式8≤L/W1≤33，積層電容器1能夠把ESR保持在適宜的范圍內。另外，由于有如圖6所示那樣，ESR幾乎與L/W1的成正比，所以能夠容易得到規(guī)定的ESR值。每個內電極110A-113A的形狀實質都相同，以致電流在相鄰內電極110A-113A中沿相反的方向流動，從而減小了積層電容器101中的ESL。按照這種方式，第二實施例不僅能夠減小積層電容器101的ESL，而且還能容易地設定適宜的ESR，以進一步調節(jié)電源31中的電壓。
由于將內電極110A-113A寬度W1設定得大于100μm，在制作積層電容器101的過程中把內電極110A-113A印制在介電層102B和102E上時，這種設計不會造成印制精度下降，也不會引起內電極110A-113A斷線。此外，通過把引出電極110B-113B的寬度W2設定成比內電極110A-113A的寬度W1窄，就可以在相鄰的內電極110A-113A之間保持足夠的間隔，從而防止在裝配積層電容器101時發(fā)生焊接橋。
雖然已參照其特定實施例詳細描述了本發(fā)明，但對于那些熟悉本領域的人應能理解，可以作出多種改型和變換，而不脫離本發(fā)明的精髓；其范圍由所附各權利要求限定。例如，可在第一實施例的積層電容器1中與介電層2H相對的介電層2I一側上，提供與介電層2B-2I類似的附加介電部件，并在所增加的介電部件中使外電極20-27延伸到與介電層2I相應的層。
權利要求
1.一種積層電容器，它包括介電元件，具有多層被疊置的片狀介電層，并具有外表面；多個內電極，每個內電極被設置在相鄰介電層之間并在所述介電元件內，每個內電極成具有第一端和第二端的細長形狀，并且從第一端到第二端的長度為L，與長度L方向正交的寬度為W；多個引出電極，每個引出電極設置在每個內電極的第一端上，把內電極引向介電元件的外表面；以及多個外電極，每個外電極經每個引出電極與每個內電極相連；其中，所述長度L是內電極沿著寬度W中央的長度，并將各內電極的長度L和寬度W設定成滿足8≤L/W≤33。
2.如權利要求1所述的積層電容器，其中，每個內電極至少具有一組彼此平行延伸的平行部分。
3.如權利要求1所述的積層電容器，其中，與引出電極延伸方向正交的各引出電極寬度比各內電極的寬度W窄。
4.如權利要求1所述的積層電容器，其中，各內電極的寬度W大于或等于100μm。
5.如權利要求1所述的積層電容器，其中，互相鄰近疊置的各內電極的形狀實質相同，但極性相反。
全文摘要
積層電容器具有多個內電極，每個內電極具有相同的連續(xù)形狀并有一對彼此平行延伸的平行部分。使每個內電極的第一和第二端沿多個介電層疊置的方向被形成在與其它內電極不同的位置處。每個內電極的寬度W1從第一端到第二端實質為均一的，通過所述寬度的中央從第一端到第二端的路徑長度為L，使長度L和寬度W1滿足表示式8≤L/W1≤33。采用這種結構，可使積層電容器的等效串聯(lián)電阻(ESR)保持在適宜的范圍內，同時使得能夠得到所需的ESR值。
文檔編號H01G4/012GK1705047SQ20051007292
公開日2005年12月7日 申請日期2005年5月20日 優(yōu)先權日2004年5月31日
發(fā)明者富樫正明 申請人:Tdk股份有限公司