專利名稱：用于在cmos集成電路中提供可調(diào)節(jié)漏電流的方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到微電子器件，更確切地說是涉及到控制互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路中的漏電流。
背景技術(shù)：
當(dāng)柵的性能就其控制電荷載流子在器件的源和漏之間的溝道中流動的能力而言下降時(shí)，就在晶體管中出現(xiàn)漏電流。于是，即使當(dāng)晶體管被關(guān)斷時(shí)，電荷載流子也繼續(xù)流過溝道。實(shí)際上，待機(jī)晶體管消耗的大部分功率是這一漏電流引起的。
漏電流控制領(lǐng)域內(nèi)的現(xiàn)有技術(shù)方法已經(jīng)提議采用偏置到附屬各個(gè)芯片閾值電壓(Vt)的有源N阱和P阱，以便固定泄漏分布，從而改善受到總功率限制的成品率。但隨著按比例縮小，阱偏置變得效果越來越小，因而已經(jīng)提出了其它的一些方法，包括采用雙柵CMOS，此雙柵CMOS具有第二柵作為調(diào)節(jié)Vt的裝置。不幸的是，由于一個(gè)柵降低了的驅(qū)動以及降低了的亞閾值關(guān)斷性能要求比實(shí)際雙柵情況更高的Vt，故雙柵場效應(yīng)晶體管(FET)在分裂柵模式中的使用顯著地降低了其性能。
FinFET器件借助于組合幾個(gè)柵而不是一個(gè)柵來協(xié)助控制電荷載流子在器件中的流動，已經(jīng)被用來降低晶體管的漏電流。而且，解決此問題的一種方案是采用一種雙柵結(jié)構(gòu)，此雙柵結(jié)構(gòu)在溝道的一側(cè)上具有n型柵并在另一側(cè)上具有p型柵，其目的是恰當(dāng)?shù)剡_(dá)到是為開通晶體管所要求的必須柵電壓的正確閾值電壓電平。
不幸的是，在高性能集成電路中，主要由亞閾值溝道電流造成的泄漏功率已經(jīng)變成幾乎等于開關(guān)功率。實(shí)際上，泄漏功率隨閾值電壓Vt而變化，典型變化10倍以上，此變化使亞閾值電流變化。因此，仍然需要一種新穎的方法和結(jié)構(gòu)來提供諸如CMOS器件之類的晶體管器件中的優(yōu)異的可調(diào)節(jié)漏電流控制。

發(fā)明內(nèi)容
考慮到上述情況，本發(fā)明的一個(gè)實(shí)施方案提供了一種場效應(yīng)晶體管，它包含隔離層、位于隔離層上的源區(qū)、位于隔離層上的漏區(qū)、位于溝道區(qū)上的分叉的硅化物柵區(qū)、以及鄰接?xùn)艆^(qū)的柵氧化物層，其中，柵氧化物層包含堿金屬離子，其中的堿金屬離子包含銫和銣中的任何一個(gè)。根據(jù)本發(fā)明的一種情況，晶體管包含CMOS器件，此CMOS器件包含任何nFET結(jié)構(gòu)和pFET結(jié)構(gòu)，其中采用了約為每立方厘米3×1018的注入水平，其中，堿金屬離子對nFET和pFET結(jié)構(gòu)的nFET和pFET閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是為了與nFET和pFET結(jié)構(gòu)所希望的截止電流匹配而要求的量。根據(jù)另一實(shí)施方案，本發(fā)明提供了一種CMOS器件，它包含襯底上的隔離層、位于隔離層上的抬高的源/漏區(qū)、排列在源區(qū)與漏區(qū)之間的至少一個(gè)鰭形結(jié)構(gòu)、位于溝道區(qū)上的柵區(qū)、將柵區(qū)分割的硅層、以及鄰接?xùn)艆^(qū)的柵氧化物層，其中，柵氧化物層包含堿金屬離子，其中的堿金屬離子包含銫和銣中的任何一個(gè)。根據(jù)本發(fā)明的一種情況，此器件還包含將柵區(qū)分隔于源/漏區(qū)的隔墊。
本發(fā)明的另一實(shí)施方案提供了一種在雙柵CMOS集成電路結(jié)構(gòu)中調(diào)節(jié)nFET和pFET器件的閾值電壓的方法，其中，此方法包含在雙柵CMOS集成電路結(jié)構(gòu)上執(zhí)行PSP(后硅化物探測)電學(xué)測試、在PSP電學(xué)測試過程中確定nFET和pFET的閾值電壓、以及用堿金屬離子對雙柵CMOS集成電路結(jié)構(gòu)進(jìn)行注入，其中，注入步驟對nFET和pFET的閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是為了與nFET和pFET器件所希望的截止電流匹配而要求的量。根據(jù)此方法，在執(zhí)行步驟之前，此方法包含在隔離層上形成鰭形結(jié)構(gòu)、在鰭形結(jié)構(gòu)上形成源/漏區(qū)、將柵氧化物層淀積到源/漏區(qū)附近、以及在柵氧化物層和鰭形結(jié)構(gòu)上形成柵區(qū)。此外，堿金屬離子包含銫和銣中的任何一個(gè)。而且，在PSP測試過程中確定離子注入水平，其中的注入水平約為每立方厘米3×1018。
利用本發(fā)明提供的原理，可以以高于先前可獲得的閾值電壓精度來制造集成電路管芯。本發(fā)明提供的其它優(yōu)點(diǎn)包括改進(jìn)了的電路性能、降低了的泄漏功率、以及在降低了的電源電壓下的工作。而且，由于對閾值電壓的改進(jìn)了的控制，故能夠改善制造成品率，并能夠制造要求閾值電壓精確差別的電路。
當(dāng)結(jié)合下列描述和附圖來進(jìn)行考慮時(shí)，將更好地理解本發(fā)明的這些和其它的情況。但應(yīng)該理解的是，雖然下列描述指出了本發(fā)明的各個(gè)優(yōu)選實(shí)施方案及其大量具體細(xì)節(jié)，但這是示例性的而非限制性的。在本發(fā)明的范圍內(nèi)可以作出許多改變和修正而不偏離本發(fā)明的構(gòu)思，本發(fā)明包括所有這些修正。


參照附圖，從下列詳細(xì)描述中，可以更好地理解本發(fā)明，其中圖1是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第一中間加工步驟中的示意圖；圖2是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第二中間加工步驟中的示意圖；圖3是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第三中間加工步驟中的示意圖；圖4是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第四中間加工步驟中的示意圖；圖5是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第五中間加工步驟中的示意圖；圖6是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第六中間加工步驟中的示意圖；圖7是根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件在第七中間加工步驟中的示意圖；
圖8是根據(jù)本發(fā)明一個(gè)實(shí)施方案的完成了的CMOS器件的示意圖；圖9是根據(jù)本發(fā)明一個(gè)實(shí)施方案的圖1-8的CMOS器件的俯視圖；圖10是根據(jù)本發(fā)明一個(gè)實(shí)施方案的圖9的CMOS器件的側(cè)視圖；圖11曲線示出了根據(jù)本發(fā)明一個(gè)實(shí)施方案的CMOS器件的電壓結(jié)果；圖12(a)流程圖示出了本發(fā)明的第一優(yōu)選方法；而圖12(b)流程圖示出了本發(fā)明的第二優(yōu)選方法。
具體實(shí)施例方式
參照附圖所示和下列描述詳細(xì)所述的各個(gè)非限制性實(shí)施方案，來更充分地解釋本發(fā)明及其各個(gè)零件和有利的細(xì)節(jié)。應(yīng)該指出的是，附圖所示的各個(gè)零件無須按比例繪制。為了不至于使本發(fā)明難以理解而省略了對眾所周知的組成部分和加工技術(shù)的描述。此處所用的例子僅僅是為了便于理解本發(fā)明的實(shí)施方法以及使本技術(shù)領(lǐng)域熟練人員能夠?qū)嵤┍景l(fā)明。因此，這些例子不是用來限制本發(fā)明的范圍。
如上所述，對于在諸如CMOS器件之類的晶體管器件中提供優(yōu)異的可調(diào)節(jié)的漏電流控制的新穎方法和結(jié)構(gòu)仍然存在著需求。為了說明這種需求，本發(fā)明的一個(gè)實(shí)施方案提供了一種以雙柵模式(例如二個(gè)柵電極被彼此連接用作一個(gè)單個(gè)柵)在雙柵FinFET器件(或其它雙柵器件)中的銫注入，同時(shí)仍然實(shí)現(xiàn)了嚴(yán)格控制芯片泄漏變化的好處。下面參照附圖，更確切地說是參照示出了本發(fā)明的優(yōu)選實(shí)施方案的圖1-12(b)。
在圖1-8所示的各個(gè)一般相繼的制造步驟中，示出了根據(jù)本發(fā)明的一種CMOS器件。如圖1所示，SiO2/Si3N4硬掩模層40被相繼淀積在絕緣體上硅(SOI)晶片22上。SOI晶片22包含襯底10和在優(yōu)選實(shí)施方案中包含隔離層20的埋置的氧化物(BOX)層25以及硅層30，并用本技術(shù)領(lǐng)域熟練人員眾所周知的典型方法(例如鍵合和回腐蝕SOI或用氧注入分離)制造。接著，如圖2所示，用眾所周知的腐蝕技術(shù)腐蝕部分硅層30和硬掩模層40，以便將硅層30和硬掩模層40構(gòu)造成優(yōu)選的鰭形結(jié)構(gòu)，從而暴露部分下方隔離層20。
硅層30優(yōu)選被構(gòu)造成寬度約為10nm，厚度約為50nm，其中的厚度將最終決定晶體管的本體高度以及器件中的鰭高度?？梢杂萌魏我环N眾所周知的淀積技術(shù)，優(yōu)選用化學(xué)氣相淀積(CVD)，將氧化物/氮化物硬掩模層40淀積在硅層30上。
接著，如圖3所示，摻磷的多晶硅/鍺層50被淀積在器件上，具體地說是被淀積在硬掩模層40和暴露的隔離層20上。而且，多晶硅/鍺層50與硅層30和硬掩模層40的側(cè)面接觸。然后，優(yōu)選包含SiO2的氧化物層60被CVD淀積在多晶硅層50上，如圖4所示。
在這些步驟之后，與器件的最終柵區(qū)一起構(gòu)成源區(qū)和漏區(qū)。雖然在各個(gè)圖中示出了抬高的源區(qū)和漏區(qū)，但本技術(shù)領(lǐng)域的熟練人員可以容易地理解的是，根據(jù)本發(fā)明也可以采用源區(qū)和漏區(qū)的其它構(gòu)造。圖形化的光刻掩模被淀積在氧化物層60上，并利用諸如電子束光刻之類的眾所周知的腐蝕技術(shù)來形成通過氧化物層60和多晶硅/鍺層50一直到氧化物/氮化物硬掩模層40的表面，并暴露氧化物/氮化物硬掩模層40的表面的窗口70。寬度約為100nm的這一窗口70，將源區(qū)與漏區(qū)72a、72b彼此分隔開。圖5示出了這一點(diǎn)，其中，氧化物/氮化物硬掩模層40保護(hù)下方硅層30免受腐蝕工藝的影響。
接著，如圖6所示，用CVD淀積方法，在窗口70內(nèi)和沿氧化物層60和多晶硅層50的側(cè)壁，形成優(yōu)選包含SiO2/Si3N4的一對側(cè)壁隔墊80。窗口70仍然將各個(gè)隔墊80彼此分隔開。而且，各個(gè)隔墊80被構(gòu)造成從氧化物層60的頂部延伸到氧化物/氮化物硬掩模層40的頂部。
在完成這一步驟時(shí)，優(yōu)選包含SiGe的柵區(qū)90被形成來填充窗口70并延伸在氧化物層60上，如圖7所示。然后，如圖8所示，在氧化物層60中開始離子注入。但此離子注入工藝被控制成將離子注入劑集中到下方各層中，例如柵氧化物層94(圖9和10所示)、硅層30、以及多晶硅/鍺層50中。用一種元素來進(jìn)行這一在氧化物層60中導(dǎo)致正電荷的離子注入，此元素具有約為0.8eV的低電負(fù)性；小于大約5eV的離化勢；以及小的氧化硅中的擴(kuò)散系數(shù)，即在用來完成晶片加工的溫度(大約500℃)下，擴(kuò)散系數(shù)小于大約10-20cm2/s，而在使用溫度(大約100℃)下，擴(kuò)散系數(shù)小于大約10-25cm2/s。
而且，柵區(qū)90一般被定位在溝道區(qū)95上(圖9和10示出了溝道區(qū)95)，但部分柵區(qū)90填充了各個(gè)隔墊80之間的間隙70。因此，銫離子被優(yōu)選用于這一離化工藝，因?yàn)樵诤蠖嗽诰€(BEPL)工藝溫度下，銫在二氧化硅中是不移動的。但也可以采用諸如銣之類的其它堿金屬。根據(jù)本發(fā)明的優(yōu)選實(shí)施方案，銫離子100以在整個(gè)柵氧化物層94(圖9和10所示)中具有最大濃度的方式被注入。實(shí)際上，此注入可以出現(xiàn)在圖8所示器件中的任何所希望的位置。但注入在柵氧化物層94中的銫離子提供了根據(jù)本發(fā)明的具有其優(yōu)選功能的器件。
圖9示出了FET的俯視圖，為了便于理解而未示出氧化物/氮化物硬掩模層40或氧化物層60。此外，圖9示出了優(yōu)選包含與溝道區(qū)95一起鄰接?xùn)艆^(qū)90的氧化物材料的柵介質(zhì)層94(以下稱為柵氧化物(或柵氧化物層)94)，它們構(gòu)成了將源區(qū)與漏區(qū)72a、72b彼此分隔開的各個(gè)隔墊80之間的FET器件上的區(qū)域。柵氧化物層94的形成優(yōu)選在形成柵區(qū)90之前進(jìn)行。如所示，銫離子100被示為注入在硅層30和多晶硅層50以及柵氧化物94中。
圖10示出了圖9的FET器件的側(cè)視圖。如所示，銫離子100被注入在FET器件的硅層30和多晶硅層50中以及柵氧化物94中。圖10還示出了柵氧化物層94之間的溝道區(qū)95。
本發(fā)明的一種新穎情況是使用銫離子注入劑100的后硅化物電學(xué)測試，以便調(diào)節(jié)閾值電壓Vt。因此，本發(fā)明將(對于所希望的應(yīng)用)還稍許偏正的nFET和pFET閾值電壓集中在PSP電學(xué)測試。確切地說，負(fù)責(zé)確定nFET和pFET的Vt(在完成硅化工藝時(shí))的那些工藝被用來導(dǎo)致nFET和pFET結(jié)構(gòu)的標(biāo)稱Vt，此標(biāo)稱Vt比完成BEOL工藝時(shí)的最終所希望的Vts(Vef)更為正。例如，若Vt的公差由dVt給定，則工藝被設(shè)計(jì)(例如借助于選擇暈圈離子注入劑量和能量)來產(chǎn)生閾值電壓Vtf+dVt。當(dāng)給定的晶片被制造并在PSP中被測試時(shí)，特定的Vt數(shù)值被測量，并將在最終目標(biāo)Vtf上具有某種特定的偏離Vtoff。然后，利用NCs＝2Cox×Vtoff/Qe對各種FET計(jì)算垂直于溝道表面的銫離子劑量，其中，Cox是柵電極到溝道單位面積的電容，Qe是單位電荷(約為1.6×10-19C)。實(shí)際被離子注入的離子劑量必須根據(jù)結(jié)構(gòu)的幾何形狀進(jìn)行調(diào)整。例如，當(dāng)離子注入垂直于晶片表面且FinFET存在垂直于晶片的溝道時(shí)，則注入劑的劑量必須是鰭高度除以柵氧化物厚度的這一系數(shù)乘以計(jì)算得到的垂直劑量。
而且，分別用銫對n和p區(qū)進(jìn)行的離子注入，被用來沿負(fù)的方向偏離閾值電壓Vt，偏離的量是為了使nFET和pFET所希望的截止電流匹配所要求的量。根據(jù)PSP測試數(shù)據(jù)，對各個(gè)晶片計(jì)算此劑量。低溫退火(300℃)將激活氧化物層60中的銫離子，而不會干擾CMOS工藝。依賴于所需調(diào)節(jié)的Vt量以及柵氧化物94的厚度，銫離子的注入濃度約為每立方厘米3×1018，優(yōu)選為每立方厘米0-4×1018。這就一般完成了根據(jù)本發(fā)明實(shí)施方案的CMOS器件的前端工藝。隨后的BEOL工藝涉及到在CMOS器件中形成金屬接觸(未示出)。典型的與熱工藝有關(guān)的Vt公差可以是±50mV，對于厚度為1-3nm的柵氧化物厚度，依賴于待要補(bǔ)償?shù)腣toff的準(zhǔn)確數(shù)值，這能夠要求約為每立方厘米3×1018的離子劑量，優(yōu)選為每立方厘米0-4×1018的離子劑量。
圖11分別示出了nFET和pFET的正和負(fù)閾值電壓數(shù)值。作為一個(gè)例子，用菱形和三角形符號分別表示在PSP測試中對nFET和pFET側(cè)得的數(shù)值280mV和-100mV。220mV和-190mV處的直線分別表示nFET和pFET的目標(biāo)Vts。因此，為了將nFET和pFET的目標(biāo)Vts分別調(diào)節(jié)-60mV和-90mV，就要求垂直于溝道表面的銫離子注入劑的劑量為每平方厘米2.5×1012和每平方厘米3.75×1012。由于如圖10所示，離子注入典型地垂直于晶片表面而不垂直于溝道表面，故實(shí)際所用的劑量將增大一個(gè)倍數(shù)，此倍數(shù)由鰭的高度除以柵氧化物厚度給定。于是對于高度為50nm和Tox為2nm的鰭，為了調(diào)節(jié)nFET和pFET的Vts所要求的劑量將分別相當(dāng)于大約每平方厘米6.25×1013和每平方厘米9.38×1013。此外，在本技術(shù)中也可以使用同平面FET，包括單柵和雙柵結(jié)構(gòu)。在同平面情況下，銫劑量可以被給定為純(垂直于溝道表面)離子注入劑劑量。
根據(jù)本發(fā)明，PSP測試包含在源和漏之一形成之后或在源72a和漏72b上形成硅化物之后，使源72a、漏72b、柵90、以及本體(若不是SOI器件)(未示出)與電探針接觸。在大約400℃下于氫氣中典型地執(zhí)行20分鐘退火工藝，以便盡可能減少溝道區(qū)95中的表面態(tài)，是有利的。用諸如尋找獲得特定的源電流時(shí)的柵偏壓之類的任何標(biāo)準(zhǔn)技術(shù)來測量閾值電壓。對于nFET，施加典型為50mV的漏-源電壓(Vds)，柵電壓被提高到源中電流約為300nA×W/L的水平(其中，W和L是被測試的FET的寬度和長度)，其中，柵電壓的這一數(shù)值被定義為閾值電壓。對于pFET，除了-50mV的Vds被典型地采用以及約為70nA×W/L的電流被用來定義Vt之外，其它的手續(xù)是相同的。
本發(fā)明還提供了采用上述技術(shù)來細(xì)調(diào)各種類型FET的Vt差別。例如，當(dāng)特定高Vt的FET具有閾值電壓例如70mV且高于標(biāo)準(zhǔn)Vt的FET的閾值電壓時(shí)，特定的電路可以最好地執(zhí)行其功能。為了確保獲得此Vt偏離，這二種FET的PSP測試能夠被用來確定FET類型的Vts差別以及為二種FET之一選擇的銫離子劑量，以便大幅度裁剪Vt差別，即準(zhǔn)確地裁減到本例子所要求的70mV。同樣，利用相似的方法能夠更準(zhǔn)確地匹配pFET和nFET的泄漏，以盡可能減小給定電路速度下的管芯總泄漏。
圖12(a)示出了在雙柵CMOS集成電路結(jié)構(gòu)中調(diào)節(jié)nFET和pFET的閾值電壓的方法，其中，此方法包含200，即在雙柵CMOS集成電路結(jié)構(gòu)上執(zhí)行PSP電學(xué)測試；202，即在PSP電學(xué)測試過程中確定nFET和pFET的閾值電壓；以及204，即用堿金屬離子100對雙柵CMOS集成電路結(jié)構(gòu)進(jìn)行注入，其中的注入步驟對nFET和pFET的閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是使nFET和pFET器件所希望的截止電流匹配所要求的量。
如圖12(b)所示，根據(jù)此方法，在執(zhí)行200步驟之前，此方法包含210，即在隔離層20上形成鰭形結(jié)構(gòu)30；212，即在鰭形結(jié)構(gòu)30上形成源區(qū)72a和漏區(qū)72b；214，即在源區(qū)72a與漏區(qū)72b之間形成溝道區(qū)95；216，即淀積鄰接源區(qū)72a和漏區(qū)72b的柵氧化物層94；以及218，即在柵氧化物層94和鰭形結(jié)構(gòu)30上形成柵區(qū)90。此外，堿金屬離子100包含銫和銣中的任何一個(gè)。而且，在PSP測試過程中確定離子注入水平，其中，采用了約為每立方厘米2×1018的離子注入濃度。
通常，本發(fā)明以雙柵模式(例如二個(gè)柵電極被彼此連接并用作一個(gè)單個(gè)的柵)在雙柵器件(或其它雙柵器件)中提供了銫注入，同時(shí)仍然實(shí)現(xiàn)了嚴(yán)格控制芯片泄漏變化的好處。而且，雖然已經(jīng)就雙柵器件而言描述了本發(fā)明，但同樣能夠被應(yīng)用于諸如三柵FET之類的多柵FET或諸如全耗盡SOI或其它同平面晶體管之類的單柵FET。利用本發(fā)明提供的原理，可以以比先前能夠得到的更高的閾值電壓精度來制造集成電路管芯。本發(fā)明提供的其它優(yōu)點(diǎn)包括改進(jìn)了的電路性能、降低了的泄漏功率、以及在降低了的電源電壓下的工作。而且，由于對閾值電壓的改進(jìn)了的控制，故能夠改善制造成品率，并能夠制造要求閾值電壓精確差別的電路。
具體實(shí)施方案的上述描述充分地顯示了本發(fā)明的一般性質(zhì)，致使其他人員能夠利用目前的知識容易地對這些實(shí)施方案進(jìn)行修正和/或?qū)⑵溆糜诟鞣N應(yīng)用而不偏離一般原理，因此，這些應(yīng)用和修正應(yīng)該被認(rèn)為包括在所公開的各個(gè)實(shí)施方案的等效物的范圍內(nèi)。要理解的是，此處所用的術(shù)語是為了描述而不是為了限制。因此，雖然已經(jīng)就優(yōu)選實(shí)施方案而言描述了本發(fā)明，但本技術(shù)領(lǐng)域的熟練人員可以理解的是，以所附權(quán)利要求的構(gòu)思與范圍內(nèi)的修正，能夠?qū)嵤┍景l(fā)明。
權(quán)利要求
1.一種場效應(yīng)晶體管，它包含源區(qū)；漏區(qū)；設(shè)置在源區(qū)與漏區(qū)之間的溝道區(qū)；位于所述溝道區(qū)上的分叉的柵區(qū)；以及鄰接所述柵區(qū)的柵氧化物層，所述柵氧化物層包含堿金屬離子。
2.權(quán)利要求1的晶體管，還包含襯底；位于所述襯底上的隔離層；以及設(shè)置在源區(qū)與漏區(qū)之間的至少一個(gè)鰭形結(jié)構(gòu)；其中，所述源區(qū)和漏區(qū)位于所述隔離層上。
3.權(quán)利要求1的晶體管，其中，所述堿金屬離子包含銫和銣中的任一個(gè)。
4.權(quán)利要求1的晶體管，其中，所述晶體管包含互補(bǔ)金屬氧化物半導(dǎo)體器件。
5.權(quán)利要求4的晶體管，其中，所述互補(bǔ)金屬氧化物半導(dǎo)體器件包含nFET結(jié)構(gòu)和pFET結(jié)構(gòu)中的任一個(gè)。
6.權(quán)利要求5的晶體管，還包含對各個(gè)所述nFET結(jié)構(gòu)和所述pFET結(jié)構(gòu)的約為每立方厘米3×1018的離子注入水平。
7.權(quán)利要求1的晶體管，其中，所述柵區(qū)包含硅化物。
8.權(quán)利要求5的晶體管，其中，所述堿金屬離子對nFET和pFET結(jié)構(gòu)的閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是匹配所述nFET和pFET結(jié)構(gòu)所希望的截止電流所要求的量。
9.一種(場效應(yīng)晶體管)互補(bǔ)金屬氧化物半導(dǎo)體器件，它包含抬高的源/漏區(qū)；設(shè)置在所述源/漏區(qū)之間的溝道區(qū)；位于所述溝道區(qū)上的柵區(qū)；分割所述柵區(qū)的硅層；以及鄰接所述柵區(qū)的柵氧化物層，所述柵氧化物層包含堿金屬離子。
10.權(quán)利要求9的器件，還包含襯底；位于所述襯底上的隔離層；以及設(shè)置在源區(qū)與漏區(qū)之間的至少一個(gè)鰭形結(jié)構(gòu)；其中，所述源區(qū)和漏區(qū)位于所述隔離層上。
11.權(quán)利要求9的器件，其中，所述堿金屬離子包含銫和銣中失行一個(gè)。
12.權(quán)利要求9的器件，還包含nFET區(qū)和pFET區(qū)中的任一個(gè)。
13.權(quán)利要求12的器件，它包含對各個(gè)所述nFET區(qū)和pFET區(qū)的約為每立方厘米3×1018的離子注入水平。
14.權(quán)利要求9的器件，還包含將所述柵區(qū)分隔于所述源/漏區(qū)的隔墊。
15.權(quán)利要求9的器件，其中，所述柵區(qū)包含硅化物。
16.權(quán)利要求12的器件，其中，所述堿金屬離子對nFET和pFET區(qū)的閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是匹配所述nFET和pFET區(qū)所希望的截止電流所要求的量。
17.一種調(diào)節(jié)雙柵互補(bǔ)金屬氧化物半導(dǎo)體集成電路結(jié)構(gòu)中的nFET和pFET的閾值電壓的方法，所述方法包含在所述雙柵互補(bǔ)金屬氧化物半導(dǎo)體集成電路結(jié)構(gòu)上執(zhí)行PSP即后硅化物探測電學(xué)測試；在所述PSP電學(xué)測試過程中確定nFET和pFET的閾值電壓；以及采用堿金屬離子對所述雙柵互補(bǔ)金屬氧化物半導(dǎo)體集成電路結(jié)構(gòu)進(jìn)行注入。
18.權(quán)利要求17的方法，其中，所述注入對所述nFET和pFET的閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是匹配所述nFET和pFET器件所希望的截止電流所要求的量。
19.權(quán)利要求17的方法，其中，在所述執(zhí)行PSP測試之前，所述方法包含在襯底上形成鰭形結(jié)構(gòu)；在所述鰭形結(jié)構(gòu)上形成源/漏區(qū)；在所述源/漏區(qū)之間形成溝道區(qū)；淀積鄰接所述源/漏區(qū)的柵氧化物層；以及在所述柵氧化物層和所述鰭形結(jié)構(gòu)上形成柵區(qū)。
20.權(quán)利要求19的方法，還包含在所述襯底上形成隔離層。
21.權(quán)利要求17的方法，其中，所述堿金屬離子包含銫和銣中的任一個(gè)。
22.權(quán)利要求17的方法，其中，在所述PSP測試過程中確定所述nFET和pFET器件的離子注入水平。
23.權(quán)利要求17的方法，其中，各個(gè)所述nFET和pFET器件的離子注入水平約為每立方厘米3×1018。
全文摘要
一種用來調(diào)節(jié)雙柵CMOS集成電路結(jié)構(gòu)中的nFET和pFET的閾值電壓的方法，其中，此方法包含在雙柵CMOS集成電路結(jié)構(gòu)上執(zhí)行PSP(后硅化物探測)電學(xué)測試；在PSP電學(xué)測試過程中確定nFET和pFET的閾值電壓；以及用堿金屬離子對雙柵CMOS集成電路結(jié)構(gòu)進(jìn)行注入，其中，注入步驟對nFET和pFET的閾值電壓進(jìn)行調(diào)節(jié)，調(diào)節(jié)的量是使nFET和pFET器件所希望的截止電流匹配所要求的量。根據(jù)此方法，在執(zhí)行步驟之前，此方法包含在隔離層上形成鰭形結(jié)構(gòu)；在鰭形結(jié)構(gòu)上形成源/漏區(qū)；淀積鄰接源/漏區(qū)的柵氧化物層；以及在柵氧化物層和鰭形結(jié)構(gòu)上形成柵區(qū)。金屬離子包含無論是銫和銣。
文檔編號H01L29/49GK1707808SQ20051006876
公開日2005年12月14日 申請日期2005年5月12日 優(yōu)先權(quán)日2004年6月11日
發(fā)明者布倫特·A.·安德森, 愛德華·J.·諾瓦克 申請人:國際商業(yè)機(jī)器公司