專利名稱：疊層型半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種諸如鐵電體存儲裝置的半導(dǎo)體存儲裝置，特別涉及以下技術(shù)，根據(jù)封裝技術(shù)，疊層多個半導(dǎo)體芯片層，進行三維安裝，使該面積的存儲容量成為疊層芯片數(shù)倍，可以任意選擇各個芯片層。
背景技術(shù)：
為了使半導(dǎo)體集成電路高密度化，通?？莎B層多個半導(dǎo)體芯片層。為了驅(qū)動被疊層的半導(dǎo)體芯片，需要具備用于選擇使第幾層激活的構(gòu)造。例如，特開平5-63138號公報公示的構(gòu)造如下，被疊層在載體基板上的半導(dǎo)體芯片分別連接導(dǎo)線的一端，這些導(dǎo)線的另一端連接于設(shè)在載體基板的導(dǎo)電管腳。
但是，在上述特開平5-63138公報中，必須從疊層的各個芯片分別連接各自的導(dǎo)線和導(dǎo)電管腳，配線數(shù)、部件數(shù)多而導(dǎo)致結(jié)構(gòu)復(fù)雜。
為避免此問題，通常認(rèn)為在各個芯片內(nèi)設(shè)置可以與其他芯片進行區(qū)別的結(jié)構(gòu)。但是，為了區(qū)別不同的芯片，需要制造各種芯片。此時，為了制造不同的芯片，不只需要不同的金屬掩膜，而且，還存在只有某個芯片成品率低、別的芯片過剩的經(jīng)濟性問題。
專利文獻1特開平5-63138公報

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能解決上述問題的疊層型的半導(dǎo)體存儲裝置，其不會使配線或部件復(fù)雜化，能提高芯片的成品率。
為解決上述問題，本發(fā)明提供一種半導(dǎo)體裝置，其由多個半導(dǎo)體芯片層層疊而成，各芯片層具有連接在芯片層之間的芯片選擇焊盤，從而將用于選擇各芯片層的芯片選擇信號共同輸入至各芯片層，各芯片層包括可以編程輸出信號的程序電路；以及芯片選擇判定電路，其根據(jù)所述芯片選擇信號和所述程序電路的輸出信號判定芯片選擇。由此，不必根據(jù)第幾層的芯片而制造不同的芯片，而通過制造芯片后在程序電路設(shè)置程序，設(shè)定各芯片的選擇用地址，因此，能提高芯片的成品率。
根據(jù)上述的半導(dǎo)體存儲裝置，所述程序電路優(yōu)選包括可以切斷的熔斷器以及邏輯電路，所述邏輯電路與所述熔斷器連接，根據(jù)所述熔斷器的切斷/未切斷狀態(tài)而輸出不同的信號。由此，可以用簡單的電路結(jié)構(gòu)實現(xiàn)程序電路。
根據(jù)上述的半導(dǎo)體存儲裝置，所述芯片選擇判定電路優(yōu)選包括“異”電路，其用于判定所述芯片選擇信號和所述程序電路的輸出信號的一致狀態(tài)。由此，可以只在硬件迅速進行芯片選擇的判定。
根據(jù)上述的半導(dǎo)體存儲裝置，各芯片層的所述芯片選擇焊盤優(yōu)選分別形成于各芯片層的同一位置。由此，為了在芯片間連接芯片選擇焊盤只需設(shè)置貫通芯片的電極，容易連接芯片之間。還有，因芯片的結(jié)構(gòu)相同，因此，可以提高芯片的成品率。
根據(jù)上述的半導(dǎo)體存儲裝置，所述各芯片層優(yōu)選具有相同的元件配置。由此，芯片同一，提高芯片的成品率。
根據(jù)上述的半導(dǎo)體存儲裝置，在所述多個芯片層中分別包括多個所述芯片選擇焊盤，所述芯片選擇焊盤與所述芯片選擇判定電路連接，所述多個芯片層中對應(yīng)的芯片選擇焊盤之間互相連接，所述芯片選擇判定電路包括數(shù)量與所述芯片選擇焊盤的數(shù)量相同的所述程序電路，所述芯片選擇判定電路分別判定輸入至各芯片選擇焊盤的芯片選擇信號和對應(yīng)的程序電路的輸出信號的一致狀態(tài)。由于具備多個芯片選擇焊盤，疊層芯片選擇焊盤數(shù)以上的芯片，也能識別各芯片。
根據(jù)上述的半導(dǎo)體存儲裝置，各芯片層還包括芯片啟動焊盤，所述芯片啟動焊盤被連接在芯片層之間，以使用于驅(qū)動各芯片層的芯片啟動信號共同輸入至各芯片層，輸入所述芯片選擇信號及所述芯片啟動信號時，在所述芯片選擇信號和所述程序電路的輸出信號相符的芯片層，使所述芯片啟動信號有效。通過施加芯片啟動信號，可以防止隨芯片選擇信號必然選擇某個芯片的情況。如果使用n個芯片選擇焊盤，n位的芯片選擇信號全部使用，即使疊層2n枚芯片，也可以識別各個芯片。
本發(fā)明的電子設(shè)備的特征在于具備上述半導(dǎo)體存儲裝置。所以，可以低價格提供具備低面積、大容量的存儲裝置的電子設(shè)備。


圖1是根據(jù)本發(fā)明的實施例的疊層型的半導(dǎo)體存儲裝置的立體示意圖。
圖2是設(shè)置在各芯片的芯片判定電路10的邏輯電路圖。
圖3是給出了用于圖2的芯片選擇判定電路的“異”電路MOS晶體管的構(gòu)成例的電路圖。
圖4是給出了圖2的芯片選擇判定電路具備的程序電路例的電路圖。
圖5是給出了熔斷器的切斷模式的圖。
圖6是給出了本發(fā)明實施例的電子設(shè)備的一例個人計算機構(gòu)成的示意圖。
具體實施例方式
以下，就本發(fā)明的實施方式參照附圖進行說明。
1.半導(dǎo)體存儲裝置的疊層圖1是本發(fā)明的實施例的疊層型的半導(dǎo)體存儲裝置的一例三維安裝的概況立體圖。此半導(dǎo)體存儲裝置疊層4枚相同的存儲單元陣列芯片C1～C4，得到平均面積4倍的存儲容量。這些芯片C1～C4相當(dāng)于本發(fā)明的芯片層。
在芯片C 1～C4中，分別形成多個芯片選擇焊盤CS1、CS2和一個芯片啟動焊盤CE。還有，為了簡化在圖1中沒有記載，但也形成存儲動作必需的其他焊盤、如地址或I/O、控制焊盤等?？梢愿鶕?jù)疊層的芯片數(shù)量任意采取芯片選擇焊盤的數(shù)量。在芯片C1～C4中，通過貫通焊盤的電極，全部焊盤在全部芯片中，對應(yīng)的焊盤之間被分別電連接，從而，被輸入相同的信號。即，在各芯片的芯片選擇焊盤CS1中分別被輸入芯片選擇信號的一部分，各芯片的芯片選擇焊盤CS2中分別被輸入芯片選擇信號的其他部分，各芯片的芯片啟動焊盤CE中分別被輸入芯片啟動信號。
在芯片C1～C4中，分別形成圖2所示的芯片選擇判定電路，在各芯片中，芯片選擇判定電路與焊盤CS1、CS2及CE連接。
以上闡述的芯片C1～C4為相同的芯片，但因設(shè)置了芯片選擇焊盤和芯片選擇判定電路，所以，不需要制造各個疊層使用要改變連接的芯片。用于選擇芯片的地址可以在制造一種芯片并檢查合格后編程，所以，不存在特定的芯片成品率不好或特定芯片不足的問題。
2.芯片選擇判定電路圖2是設(shè)置在各芯片的芯片選擇判定電路10的邏輯電路圖。此芯片選擇判定電路10基于輸入到芯片選擇焊盤CS1、CS2的芯片選擇信號判定該芯片是否被選擇。
芯片選擇判定電路10具備對輸出信號進行編程的程序電路PG1、PG2。程序電路的數(shù)量為與芯片選擇焊盤CS1、CS2對應(yīng)的數(shù)量。在圖4中詳細(xì)說明程序電路PG1、PG2。
芯片選擇判定電路10還具備“異”電路EX1、EX2。被輸入到芯片選擇焊盤CS1的芯片選擇信號的一部分和程序電路PG1的輸出被輸入至一個“異”電路EX1，同樣，被輸入到芯片選擇焊盤CS2的芯片選擇信號的其他部分和程序電路PG2的輸出被輸入至另一個“異”電路EX2。并且，“異”電路EX1、EX2的輸出被輸入至NOR柵極G1。并且，NOR柵極G1的輸出和被輸入到芯片啟動焊盤CE的芯片啟動信號被輸入至最終的NAND柵極G2。NAND柵極G2的輸出為芯片選擇判定電路10的最終輸出。
在來自芯片選擇焊盤CS1的信號與來自程序電路PG1的信號一致時、以及來自芯片選擇焊盤CS2的信號與來自程序電路PG2的信號一致時，“異”電路EX1、EX2分別輸出L邏輯，而在上述信號不一致時輸出H邏輯。并且，NOR柵極G1只在“異”電路EX1、EX2的輸出都為L邏輯時輸出H邏輯，如果“異”電路EX1、EX2的任一個輸出為H邏輯時，NOR柵極G1則輸出L邏輯。所以，只有在來自芯片選擇焊盤CS1、CS2及程序電路PG1、PG2的信號完全一致時，NOR柵極G1才輸出H邏輯。
最終的NAND柵極G2只在NOR柵極G1的輸出為H邏輯時才輸出根據(jù)芯片啟動信號的信號，而在NOR柵極G1的輸出為L邏輯時，不管芯片啟動信號為如何都只輸出H邏輯。所以，NOR柵極G1的輸出為H邏輯時，即，只在芯片選擇焊盤CS1、CS2接收的信號和來自程序電路PG1、PG2的信號完全一致時，芯片啟動信號在其芯片中激活。
在本實施例中，使用兩個芯片選擇焊盤CS1、CS2，可以指定2位的芯片選擇信號，所以，通過在各芯片中包括具有兩個程序電路PG1、PG2的芯片選擇判定電路10，就能識別四種芯片選擇信號。因此，可以疊層4枚芯片，并進行識別，驅(qū)動任意芯片。
如果使用n(n為自然數(shù))個芯片選擇焊盤CS1～CSn，指定n位的芯片選擇信號時，可以在芯片上形成具備n個程序電路PG1～PGn的芯片選擇判定電路。此時的芯片選擇判定電路將來自(1)芯片選擇焊盤CS1及程序電路PG1的信號、來自(2)芯片選擇焊盤CS2及程序電路PG2的信號、...、來自(n)芯片選擇焊盤CSn及程序電路PGn的信號分別輸入到“異”電路EX1、EX2、...EXn。并且，通過把這些輸出再輸入到一個NOR柵極G1，可以識別n位的芯片選擇信號。由此，即使疊層2n枚芯片也可以驅(qū)動任意芯片。
圖3給出了用于芯片選擇判定電路的“異”電路MOS晶體管的一個構(gòu)成例的電路圖。此“異”電路EXn只在輸入端子CSn及輸入端子PGnOUT的輸入一致的情況下，從輸出端子OUT輸出L邏輯。具體地，“異”電路EXn通過組合第一NOT電路11、傳輸柵極12和第二NOT電路13而成。
第一NOT電路11在串聯(lián)的pMOS晶體管及nMOS晶體管的柵極接收輸入信號CSn，從輸出端子S1輸出CSn的邏輯“非”。
傳輸柵極12在并聯(lián)的pMOS晶體管及nMOS晶體管的柵極分別接收輸入信號CSn及CSn的“非”(S1)，在源極或漏極接收輸入信號PGnOUT。由此，從輸出端子S2輸出CSn的“非”和PGnOUT的邏輯積。
第二NOT電路13在串聯(lián)的pMOS晶體管及nMOS晶體管的柵極接收輸入信號PGnOUT，在源極或漏極中的pMOS一側(cè)接收輸入信號CSn、nMOS一側(cè)接收CSn的“非”。由此，從輸出端子S3輸出PGnOUT的邏輯“非”和CSn的邏輯積。
輸出端子S2和輸出端子S3合并成為輸出OUT。由此，輸出OUT在輸入端子CSn及輸入端子PGnOUT的信號不一致時成為H邏輯，一致時成為L邏輯。由此，與圖2中的“異”電路EX1、EX2同樣，可以判定芯片選擇信號和程序電路輸出的一致狀態(tài)。
“異”電路的具體構(gòu)成不限于以上說明，可以采用其他各種電路構(gòu)成。
3.程序電路圖4(A)給出了圖2的芯片選擇判定電路具備的程序電路的一例電路圖，圖4(B)給出了程序電路的另外一例電路圖。圖4(A)的程序電路PG1具備連接在電源端子的熔斷器(熔絲)F1、一個端子連接在此熔斷器的nMOS晶體管T1、兩個變換器(NOT柵極)G3、G4。晶體管T1的另一個端子被接地。第一變換器G3的輸出與晶體管T1的柵極連接。
熔斷器F1處于導(dǎo)通狀態(tài)時，在第一變換器G3輸入H邏輯，輸出L邏輯。此L邏輯被輸入到nMOS晶體管T1的柵極，所以，第一變換器G3的輸入電位不會與接地電位導(dǎo)通，維持變換器G3的信號狀態(tài)，最終，從第二變換器G4輸出H邏輯。
相反，熔斷器F1處于非導(dǎo)通狀態(tài)時，在第一變換器G3輸入L邏輯，輸出H邏輯。此邏輯H被輸入到nMOS晶體管T1的柵極，所以，第一變換器G3的輸入電位跟接地電位成為導(dǎo)通狀態(tài)，維持變換器G3的信號狀態(tài)，最終，從第二變換器G4輸出L邏輯。
所以，通過選擇事先以激光等燒斷熔斷器F1后使用或原樣使用，可以輸出任意的信號。在本實施例中用這種方法使用熔斷器，因而可以用簡單的電路結(jié)構(gòu)形成程序電路。
圖4(B)的程序電路PG’具備連接在電源端子的電阻器R1、一個端子連接在此電阻器的熔斷器F1’、兩個變換器G5、G6。熔斷器F1’的另一個端子被接地。
熔斷器F1’處于導(dǎo)通狀態(tài)時，第一變換器G5被輸入L邏輯，在兩個變換器G5、G6反轉(zhuǎn)、再反轉(zhuǎn)，除去噪音，最終，從第二變換器G6輸出L邏輯。
相反，熔斷器F1’處于非導(dǎo)通狀態(tài)時，第一變換器G5被輸入H邏輯，利用兩個變換器，最終，從第二變換器G6輸出H邏輯。
程序電路并不限于以上的實施例，例如，可以不用熔斷器，而采用由鐵電體電容器等構(gòu)成的非易失性存儲元件，進行程序設(shè)定。
4.程序電路和芯片選擇信號的關(guān)系圖5是給出了程序電路的熔斷器的切斷模式的圖。這里，將程序電路PG1和程序電路PG2分別組裝入芯片C1～C4的芯片選擇判定電路10，該程序電路PG1具備圖4(A)給出的熔斷器F1，該程序電路PG2具備同一結(jié)構(gòu)的熔斷器F2。此時，例如，對于第一枚芯片C1，熔斷器F1、F2都不切斷。對于第二枚芯片C2，只有熔斷器F1切斷。對于第三枚芯片C3，只有熔斷器F2切斷。對于第四枚芯片C4，熔斷器F1、F2都切斷。
在如上所述的4枚芯片中，選擇第一枚芯片C1時，向芯片選擇焊盤CS1、CS2都輸入H邏輯的芯片選擇信號。因芯片選擇信號和程序電路PG1、PG2的輸出一致，所以，在芯片啟動焊盤CE被輸入的芯片啟動信號在第一枚芯片C1為激活。在別的芯片，因為信號不一致，所以為備用狀態(tài)。
同樣，選擇第二枚芯片C2時，向芯片選擇焊盤CS1、CS2分別輸入L邏輯、H邏輯的芯片選擇信號。因芯片選擇信號和程序電路PG1、PG2的輸出一致，所以，芯片啟動信號在第二枚芯片C2為激活。
同樣，選擇第三枚芯片C3時，向芯片選擇焊盤CS1、CS2分別輸入L邏輯、H邏輯的芯片選擇信號。因芯片選擇信號和程序電路PG1、PG2的輸出一致，所以，芯片啟動信號在第三枚芯片C3為激活。
同樣，選擇第四枚芯片C4時，向芯片選擇焊盤CS1、CS2都輸入L邏輯的芯片選擇信號。因芯片選擇信號和程序電路PG1、PG2的輸出一致，所以，芯片啟動信號在第四枚芯片C4為備用。
另外，當(dāng)芯片啟動信號為L邏輯時，其被輸入至芯片選擇判定電路10的NAND柵極G2，所以，不論芯片選擇信號如何，全部芯片都為備用狀態(tài)。
如上所述，疊層具備4種切斷模式的芯片C1～C4，可以識別各芯片。選擇哪種切斷模式配置在第幾枚是任意的。但，如果疊層同一切斷模式，則不能特定芯片。
但，只采用上述4個切斷模式中的3種，只疊層3枚芯片時，與此3個切斷模式相對應(yīng)的芯片選擇信號只有3個。所以，哪個芯片都不適合的芯片選擇信號意味著在全部芯片備用。所以，只有3枚芯片時，不需要上述芯片啟動信號，也不需要各芯片的芯片啟動焊盤CE、芯片選擇判定電路10的最終層的NAND柵極G2。用這樣的方法如果不要芯片啟動焊盤CE，以相當(dāng)于一個芯片的焊盤數(shù)n個(n為大于等于2的整數(shù))，可以疊層最多(2n-1)枚芯片，驅(qū)動各芯片。
5.電子設(shè)備實施例圖6給出了本發(fā)明的一實施例的電子設(shè)備的一例個人計算機1000的結(jié)構(gòu)的立體圖。根據(jù)圖6，個人計算機1000包括顯示屏1002和具備鍵盤1004的主機部分1006。該個人計算機1000的主機部分1006的存儲介質(zhì)，特別是作為非易失性存儲器，采用本發(fā)明的疊層型半導(dǎo)體存儲裝置。所以，可以低價格提供具備低面積、大容量的存儲裝置的電子設(shè)備。
還有，本發(fā)明的電子設(shè)備并不限于此，可以適用于IC卡、便攜信息設(shè)備、家用電器等具備鐵電體存儲裝置的所有電子設(shè)備。
以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的權(quán)利要求范圍之內(nèi)。
符號說明C1～C4芯片(芯片層)CS1、CS2芯片選擇焊盤CE芯片啟動焊盤10芯片選擇判定電路PG1、PG2程序電路EX1、EX2“異”電路G1 NOR柵極G2 NAND柵極F1、F2熔斷器T1晶體管G3～G6轉(zhuǎn)換器
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其由多個半導(dǎo)體芯片層層疊而成，各芯片層具有連接在芯片層之間的芯片選擇焊盤，從而將用于選擇各芯片層的芯片選擇信號共同輸入至各芯片層，各芯片層包括可以編程輸出信號的程序電路；以及芯片選擇判定電路，其根據(jù)所述芯片選擇信號和所述程序電路的輸出信號判定芯片選擇。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，所述程序電路包括可以切斷的熔斷器以及邏輯電路，所述邏輯電路與所述熔斷器連接，根據(jù)所述熔斷器的切斷/未切斷狀態(tài)而輸出不同的信號。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，所述芯片選擇判定電路包括“異”電路，其用于判定所述芯片選擇信號和所述程序電路的輸出信號的一致狀態(tài)。
4.根據(jù)權(quán)利要求1至3中任一項所述的半導(dǎo)體存儲裝置，各芯片層的所述芯片選擇焊盤分別形成于各芯片層的同一位置。
5.根據(jù)權(quán)利要求1至4中任一項所述的半導(dǎo)體存儲裝置，所述各芯片層具有相同的元件配置。
6.根據(jù)權(quán)利要求1至5中任一項所述的半導(dǎo)體存儲裝置，在所述多個芯片層中分別包括多個所述芯片選擇焊盤，所述芯片選擇焊盤與所述芯片選擇判定電路連接，所述多個芯片層中對應(yīng)的芯片選擇焊盤之間互相連接，所述芯片選擇判定電路包括數(shù)量與所述芯片選擇焊盤的數(shù)量相同的所述程序電路，所述芯片選擇判定電路分別判定輸入至各芯片選擇焊盤的芯片選擇信號和對應(yīng)的程序電路的輸出信號的一致狀態(tài)。
7.根據(jù)權(quán)利要求1至5中任一項所述的半導(dǎo)體存儲裝置，各芯片層還包括芯片啟動焊盤，所述芯片啟動焊盤被連接在芯片層之間，以使用于驅(qū)動各芯片層的芯片啟動信號共同輸入至各芯片層，輸入所述芯片選擇信號及所述芯片啟動信號時，在所述芯片選擇信號和所述程序電路的輸出信號相符的芯片層，使所述芯片啟動信號有效。
8.一種電子設(shè)備，其特征在于，包括根據(jù)權(quán)利要求1至7中任一項所述的半導(dǎo)體存儲裝置。
全文摘要
本發(fā)明提供一種疊層型的半導(dǎo)體存儲裝置，其不會使配線或部件復(fù)雜化，能提高芯片的成品率。其由多個半導(dǎo)體芯片層(C1～C4)層疊而成，各芯片層具有連接在芯片層之間的芯片選擇焊盤(CS1、CS2)，從而將用于選擇各芯片層的芯片選擇信號共同輸入至各芯片層，各芯片層包括可以編程輸出信號的程序電路(PG1、PG2)；以及芯片選擇判定電路(10)，其根據(jù)所述芯片選擇信號和所述程序電路的輸出信號判定芯片選擇?？梢允潞笤诔绦螂娐吩O(shè)定地址信息，因此，在芯片的制造階段，只需一種芯片。芯片選擇信號輸入到共用的芯片選擇焊盤，因此，不需要針對各芯片的各自的配線。
文檔編號H01L25/065GK1645511SQ20051000176
公開日2005年7月27日 申請日期2005年1月19日 優(yōu)先權(quán)日2004年1月21日
發(fā)明者小出泰紀(jì) 申請人:精工愛普生株式會社