專利名稱：在soi上形成平面多柵極晶體管結(jié)構(gòu)和其方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導體元件的制造。特別的是，在一觀點中，其是有關(guān)于形成于絕緣層上覆半導體(SOI)基材結(jié)構(gòu)上的多柵與平面型晶體管。
背景技術(shù)：
目前趨勢為減小典型絕緣層上覆半導體(SOI)基材中的半導體層的厚度，以用于技術(shù)更新轉(zhuǎn)變的平面型晶體管(例如，130nm至90nm至65nm技術(shù)更新)?，F(xiàn)在，使用SOI結(jié)構(gòu)制造的平面型晶體管的主動區(qū)的典型厚度是大約400埃，且期待能在未來技術(shù)更新中變得更小。
如圖1所示，多柵晶體管20(例如FinFET)一般具有一垂直型半導體翅片22。垂直型半導體翅片22亦如現(xiàn)有的主動區(qū)。柵極介電層24與柵極電極26覆蓋溝道區(qū)中大部份或多數(shù)的主動區(qū)22表面，這是因為大部分的電流是沿著側(cè)壁傳導。因此，一般來說，較高的翅片22較佳用于傳導較大電流，而垂直型翅片結(jié)構(gòu)可使更多的柵極電極區(qū)具有較大電流的較佳控制能力。多閘晶體管20的翅片高度hf較佳是大于翅片寬度wf。當半導體翅片22是由SOI結(jié)構(gòu)制造時，翅片高度hf通常大約等于SOI結(jié)構(gòu)的半導體層的厚度(參照圖1)。
一種在一相同芯片上同時具有FinFET晶體管和傳統(tǒng)平面型晶體管以用于實際應用中是有需要的。但是在同芯片上同時存在平面型晶體管和多閘晶體管將會出現(xiàn)一些獨特問題，這是因為平面型晶體管的主動區(qū)減小，而多閘晶體管的主動區(qū)(翅片)預期會變高的關(guān)系。因此，一種可提供平面型晶體管和多閘晶體管于一相同芯片上的方法與結(jié)構(gòu)是有需要的，例如在SOI基材結(jié)構(gòu)上。

發(fā)明內(nèi)容
依照本發(fā)明的實施例，可解決上述的問題和需求。依照本發(fā)明的一目的，提供一種半導體元件，其包括絕緣層、半導體層的第一部分、半導體層的第二部分、平面型晶體管與多閘晶體管。平面型晶體管形成于半導體層的第一部份上。半導體層的第一部份位于絕緣層上。半導體層的第一部份具有第一厚度。多閘晶體管形成于半導體層的第二部分上。半導體層的第二部分位于絕緣層上。半導體層的第二部分具有第二厚度。第二厚度大于第一厚度。
依照本發(fā)明的另一目的，一種半導體元件包括絕緣層、半導體層的第一部分、半導體層的第二部分、第一晶體管與第二晶體管。半導體層的第一部份位于絕緣層上。半導體層的第一部份具有第一厚度。半導體層的第二部分位于絕緣層上。半導體層的第二部分具有第二厚度。第二厚度大于第一厚度。第一晶體管具有第一主動區(qū)，第一主動區(qū)是由半導體層的第一部份形成。第二晶體管具有第二主動區(qū)，第二主動區(qū)是由半導體層的第二部份形成。
依照本發(fā)明的再一目的，一種半導體元件包括絕緣層、半導體層的第一部分、半導體層的第二部分、第一晶體管與第二晶體管。半導體層的第一部份位于絕緣層上。半導體層的第一部份具有小于大約400埃的第一厚度。半導體層的第二部分位于絕緣層上。半導體層的第二部分具有大于大約100埃的第二厚度，但是第二厚度大于第一厚度。第一晶體管具有第一主動區(qū)，第一主動區(qū)是由半導體層的第一部份形成。第二晶體管具有第二主動區(qū)，第二主動區(qū)是由半導體層的第二部份形成。
依照本發(fā)明的再一目的，提供一種制造一半導體元件的方法。此方法包括本段所述的以下步驟。步驟的順序是可變動的、可連續(xù)、可部分重疊、可并行，及其的結(jié)合者。移除半導體層的第一部份的一部份，以提供第一部份的第一厚度，使得半導體層的第二部分的第二厚度大于地一厚度。半導體層位于絕緣層上。由半導體層的第一部份形成第一晶體管的第一主動區(qū)。由半導體層的第二部份形成第二晶體管的第二主動區(qū)。
需注意的是，本發(fā)明中所述的名稱“層(layer)”，使用“層(layer)”形成的最后特征結(jié)構(gòu)并未同時說明為一連續(xù)或不間斷的特征結(jié)構(gòu)。由本說明書將可清楚得知，半導體層將被分為明顯及隔離的特征結(jié)構(gòu)(例如主動區(qū))，其之一些或全部包括部分的半導體層。


圖1是多閘晶體管結(jié)構(gòu)的示意圖；圖2是依照本發(fā)明第一實施例的具有平面型晶體管和多閘晶體管形成于其中的SOI芯片的示意圖；圖3～圖8是形成圖2所示的第一實施例結(jié)構(gòu)的方法的一些步驟；圖9是本發(fā)明第二實施例的側(cè)視圖；圖10是使用絕緣平臺區(qū)，依照本發(fā)明第三實施例的具有平面型晶體管和多閘晶體管形成于其中的SOI芯片的示意圖；以及圖11A～圖11D是形成本發(fā)明一實施例的一方法的一些步驟。
符號說明20多閘晶體管 22，31主動區(qū)24，34柵極介電層 26，36柵極電極30平面型晶體管 27，37源極28，38漏極 40 SOI基材結(jié)構(gòu)42基材 44絕緣層46半導體層 48掩膜50圖案化掩膜 51第一部份52第二部分 60圖案化主動區(qū)掩膜62溝渠 64介電材料
66柵極介電材料 70邊角具體實施方式
請參照圖式，其中此處所使用的相同參考符號在各圖式中代表相同或類似元件，以顯示和描述本發(fā)明的說明實施例。圖式并未標示比例大小，在一些例子中，圖式可以被擴大及/或簡化，并僅用做為說明目的。如同熟習此項技藝者所知，根據(jù)本發(fā)明的說明實施例，本發(fā)明當可有許多可能的應用與變化。
圖2為本發(fā)明第一實施例之一半導體結(jié)構(gòu)的一部份的示意圖。在圖2中，顯示出平面型晶體管30與多閘晶體管20是形成于絕緣層上覆半導體(SOI)基材結(jié)構(gòu)40上。平面型晶體管30具有一第一主動區(qū)31，第一主動區(qū)31具有一般薄、平面形狀。多閘晶體管20具有一第二主動區(qū)22，第二主動區(qū)22具有一般高、翅片形狀。第一與第二主動區(qū)31，22是由SOI結(jié)構(gòu)40的一相同半導體層而形成。第一主動區(qū)31具有一第一厚度t1。第二主動區(qū)22具有一第二厚度t2。第二厚度t2大于第一厚度t1。
第一厚度t1較佳是小于大約400埃，甚至更佳的是小于大約200埃。第一厚度t1可以是小于平面型晶體管30的柵極長度lg的一半，且更佳的是第一厚度t1是小于柵極長度lg的1/3。舉例來說，假如平面型晶體管30的柵極長度lg是300埃(30nm)，第一厚度t1可以是小于150?；蚋训氖切∮?00埃。當?shù)谝缓穸萾1小于柵極長度lg的一半或1/3時，平面型晶體管30可相當于極薄主體(UTB)晶體管。第一柵極介電層34是位于第一主動區(qū)31的第一溝道區(qū)上。第一柵極電極34是位于第一柵極介電層34上。平面型晶體管30的源極與漏極37，漏極38是形成于第一主動區(qū)31中，且相對鄰近第一柵極電極36。
請再參照圖2，舉例來說，第二主動區(qū)22的翅片結(jié)構(gòu)的第二厚度t2(亦即hf)較佳是大于大約100埃，而更佳的是大于大于400埃。翅片寬度wf較佳是大于大約500埃。第二柵極介電層24是位于第二主動區(qū)22的第二溝道區(qū)上。第二柵極介電層24至少部分彎曲環(huán)繞翅片22的第二溝道區(qū)。第二柵極電極26是位于第二柵極介電層24上。第二柵極介電層24經(jīng)由第二主動區(qū)22的翅片，電性隔離第二柵極電極26。圖2所示的多閘晶體管20是一三閘晶體管，這是因為第二柵極電極26沿著翅片22的第二溝道區(qū)的三邊側(cè)壁(沿著兩邊側(cè)壁的至少一部份及沿著翅片22的頂面)延伸。多閘晶體管20的源極與漏極區(qū)27，28是形成于第二主動區(qū)22中，且相對鄰近第二柵極電極26。由于一小部份的驅(qū)動電流會在側(cè)壁表面上從源極27流至漏極28，故其通常較利于使多閘晶體管20具有一高翅片22(請參照以上所述的范例尺寸)。
雖然未顯示出，圖2的平面型晶體管30及/或多閘晶體管20也可具有間隙壁形成于柵極電極26，36的側(cè)壁上。舉例來說，此間隙壁可用于幫助摻雜源極與漏極區(qū)27，28，37，38。此外，在一實施例中，平面型晶體管30及/或多閘晶體管20可具有高層的源極與漏極區(qū)，或凸起的源極與漏極區(qū)(未顯示)。源極與漏極區(qū)也可以是被一導電材料例如金屬硅化物包裹住。在此種情況中，間隙壁防止源極與漏極區(qū)上的導電金屬硅化物材料避免電性接觸柵極電極，其可能會導致源極或漏極區(qū)至柵極電極的非預期的短路現(xiàn)象。
圖3～圖8為制造圖2所示的第一實施例的結(jié)構(gòu)的方法。請參照圖3，在這個范例中，SOI基材結(jié)構(gòu)40具有一基材42、一絕緣層44及一半導體層46。絕緣層44位于基材42上，而半導體層46位于絕緣層44上。舉例來說，絕緣層44可以是任何適合的介電材料，例如氧化硅(SiO2)、氧化鋁、或氮化硅。舉例來說，半導體層46可以是一單同質(zhì)層或一混合層(例如應變式硅結(jié)構(gòu))。舉例來說，半導體層46可包括硅、鍺、硅鍺化合物、砷化鎵、銦磷酸鹽，或其之結(jié)合者。在圖2～圖8所示的第一實施例的范例中，SOI結(jié)構(gòu)40是一絕緣層上覆硅結(jié)構(gòu)。然而，舉例來說，本發(fā)明的一實施例可應用于絕緣層上覆硅鍺(SGOI)芯片。舉例來說，全部或部分的起始SOI基材結(jié)構(gòu)40(例如，如圖3所示)可由制造商制造一半導體元件或部分半導體元件結(jié)合本發(fā)明一實施例而得，或制造商可由另一制造商獲得一空白SOI晶片或SGOI晶片而得。
在圖3中，顯示出圖案化掩膜50是位于半導體層46上。圖案化掩膜50在半導體層46的第一部份51上是空缺的，圖案化掩膜50覆蓋半導體層46的第二部分52。半導體層46具有一起始厚度t0，其等于或大于多閘晶體管20的翅片高度hf的最后的第二厚度t2(參照圖2)。舉例來說，假如起始厚度t0大于預期的第二厚度t2，則可在本方法的任何階段中或在圖3之前減小半導體層46的第二部分52的厚度。
半導體層46的暴露出的第一部份51是稀薄的。移除半導體層46的部分第一部份51，以在第一部份51提供第一厚度t1，如圖4所示。假如半導體層46是硅，則在這個示范實施例中，第一部份51可經(jīng)由硅薄化制程而變薄。此種硅薄化制程可包括以下步驟，使暴露出的硅51的頂部氧化，以形成一氧化硅，隨后移除第一部份51中的氧化硅。在這個情況下，圖案化掩膜50的制造材料例如是氮化硅，其可用于抵擋在硅氧化過程中所使用的高溫。舉例來說，圖案化掩膜50可以是一多層掩膜，例如包括一氮化硅層于氧化硅層上。由第一部份51移除部分半導體材料46的過程可以是一蝕刻過程(例如濕式蝕刻法、使用氟化學的干式電漿蝕刻法、反應性離子蝕刻法)。假如使用蝕刻過程，圖案化掩膜50可以是任何適合的或平常的掩膜材料，例如光阻，其可用于抵擋或足夠阻止蝕刻過程于第二部分52上。在第一部份51中半導體層46的薄化過程之后，移除圖案化掩膜50，如圖4所示。
提供一圖案化主動區(qū)掩膜60于半導體層46的第一與第二部分51，52上，以形成第一與第二主動區(qū)31，22。對準主動區(qū)掩膜60，移除半導體層46的材料，如圖5所示，以形成第一與第二主動區(qū)31，22。移除半導體材料以形成主動區(qū)31，22的執(zhí)行過程，可經(jīng)由蝕刻過程(例如濕式蝕刻法、使用氟化學的干式電漿蝕刻法、反應性離子蝕刻法)—較佳是經(jīng)干式電漿蝕刻過程。間隙壁或溝渠62存在于第一主動區(qū)31之間(在第一部份51中的薄化與圖案化半導體層區(qū))、于第二主動區(qū)22之間(在第二部份52中的垂直型翅片半導體層區(qū))，及/或于第一與第二主動區(qū)31，22之間。舉例來說，可使用介電材料64填充空間/溝渠62，以形成隔離區(qū)或隔離結(jié)構(gòu)介于及/或主動區(qū)31，22周圍之間，如圖6所示。接著移除主動區(qū)掩膜60，如圖6所示。形成隔離區(qū)的介電材料64較佳是具有一厚度，而該厚度大約相同于平坦型晶體管30的第一主動區(qū)31的第一厚度t1。然而，在其它實施例中，介電材料64的厚度可以和第一厚度t1不同。
形成柵極介電材料66于主動區(qū)31，22上，如圖7所示。第一與第二主動區(qū)31，22的第一與第二柵極介電層34，24可以是相同材料，并且是由相同層66形成，如圖7所示。然而，在其它實施例中(未顯示)，第一柵極介電層34可以是和第二柵極介電層24不同(例如不同的材料、不同的實質(zhì)厚度，及/或不同的等價氧化硅厚度等等)。舉例來說，柵極介電層34，24的形成方式可使用任何目前已知或未來發(fā)展出的柵極介電層形成過程，例如熱氧化過程、氮化過程、濺鍍沉積過程、化學氣相沉積法、掩膜與蝕刻過程，或其之結(jié)合者。舉例來說，柵極介電層34，24的物理厚度可以是介于大約5埃與大約100埃之間。舉例來說，柵極介電層34，24可由任何適合的柵極介電材料來制造，包括(但不限制于)氧化硅、氮氧化硅、高k介電材料，或其之結(jié)合者。舉例來說，高k介電材料較佳是具有大于7之一相對介電常數(shù)，包括(但不限制于)氧化鋁(Al203)、氧化鉿(HfO2)、氮氧化鉿(HfON)、鉿硅酸鹽(HfSiO4)、氧化鋯(ZrO2)、氮化化鋯(ZrON)、鋯硅酸鹽(ZrSiO4)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧化鈦(TiO2)、氧化鉭(Ta2O5)，及其之結(jié)合者。在一較佳實施例中，第二柵極介電層24具有一等價氧化硅厚度，且其大于第一柵極介電層34的厚度。舉例來說，第一柵極介電層34可具有大約12埃之一等價氧化硅厚度，而第二柵極介電層24可具有大約16埃之一等價氧化硅厚度。在本發(fā)明的一實施例中，任何各種目前已知或未來發(fā)展出的技術(shù)，其用于形成具有不同物理厚度及/或不同等價氧化硅厚度及/或不同材料及/或不同材料結(jié)合物于第一與第二主動區(qū)31，22上的柵極介電層都可采用。舉例來說，此處所描述的一種方法為，可形成不同物理厚度的柵極介電層，如圖11A～圖11D所示。沉積一第二厚度的第二柵極介電材料24于第一與第二主動區(qū)31，22。形成掩膜48覆蓋第二主動區(qū)22中的第二柵極介電材料24，但暴露出第一主動區(qū)31中的第二柵極介電材料24(參照圖11B)。接著，移除第一主動區(qū)31中的第二柵極介電材料24。隨后，移除掩膜48(參照圖11C)。接著，沉積第一柵極介電材料于至少第一主動區(qū)31上，以形成第一柵極介電層34(參照圖11D)。第一柵極介電材料34可保留或可由第二柵極介電材料24移除。
在形成第一與第二柵極介電層34，24之后，沉積與圖案化第一與第二柵極電極36，26，如圖8所示。第一與第二主動區(qū)31，22的第一與第二柵極電極36，26可以是相同材料，并且可以是由相同層形成。然而，在其它實施例中(未顯示)，第一柵極電極36可以是不同于(例如不同材料、不同厚度等等)第二柵極電極26。舉例來說，第一與第二柵極電極36，26的柵極電極材料可以是任何適合的柵極電極材料，包括(但不限制于)多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物、導電金屬氧化物，或其之結(jié)合者。在一較佳實施例中，舉例來說，柵極電極36，26包括多晶硅。舉例來說，可使用金屬例如鉬、鎢、鈦、鉑和鉿做為頂部電極部分。舉例來說，金屬氮化物可包括(但不限制于)氮化鉬、氮化鎢、氮化鈦和氮化鉭。舉例來說，金屬硅化物可包括(但不限制于)金屬硅化鎳、金屬硅化鎢、金屬硅化鈷、金屬硅化鈦、金屬硅化鉭、金屬硅化鉑和金屬硅化鉺。此外，舉例來說，導電金屬氧化物可包括(但不限制于)氧化釕和氧化銦。
舉例來說，柵極電極36，26的沉積方式，可使用任何目前已知或未來發(fā)展出的柵極電極形成過程，例如化學氣相沉積法。舉例來說，柵極電極36，26也可經(jīng)由以下步驟形成，包括沉積硅與金屬，隨后進行回火過程，以形成一金屬硅化物柵極電極材料。舉例來說，可使用沉積與微影技術(shù)，以形成圖案化柵極掩膜(未顯示)于柵極電極材料上。舉例來說，柵極掩膜可包含常用的掩膜材料，例如(但不限制于)氧化硅、氮氧化硅、或氮化硅。舉例來說，可使用電漿蝕刻法蝕刻柵極電極，以形成圖案化柵極電極36，26，如圖8所示。未被柵極電極覆蓋的柵極介電材料，通常會在柵極電極蝕刻過程期間被蝕刻去除。
雖然在第一實施范例中并未顯示，可執(zhí)行一源極與漏極延伸植入過程。在這種情況下，舉例來說，間隙壁(未顯示)的形成方式，一般為沉積一間隙壁介電材料(例如氮化硅)，隨后經(jīng)非等向性蝕刻。舉例來說，間隙壁可由不同材料的多層形成，例如氮化硅與氧化硅。形成間隙壁后，一般是進行一第二與深源極及/或漏極植入過程。舉例來說，晶體管中源極、漏極與柵極電極的電阻，可經(jīng)由以金屬硅化物包裹源極/漏極區(qū)而降低(例如，使用自行對準金屬硅化物(salicide)過程，或其它金屬沉積過程)。
圖9為本發(fā)明的第二實施例。在第二實施例中，使主動區(qū)的邊角70變圓。可在圖5所示的步驟后使邊角70變圓，例如，經(jīng)由執(zhí)行一邊角變圓過程。舉例來說，邊角70的變圓過程，可經(jīng)由使用介于大約攝氏700度與大約攝氏1000度間的溫度，進行一回火過程，以引起硅原子遷移。此一回火過程可使用一氣體環(huán)境，例如氫、氮、氦、氖、氬、氙，或其之結(jié)合者，以及例如在大約1與1000Torr間的壓力中。舉例來說，回火環(huán)境較佳是一含氫環(huán)境，其具有介于大約10與1000Torr間的壓力，并具有介于大約攝氏700度與攝氏950度間的溫度。在另一范例中，邊角變圓過程可包括一回火過程，是在一含氫環(huán)境中進行，其的壓力為介于大約5與大約20Torr間，持續(xù)進行時間為介于大約15與35秒之間，且溫度為介于大約攝氏800與大約1000度之間。除了這些范例范圍外的其它制程狀況也是可行的。舉例來說，變圓邊角70的彎曲半徑為介于大約10埃與大約200埃之間。
圖10為本發(fā)明的第三實施例。在第三實施例中，主動區(qū)31，22間的溝渠或空間62并未以介電材料填充(例如，刪除圖6中形成介電材料的步驟)。因此，在最后的結(jié)構(gòu)中，如圖10所示，晶體管20，30經(jīng)由絕緣平臺而彼此電性隔離。
可在形成本發(fā)明一實施例的方法上做變動，在形成圖案化掩膜50與移除半導體層46的部分第一部份51，以使第一部份51變薄至第一厚度t1(參照圖3～圖4)的步驟后，可執(zhí)行形成主動區(qū)掩膜60及移除部分半導體層46以形成主動區(qū)31，22的平面形狀/輪廓(參照圖5)的步驟。
雖然說明實施例和以上描述于第一部份51具有一平面型晶體管30以及于第二部分52具有一多閘晶體管20，但在其它實施例中，可在第一及/或第二部分51，52中形成其它類型及/或架構(gòu)的晶體管。雖然此處所示和以上描述的實施例在于形成一晶體管30于第一部份51及形成一晶體管20于第二部分52，以簡化說明與圖式，但可得知的是，通常在各部分51，52中可具有許多的晶體管，并且可以是有許多的第一及/或第二部分51，52，而其可以是或不是彼此相鄰。
權(quán)利要求
1.一種半導體元件，其特征在于，至少包括一絕緣層；一平面型晶體管，形成于一半導體層的一第一部分上，該半導體層的該第一部份位于該絕緣層上，以及該半導體層的該第一部份具有一第一厚度；以及一多閘晶體管，形成于該半導體層的一第二部分上，該半導體層的該第二部分位于該絕緣層上，該半導體層的該第二部分具有一第二厚度，以及該第二厚度大于該第一厚度。
2.如權(quán)利要求1所述的半導體元件，其特征在于，該半導體層包括一材料，該材料是由包含硅、鍺、硅鍺，及其結(jié)合者之一群組中來選擇。
3.如權(quán)利要求1所述的半導體元件，其特征在于，該絕緣層包括氧化硅。
4.如權(quán)利要求1所述的半導體元件，其特征在于，該第一厚度小于大約400埃，該第二厚度大于大約100埃。
5.如權(quán)利要求1所述的半導體元件，其特征在于，該平面型晶體管包括一平面型溝道，由該半導體層的該第一部份形成；一柵極介電層，位于該平面型溝道的至少一部份上；一柵極電極，位于該柵極介電層上；以及源極與漏極區(qū)，相對鄰近該柵極電極并形成于該半導體層的該第一部份中。
6.如權(quán)利要求5所述的半導體元件，其特征在于，該柵極電極包括一材料，該材料是由包含氧化硅、氮氧化硅、高k介電材料、具一相對介電常數(shù)為大于大約5的一介電材料，及其結(jié)合者的一群組中來選擇。
7.如權(quán)利要求5所述的半導體元件，其特征在于，該柵極電極包括一材料，該材料是由包含一金屬、一金屬氮化物、一金屬硅化物、多晶硅，及其結(jié)合者之一群組中來選擇。
8.如權(quán)利要求1所述的半導體元件，其特征在于，該多閘晶體管包括一垂直型半導體翅片，由該半導體層的該第二部分形成；一柵極介電層，至少部分彎曲環(huán)繞該翅片的一溝道部分；一柵極電極，位于該柵極介電層上；以及源極與漏極區(qū)，相對鄰近該柵極電極并形成于該半導體層的該第二部份中。
9.如權(quán)利要求8所述的半導體元件，其特征在于，該柵極介電層包括一材料，該材料是由包含氧化硅、氮氧化硅、高k介電材料、具一相對介電常數(shù)為大于大約5的一介電材料，及其結(jié)合者之一群組中來選擇。
10.如權(quán)利要求8所述的半導體元件，其特征在于，該柵極電極包括一材料，該材料是由包含一金屬、一金屬氮化物、一金屬硅化物、多晶硅，及其結(jié)合者之一群組中來選擇。
11.如權(quán)利要求8所述的半導體元件，其特征在于，在該平面型與多閘晶體管的主動區(qū)的邊緣，該半導體層的邊角呈圓狀。
12.一種半導體元件，其特征在于，至少包括一絕緣層；一半導體層的一第一部分，具有一第一厚度，該半導體層的該第一部份位于該絕緣層上；該半導體層的一第二部分，具有一第二厚度，該半導體層的該第二部分位于該絕緣層上，以及該第二厚度大于該第一厚度；一第一晶體管，具有一第一主動區(qū)，該第一主動區(qū)是由該半導體層的該第一部份形成；以及一第二晶體管，具有一第二主動區(qū)，該第二主動區(qū)是由該半導體層的該第二部份形成。
13.如權(quán)利要求12所述的半導體元件，其特征在于，該第一厚度小于大約400埃，而該第二厚度大于大約100埃。
14.如權(quán)利要求13所述的半導體元件，其特征在于，該第一晶體管是一平面型晶體管，而該第二晶體管是一多閘晶體管。
15.如權(quán)利要求12所述的半導體元件，其特征在于，該第一與第二主動區(qū)的邊角呈圓狀。
16.一種制造一半導體元件的方法，其特征在于，至少包括形成一半導體層，該半導體層的一第一部分具有一第一厚度，該半導體層的一第二部分具有一第二厚度，該第二厚度大于該第一厚度，其中該半導體層位于一絕緣層上；由該半導體層的該第一部份形成一第一晶體管的一第一主動區(qū)；以及由該半導體層的該第二部份形成一第二晶體管的一第二主動區(qū)。
17.如權(quán)利要求16所述的方法，其特征在于，該第一與第二主動區(qū)的形成步驟包括提供一圖案化主動區(qū)掩膜于該半導體層上；以及對準該主動區(qū)掩膜，由該半導體層移除材料，以形成該第一主動區(qū)于該第一部份中，以及形成該第二主動區(qū)于該第二部份中。
18.如權(quán)利要求16所述的方法，其特征在于，該第一晶體管是一平面型晶體管，以及其中該第二晶體管是一多閘晶體管。
19.如權(quán)利要求16所述的方法，其特征在于，更包括形成一第一柵極電極于該第一主動區(qū)的一第一溝道區(qū)上；摻雜部分該第一主動區(qū)，以形成該第一晶體管的源極與漏極區(qū)；形成一第二柵極電極于該第二主動區(qū)的一第二溝道區(qū)上；形成一第二柵極電極于該第二柵極介電層上；以及摻雜部分該第二主動區(qū)，以形成該第二晶體管的源極與漏極區(qū)。
20.如權(quán)利要求19所述的方法，其特征在于，其中至少部分的該第一與第二主動區(qū)的該摻雜步驟，是在該第一與第二柵極電極的該形成步驟之后或之前執(zhí)行。
21.如權(quán)利要求19所述的方法，其特征在于，其中該第一與第二柵極介電層是由一相同材料形成。
22.如權(quán)利要求19所述的方法，其特征在于，其中該第一與第二柵極電極是由一相同材料形成。
23.如權(quán)利要求16所述的方法，其特征在于，其中該半導體層包括硅，以及其中該半導體層的該第一部份的該第一厚度的形成步驟包括提供一圖案化掩膜，其覆蓋至少部分的該第二部分，而在至少部分的該第一部份上是空缺的；使該第一部份的一暴露頂部氧化，以形成氧化硅；移除該氧化硅；以及移除該掩膜。
24.如權(quán)利要求16所述的方法，其特征在于，其中該第一與第二主動區(qū)的該形成步驟，是在移除部分該第一部份以提供該第一部份的第一厚度之后或之前執(zhí)行。
25.如權(quán)利要求16所述的方法，其特征在于，其中該第二主動區(qū)是一翅片，該翅片的一翅片高度大于大約100埃，以及該翅片的一翅片寬度小于大約500埃。
26.如權(quán)利要求16所述的方法，其特征在于，其中該第二主動區(qū)是一翅片，該翅片的一翅片高度大于大約400埃，以及該翅片的一翅片寬度小于大約500埃。
27.如權(quán)利要求16所述的方法，其特征在于，其中該第一與第二主動區(qū)的該形成步驟包括形成一主動區(qū)掩膜，以暴露該第一與第二部分的選擇區(qū)；以及形成溝渠于該選擇區(qū)中，以定義該第一與第二主動區(qū)。
28.如權(quán)利要求27所述的方法，其特征在于，更包括使用一介電材料填充該溝渠；以及移除該主動區(qū)掩膜。
29.如權(quán)利要求16所述的方法，其特征在于，其中該半導體層包括一材料，該材料是由包含硅、鍺、硅鍺，及其結(jié)合者之一群組中來選擇。
30.如權(quán)利要求16所述的方法，其特征在于，更包括形成圓形邊角于該第一與第二主動區(qū)上。
31.如權(quán)利要求30所述的方法，其特征在于，其中至少一些該圓形邊角的一彎曲半徑為介于大約10埃與大約200埃之間。
32.如權(quán)利要求30所述的方法，其特征在于，其中該圓形邊角的該形成步驟的執(zhí)行，是使用一回火過程，并在具有大約5與大約20Torr間之一壓力之一含氫環(huán)境中，進行大約15與大約35秒間之一持續(xù)時間，并在大約攝氏800與大約1000度間之一溫度中。
全文摘要
本發(fā)明為一種半導體元件，包括絕緣層、半導體層、第一晶體管與第二晶體管。半導體層位于絕緣層上。半導體層的第一部分具有第一厚度。半導體層的第二部分具有第二厚度。第二厚度大于第一厚度。第一晶體管具有由半導體層的第一部分形成的第一主動區(qū)。第二晶體管具有由半導體層的第二部分形成的第二主動區(qū)。舉例來說，第一晶體管可以是平面型晶體管，而第二晶體管可以是多閘晶體管。
文檔編號H01L29/786GK1649171SQ20051000173
公開日2005年8月3日 申請日期2005年1月14日 優(yōu)先權(quán)日2004年1月30日
發(fā)明者楊富量, 楊育佳, 胡正明 申請人:臺灣積體電路制造股份有限公司