專利名稱：位線結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種位線結(jié)構(gòu)及其制造方法，尤其是涉及亞100nm位線結(jié)構(gòu)及相關(guān)的制造方法，如可在非易失性SNOR存儲電路中被用于分別選擇性地驅(qū)動源極線和漏極線那樣。
在實現(xiàn)存儲電路時，原則上根據(jù)存儲器結(jié)構(gòu)進行區(qū)分，其中最普通地有所謂的NAND(與非)和NOR(或非)結(jié)構(gòu)。在這兩種結(jié)構(gòu)中，諸如所謂的單晶體管存儲單元等半導(dǎo)體元件以矩陣型方式排列并且經(jīng)由所謂的字線和位線來驅(qū)動。
在NAND結(jié)構(gòu)內(nèi)大量半導(dǎo)體元件或存儲元件彼此串聯(lián)并經(jīng)由公共選擇門電路或選擇晶體管來驅(qū)動，而NOR結(jié)構(gòu)內(nèi)的各個半導(dǎo)體元件以并聯(lián)或以矩陣型方式來組織，其結(jié)果是，每個半導(dǎo)體元件可以單獨地被選擇。


圖1A示出所謂的SNOR結(jié)構(gòu)(選擇性NOR)的簡化圖，其中，與具有“公共源極”構(gòu)造的NOR結(jié)構(gòu)相比，單個存儲元件SE1、SE2、...經(jīng)由各自的源極線SL1、SL2、...并經(jīng)由各自的漏極線DL1、DL2...選擇性地被驅(qū)動。該選擇性的驅(qū)動例如借助于各自的位線控制器BLC來實現(xiàn)，或者說所述位線控制器實現(xiàn)了公共的位線BL1、BL2。因為SNOR結(jié)構(gòu)與“均勻溝槽程序設(shè)計”(UCP)不依賴于預(yù)定的最小單元晶體管長度或溝槽長度，因此以這種方式能夠?qū)崿F(xiàn)半導(dǎo)體電路裝置的進一步壓縮或者更大規(guī)模的集成。
圖1B示出根據(jù)圖1A的SNOR結(jié)構(gòu)的傳統(tǒng)布局的簡化圖。根據(jù)圖1B，開關(guān)元件或存儲元件SE1、SE2被形成在具有基本上直帶型結(jié)構(gòu)的半導(dǎo)體襯底的有源區(qū)內(nèi)。按列排列的大量帶型有源區(qū)AA具有以行形式疊置其上的層堆?；蜃志€堆棧WL1、WL2、...，所述層堆棧和字線堆棧也以帶型方式被形成。因此，在這種帶型有源區(qū)AA和以帶型方式形成的字線堆棧WL之間的每一交叉點或重疊區(qū)域構(gòu)成大量開關(guān)元件或存儲元件SE。
為了使各自的漏極區(qū)D和源極區(qū)S接觸，接觸是必要的，上述接觸通常在有源區(qū)AA內(nèi)形成，但是它們常常也可以延伸到鄰接的隔離區(qū)STI(淺溝槽隔離)中。在另一處于其上的、優(yōu)選地是第一金屬化層的層中，現(xiàn)在針對各自的位線BL存在源極線SL1、SL2、...也存在漏極線DL1、DL2...。在這種情況下，漏極線經(jīng)由相應(yīng)的接觸KD被連接到有源區(qū)AA的相關(guān)的漏極區(qū)D，源極線SL以同樣方式經(jīng)由相應(yīng)的接觸KS被連接到相關(guān)的源極區(qū)S。
然而這種傳統(tǒng)位線結(jié)構(gòu)的缺點是由于附加的源極線，存在與“公共源極”結(jié)構(gòu)相比密度不止兩倍的金屬化，這對于更大規(guī)模的集成或進一步壓縮而言是一個限制因素。
因此，為了增加集成密度，已根據(jù)文獻DE 100 62 245 A1建議亞光刻地形成源極線和漏極線作為在隔離片上的間隔片，并且能夠通過帶有相應(yīng)開孔的附加的隔離層實現(xiàn)與相關(guān)的源極區(qū)和漏極區(qū)接觸。然而，由于在襯底表面上形成的并且平行平放的源極線和漏極線，因此空間要求還是相當(dāng)高的并且阻礙更大規(guī)模的集成。
圖2A和2B示出簡化等效電路圖，并且也示出另一傳統(tǒng)位線結(jié)構(gòu)的簡化剖視圖，如例如根據(jù)文獻US 6,438,030B1已知的那樣。
根據(jù)圖2A和2B，在這種情況下漏極線DL1、DL2、...再次作為表面位線被形成在襯底100的表面上，在該襯底中相互隔離的P型阱101、102、...被形成用于在半導(dǎo)體襯底中實現(xiàn)埋藏的源極線SL1、SL3、...。
為了使相應(yīng)的源極區(qū)S或1114、1112與源極線SL或P型阱101、102、...接觸連接，所謂的埋藏帶BS被形成為在源極區(qū)S或1114、1112內(nèi)的P型摻雜區(qū)1113，上述埋藏帶被連接到P型阱101或源極線。經(jīng)由硅化物層1116，開關(guān)元件或存儲元件SE的每一源極區(qū)被電連接到埋藏帶BS或1113，并因此被連接到P型阱101或埋藏的源極線。另一方面，根據(jù)圖2B的漏極區(qū)D或摻雜區(qū)1111和1115經(jīng)由接觸1118電連接到表面位線DL1。此外，每一P型阱或埋藏的源極線101經(jīng)由P型擴散區(qū)1010和相關(guān)的接觸電連接到在表面上路由的源極線SL1。
按此方式可以相當(dāng)大地增加集成密度，因為源極線的至少大部分作為P型阱區(qū)以“埋藏”的方式在半導(dǎo)體襯底中被形成，并且相應(yīng)地放松了對在襯底表面上金屬化的要求。
然而，在這種情況下的缺點是由于所需要的、但并未示出的間隔片，在存儲元件SE的字線堆棧上的通常由硅化物組成的連接層1116只有些微的重疊，并因此引起與P型阱101或與源極線的高接觸電阻。同樣地，P型阱101或埋藏的源極線的導(dǎo)電率也是一個限制因素，因為在P型阱101的低摻雜的情況下導(dǎo)電率相當(dāng)?shù)?，或者在P型阱101的高摻雜的情況下半導(dǎo)體元件的擊穿電壓相當(dāng)弱。
此外，文獻US 6,008,522公開了在溝槽內(nèi)形成的埋藏的位線，借助于向外擴散以自動對準(zhǔn)的方式在其上邊緣形成相應(yīng)的源極區(qū)和漏極區(qū)。
與該
背景技術(shù)：
相比，本發(fā)明基于提供位線結(jié)構(gòu)和相關(guān)的制造方法的目標(biāo)，其中在改善電特性的同時實現(xiàn)集成密度更大程度地增加。
根據(jù)本發(fā)明，該目標(biāo)在位線結(jié)構(gòu)方面通過權(quán)利要求1的特征來實現(xiàn)以及在方法方面通過權(quán)利要求9的措施來實現(xiàn)。
尤其通過應(yīng)用在襯底中形成的溝槽；在溝槽表面形成的第一溝槽隔離層；在第一溝槽隔離層表面上形成的并填充溝槽低段的第一溝槽填充層；在第一溝槽填充層表面上形成的第二溝槽隔離層；用于形成在第二溝槽隔離層表面上形成的并填充溝槽高段至少部分地直到襯底表面的埋藏的位線的第二導(dǎo)電溝槽填充層；在襯底表面中形成的第一導(dǎo)電型的第一摻雜區(qū)；至少一個被形成用于將第一摻雜區(qū)電連接到在第一摻雜區(qū)表面上的第二溝槽填充層、第一溝槽隔離層和第二溝槽填充層的第一導(dǎo)電連接層；至少一個在襯底表面中形成的第一導(dǎo)電型的第二摻雜區(qū)；在襯底表面和所填充的溝槽的表面上形成的表面電介質(zhì)；在表面電介質(zhì)的表面上形成的表面位線；以及至少一個被形成用于將表面位線連接到表面電介質(zhì)中的至少第二摻雜區(qū)的第二連接層，得到位線結(jié)構(gòu)，即使在亞100nm范圍中該位線結(jié)構(gòu)也能產(chǎn)生顯著地增加的集成密度，并且此外能夠?qū)崿F(xiàn)相鄰單元或開關(guān)元件或存儲單元的改善的隔離特性。此外，線電阻、尤其是埋藏的位線的電阻顯著降低，其結(jié)果是，可以實現(xiàn)具有提高的速度或降低的電源電壓的半導(dǎo)體器件。因為不需要附加的光刻面，所以能夠在使用標(biāo)準(zhǔn)方法的情況下實現(xiàn)位線結(jié)構(gòu)。此外可以以自動對準(zhǔn)方式形成大量元件，其結(jié)果是，進一步降低對于對準(zhǔn)精度的要求。
在將非導(dǎo)電材料、例如未摻雜多晶硅或SiO2用于第一溝槽填充層時，在此情況下得到大為改善的隔離特性和簡單的可制造性。在將導(dǎo)電材料、例如高摻雜多硅晶或金屬用于第一溝槽填充層時，此外可以改善溝槽的屏蔽特性而同時具有優(yōu)良的隔離特性。
優(yōu)選地，第二溝槽填充層在溝槽上段中在相對于要連接的第一摻雜區(qū)那側(cè)形成，而溝槽的另一側(cè)用第三溝槽隔離層填充，并且優(yōu)選地用淺溝槽隔離(STI)填充。以這種方式，得到進一步改善的隔離特性，其結(jié)果是，要形成的半導(dǎo)體元件或者存儲裝置的電特性能夠得到進一步改善。
優(yōu)選地，將結(jié)晶硅用于襯底，將高摻雜多晶硅用于第二溝槽填充層，并且將硅化物層用于第一連接層，其中至少在第二摻雜區(qū)上形成硅化物阻擋層，其結(jié)果是，埋藏的位線可以以自動對準(zhǔn)方式并且以最小接觸電阻連接到相關(guān)的摻雜區(qū)。
然而，作為一種替代方案，也可以使用虛(dummy)接觸以取代硅化物層，其中形成第一和第二電介質(zhì)層用于表面電介質(zhì)，只在第一電介質(zhì)層形成該虛接觸。因此，對于在標(biāo)準(zhǔn)過程相應(yīng)地沒有硅化物阻擋層沉積并且沒有轉(zhuǎn)化為硅化物的情況下，因此得到摻雜區(qū)與埋藏的位線的極其有效的替代接觸連接。
優(yōu)選地，襯底具有多層阱結(jié)構(gòu)，其中溝槽超過最低的阱凸出到襯底中，并且第二溝槽隔離層位于襯底表面和第一阱的下側(cè)之間的水平面上。以此方式可以進一步改善相鄰單元之間的隔離特性，其中尤其是通過溝槽下段中的導(dǎo)電溝槽填充層，可以可靠地防止寄生晶體管、閉鎖效應(yīng)和擊穿效應(yīng)，并且可以進一步改善電特性。
關(guān)于位線結(jié)構(gòu)的制造方法，尤其是制備襯底；在襯底中形成溝槽；在溝槽的溝槽表面上形成第一溝槽隔離層；在溝槽下段中的溝槽隔離層表面上形成第一導(dǎo)電溝槽填充層；在第一溝槽填充層表面上形成第二溝槽隔離層；在第二溝槽隔離層表面上形成第二導(dǎo)電溝槽填充層作為埋藏的位線，該第二導(dǎo)電溝槽填充層至少局部地填充溝槽上段直到襯底表面；在襯底表面中形成至少一個第一和第二滲雜區(qū)；形成至少一個用于將至少一個第一摻雜區(qū)電連接到第二溝槽填充層的第一導(dǎo)電連接層；在表面電介質(zhì)中形成至少一個第二導(dǎo)電連接層；以及在襯底電介質(zhì)表面上以這種方式形成表面位線，即它與至少一個第二連接層接觸。
本發(fā)明的其它有利的改進方案在其它從屬權(quán)利要求中被表征。
下面基于示例性實施例參考附圖來更詳細地描述本發(fā)明。
其中圖1A和1B示出在SNOR存儲電路內(nèi)的傳統(tǒng)位線結(jié)構(gòu)的布局的簡化等效電路圖和簡化平面圖；圖2A和2B示出另一傳統(tǒng)位線結(jié)構(gòu)的簡化等效電路圖和相關(guān)的剖面圖；圖3示出具有根據(jù)本發(fā)明的位線結(jié)構(gòu)的半導(dǎo)體電路布局的簡化平面圖；
圖4A-4C示出根據(jù)圖3的半導(dǎo)體電路布置的簡化剖面圖，用于說明按照第一示例性實施例的位線結(jié)構(gòu)；圖5示出半導(dǎo)體電路布置的簡化剖面圖，用于說明按照第二示例性實施例的位線結(jié)構(gòu)；圖6A-10C示出半導(dǎo)體電路布置的簡化剖面圖，用于說明根據(jù)第三示例性實施例的位線結(jié)構(gòu)的制造中的基本方法步驟；以及圖11A-11C示出半導(dǎo)體電路布置的簡化剖面圖，用于說明根據(jù)第四示例性實施例的位線結(jié)構(gòu)。
圖3示出用于說明根據(jù)本發(fā)明的位線結(jié)構(gòu)的布局的簡化平面圖，正如它例如可以用在SNOR半導(dǎo)體存儲電路內(nèi)那樣。在這種情況下，相同的附圖標(biāo)記標(biāo)明與圖1和圖2中的那些元件或?qū)酉嗤蛳鄳?yīng)的元件或?qū)印?br> 根據(jù)圖3，在具有例如半導(dǎo)體襯底并優(yōu)選地具有結(jié)晶硅的襯底中，借助于大量帶型溝槽隔離T，在襯底中以列的方式形成大量帶型有源區(qū)AA。正如在根據(jù)圖1B的現(xiàn)有技術(shù)中那樣，字線堆棧WL以行的方式垂直于襯底表面上的上述帶型有源區(qū)AA而形成，其中，為了實現(xiàn)例如非易失性存儲單元SE，上述字線棧堆具有第一隔離層、例如柵極氧化物層或隧道層；電荷存儲層、例如浮動?xùn)牛坏诙綦x層，例如ONO層序列；和作為實際的驅(qū)動字線的控制層。為了隔離的目的，在字線堆棧WL的側(cè)壁形成側(cè)壁隔離層或間隔片SP。因此，在有源區(qū)AA和字線堆棧WL之間的每一交叉點或重疊點上形成開關(guān)元件或非易失性存儲元件SE，其中為了實現(xiàn)場效晶體管結(jié)構(gòu)，上述元件具有作為在字線堆棧側(cè)的第一和第二摻雜區(qū)的漏極區(qū)D和源極區(qū)S。
然而，為了實現(xiàn)具有改善的電特性的、根據(jù)本發(fā)明的區(qū)域優(yōu)化的半導(dǎo)體電路，包含源極線和漏極線對SL和DL的位線結(jié)構(gòu)現(xiàn)在并非專有地在襯底表面上的金屬化平面中被形成，而是首先作為在襯底之內(nèi)的溝槽T中的埋藏的位線或源極線SL并且其次作為優(yōu)選地在襯底表面之上的第一金屬化平面中的表面位線或漏極線DL而形成。
更準(zhǔn)確地說，埋藏的位線SL被嵌入溝槽隔離或溝槽T的上段中，并且經(jīng)由局部形成的第一連接層11連接到應(yīng)接觸連接的源極區(qū)S。另一方面，例如在第一金屬化平面中形成的表面位線或漏極線DL經(jīng)由接觸13連接到開關(guān)元件SE的相關(guān)的漏極區(qū)D。以這種方式得到就區(qū)域要求而言最優(yōu)化的位線結(jié)構(gòu)，并且其中不僅顯著降低間距尺寸(結(jié)構(gòu)寬度+結(jié)構(gòu)間距)，而且還顯著改善介電性能，并且尤其還顯著改善隔離特性。
根據(jù)圖3，表面位線DL以帶型方式形成在有源區(qū)AA之上。由于這種直線帶狀設(shè)計，這些可以以相對簡單的方式光刻地被確定，為此，它們尤其對于亞100nm結(jié)構(gòu)來說具有重要意義。然而，原則上它們還可以具有不同的形式。
圖4示出根據(jù)圖3的沿剖面AA的簡化剖面圖，相同的附圖標(biāo)記再次標(biāo)明相同的元件或?qū)?，并且在下面省略重?fù)的描述。為了簡化，尤其是中間電介質(zhì)以及漏極線的在襯底表面上更加外延地形成的層未被示出。
根據(jù)圖4，半導(dǎo)體襯底具有多層結(jié)構(gòu)或者多阱結(jié)構(gòu)，其中在襯底內(nèi)除了靠近表面的第一P型阱101之外還形成第二深n型阱10O。這樣一種多阱結(jié)構(gòu)尤其就其屏蔽效應(yīng)及其隔離特性而言是有利的，因為在襯底的這些區(qū)中也可以例如借助于空間電荷區(qū)形成足夠的隔離層，并且此外可實現(xiàn)復(fù)雜的結(jié)構(gòu)。
于是，在半導(dǎo)體襯底內(nèi)或在有關(guān)的層或阱100和101內(nèi)形成溝槽T，這些溝槽至少突出超過第一阱101，并在其溝槽壁具有溝槽隔離層2。在溝槽T的下段內(nèi)，隨后以這樣的方式在溝槽隔離層2的表面上形成第一溝槽填充層3，即第一溝槽填充層3完全填滿該溝槽的下段。在這種情況下，優(yōu)選地使用高摻雜多晶半導(dǎo)體材料，原則上也可使用諸如金屬的其它導(dǎo)電材料或諸如未摻雜的半導(dǎo)體材料或絕緣材料(SiO2)等非導(dǎo)電材料。尤其是半導(dǎo)體材料在這種情況下能以特別簡單的方式并且在深溝槽內(nèi)不形成不希望的間隙或空隙的情況下沉積。因此，上述第一溝槽填充層3基本上用于改善相鄰單元之間的隔離或屏蔽，并且尤其防止寄生晶體管沿著溝槽在襯底方向上出現(xiàn)或者寄生晶體管沿著溝槽從一個單元陣列到相鄰單元陣列出現(xiàn)。由此也以相同方式可靠地防止擊穿或閉鎖效應(yīng)。
為了實現(xiàn)高度隔離第一溝槽填充層3，在其表面形成第二溝槽隔離層4，該第一溝槽填充層3的水平面或其相對高度優(yōu)選地位于襯底表面和第一阱101的下側(cè)之間。因此尤其可以在所述的多阱結(jié)構(gòu)中進一步改善隔離特性。
此外，根據(jù)圖4A-4C，用于形成實際的埋藏的位線的第二導(dǎo)電溝槽填充層在第二溝槽隔離層4的表面上以這樣的方式形成，即填充溝槽T的上段至少部分地直到襯底表面。所使用的第二溝槽填充層5再一次優(yōu)選地是高摻雜的多晶半導(dǎo)體材料，但是它也可以形成替代的導(dǎo)電材料并且尤其是上段中的金屬。
根據(jù)圖4A和4B，第二溝槽填充層5只在溝槽T的上段的一半內(nèi)形成，而溝槽的另一半用第三溝槽隔離層6來填充，該第三溝槽隔離層6優(yōu)選地通過STI法(淺溝槽隔離)由HDP-SiO2(高密度等離子體)組成。溝槽T的上段利用導(dǎo)電的第二溝槽填充材料的僅僅部分填充也使得可以進一步改善該區(qū)域中的隔離特性，這尤其對于亞100nm結(jié)構(gòu)來說具有重要性。
此外，根據(jù)圖4C，所謂的字線堆棧WL在襯底表面上形成，其中在非易失性存儲元件的情況下，該字線堆棧具有第一隔離層或隧道層9A、電荷存儲層9B、第二隔離層或ONO層序列9C和控制層9D，并且相應(yīng)地用圖案表示。另外，為了實現(xiàn)用于第一導(dǎo)電型n+的漏極區(qū)D和源極區(qū)S的第一和第二摻雜區(qū)8，間隔片SP可以按已知方式在字線堆棧WL的側(cè)壁上被形成。
于是，根據(jù)第一示例性實施例，為了形成用于將第一摻雜區(qū)S電連接到第二摻雜區(qū)D的表面上的第二溝槽填充層5的自動對準(zhǔn)第一導(dǎo)電連接層11的目的，形成硅化物阻擋層10，上述硅化物阻擋層可靠地防止未被覆蓋的半導(dǎo)體材料或硅轉(zhuǎn)化為硅化物。在整個區(qū)域形成可轉(zhuǎn)化為硅化物的材料之后，因此可轉(zhuǎn)化為硅化物的材料轉(zhuǎn)變?yōu)楣杌镏辉诎雽?dǎo)體材料的未被覆蓋的位置處實現(xiàn)，其結(jié)果為，以自動對準(zhǔn)的方式得到用于第一摻雜區(qū)S的第一導(dǎo)電連接層11。因此，尤其對于由多晶硅組成的溝槽填充層5的情況，第一摻雜區(qū)S可以以自動對準(zhǔn)的方式經(jīng)由第一連接層11被連接到第二溝槽填充層5或具有凸出的連接接觸的埋藏的位線。因此，對于控制層9D也由多晶半導(dǎo)體材料組成的情況，高導(dǎo)電控制層9E也可以額外地在該控制層9D的表面上被形成，從而進一步改善字線堆棧內(nèi)的導(dǎo)電率。
在這種情況下，第一和第二摻雜區(qū)S和D再次以自動對準(zhǔn)的方式借助離子植入來形成。
隨后在襯底表面上或字線堆棧表面上形成表面電介質(zhì)12，硅化物阻擋層10和第一連接層11、表面位線或漏極線DL依次在上述表面電介質(zhì)的表面上形成。為了將表面位線DL連接到第二摻雜區(qū)D，優(yōu)選地以傳統(tǒng)的接觸的形式在表面電介質(zhì)上形成第二連接層13。
圖5示出半導(dǎo)體電路裝置的簡化剖面圖，用于說明根據(jù)第二示例性實施例的位線結(jié)構(gòu)，相同的附圖標(biāo)記標(biāo)明相同的層或元件或者對應(yīng)于圖1-4中的那些層或元件，并且以下省略重復(fù)的描述。
根據(jù)圖5，取代根據(jù)圖4A以自動對準(zhǔn)的方式形成的第三溝槽隔離層6，也可以優(yōu)選地借助于淺溝槽隔離(STI)在襯底表面上在深溝槽T的上段中形成非自動對準(zhǔn)的第三溝槽隔離層6。
圖6A-10C示出沿著根據(jù)圖3的相應(yīng)剖面A-A、B-B和C-C的簡化剖面圖，用于說明根據(jù)第三示例性實施例的位線結(jié)構(gòu)的制造中的基本方法步驟，相同的附圖標(biāo)記再次標(biāo)明與圖1-5中的那些元件和層相同或相應(yīng)的元件或?qū)?，并且以下省略重?fù)的描述。
因此，根據(jù)圖6A-6C，在例如借助于離子植入實現(xiàn)的在半導(dǎo)體襯底1中形成第一P型阱101和第二n型阱100之后，首先利用形成圖案的第一硬掩模層HM1和處于其下的襯墊氧化物PO形成深溝槽T。優(yōu)選地在這種情況下執(zhí)行在用于形成深溝槽的DRAM制造中所使用的方法，但是，有關(guān)的溝槽不是局部被限定的溝槽，而是伸長的隔離溝槽T。
隨后，優(yōu)選地所謂的襯墊氧化物形式的第一溝槽隔離層2例如在溝槽T的溝槽表面上熱成形。第一硬掩模HM1具有例如Si3N4，而SiO2優(yōu)選地被用于第一溝槽隔離層2和襯墊氧化物。
根據(jù)圖7A-7C，隨后第一導(dǎo)電或非導(dǎo)電溝槽填充層3在溝槽T的下段中的溝槽隔離層2的表面上被形成，優(yōu)選地利用例如高摻雜或未摻雜的多晶硅或某些其它導(dǎo)電或不導(dǎo)電材料來完全填充溝槽T，并且執(zhí)行隨后的回蝕步驟。
隨后，第二溝槽隔離層4在第一溝槽填充層3的表面上被形成，其中在將多晶硅用于第一溝槽填充層3的情況下氧化物層優(yōu)選地借助熱處理而生長。為了形成作為第二溝槽隔離層4的表面上的埋藏位線SL的第二導(dǎo)電溝槽填充層5，其中該第二導(dǎo)電溝槽填充層5填充溝槽T的上段至少部分地直到襯底表面，例如執(zhí)行另外的沉積過程，用于借助多晶硅來填充上段中的第二溝槽填充層5，隨后回蝕直到襯底表面，其中由Si3N4組成的第一硬掩模層HM1最后被去除或剝離。
隨后，根據(jù)圖8A-8C，利用第二硬掩模層HM2，例如借助標(biāo)準(zhǔn)STI法，將溝槽填充層的不需要的部分從上溝槽段中去除，其中所述第二硬掩模層HM2也又具有Si3N4，并且尤其是至少部分地覆蓋被設(shè)置用于埋藏的位線的溝槽填充層5。作為替代方案，在該時間點在未被覆蓋的區(qū)域中可以進一步形成氧化物層(未示出)，因此在未被覆蓋的淺溝槽內(nèi)形成另外的襯墊氧化物。
根據(jù)圖9A-9C，現(xiàn)在使第二硬掩模層HM2經(jīng)受所謂的回蝕，因此該層被部分地回蝕并且邊緣呈圓形。隨后例如借助HDP法(高密度等離子體)沉積優(yōu)選地作為淺溝槽隔離層(STI)的第三溝槽隔離層6，其結(jié)果是現(xiàn)在溝槽T的未被覆蓋的上段再次被填充。為了去除殘余的襯墊氧化物層PO并且也去除殘余的第二硬掩模層HM2，可以利用隨后的HF浸漬來執(zhí)行化學(xué)機械拋光(CMP)。
此外，在該時間點，在未示出的半導(dǎo)體襯底段內(nèi)，例如可以實現(xiàn)高電壓電介質(zhì)，并且優(yōu)選地去除圖中示出的相關(guān)單元區(qū)域上該高電壓電介質(zhì)的第一部分。隨后根據(jù)圖9A-9C，第一表面隔離層7優(yōu)選地可以熱生長，在此情況下在高電壓區(qū)域內(nèi)形成高電壓電介質(zhì)的第二部分，并且在現(xiàn)有的相關(guān)單元區(qū)域中、尤其是在有源區(qū)AA的表面上可以形成極薄的柵極電介質(zhì)或隧道隔離層(TOX)，它同時在高摻雜溝槽填充層5的區(qū)域內(nèi)(由于較高的生長速率)具有顯著較高的厚度，并因此可靠地防止有源場效應(yīng)晶體管結(jié)構(gòu)的產(chǎn)生。以此方式，在有源區(qū)AA之上通常所要求的極薄的隧道氧化物層只借助于一個方法步驟獲得，而在高摻雜多晶硅溝槽填充層5上借助于顯著較厚的層來實現(xiàn)可靠的鈍化。
最后，根據(jù)圖10A-10C，借助于傳統(tǒng)方法，例如形成具有可選地被附加形成的第一隔離層9A、電荷存儲層9B、第二隔離層或ONO層序列9C和控制層9D的字線堆棧WL，并且該字線堆棧WL設(shè)置有間隔片或側(cè)壁隔離層SP。
隨后在第二摻雜區(qū)D的區(qū)域中形成硅化物阻擋層10，其中該硅化物阻擋層通常在整個區(qū)域上沉積，隨后通過光刻形成圖案。該硅化物阻擋層10優(yōu)選地包含Si3N4層。
在形成上述硅化物阻擋層10之前，通常優(yōu)選地借助離子植入以自動對準(zhǔn)的方式利用襯底表面中的字線堆棧WL或有關(guān)的間隔片SP來形成摻雜區(qū)8作為高摻雜的第一或源極區(qū)S和第二或漏極區(qū)D。
為了形成用于將第一摻雜區(qū)或源極區(qū)S電連接到第二溝槽填充層5或埋藏的位線SL的第一導(dǎo)電連接層11，例如首先在整個區(qū)域上沉積可轉(zhuǎn)化為硅化物的材料或可轉(zhuǎn)化為硅化物的金屬層、例如鈷、鎳或鉑。隨后在使用用于形成高導(dǎo)電第一連接區(qū)11和字線堆棧WL的高導(dǎo)電控制層9E的可轉(zhuǎn)化為硅化物的材料情況下，實現(xiàn)半導(dǎo)體材料的表面層的轉(zhuǎn)換，其中在不與半導(dǎo)體材料(硅)接觸的表面上、也就是說在被硅化物阻擋層10和其它層覆蓋的區(qū)域上不形成硅化物，而是所沉積的材料(金屬)繼續(xù)存在，因此所沉積的(但沒有轉(zhuǎn)化為硅化物的)金屬層可以借助于優(yōu)選地濕化學(xué)蝕刻法有選擇地被回蝕。以此方式，單個掩模或掩模層可以被用來自動對準(zhǔn)地形成第一連接層11和高導(dǎo)電控制層9E。
隨后，形成表面電介質(zhì)12作為襯底表面上的中間電介質(zhì)，并且在那里產(chǎn)生傳統(tǒng)接觸形式的第二導(dǎo)電連接層13。接觸或連接層13優(yōu)選地包含通向第二摻雜區(qū)D的接觸孔或者通道，其中TiN層優(yōu)選地被形成為阻擋層，該阻擋層具有作為填充層的W層。最后，在表面電介質(zhì)12的表面上、即在第一金屬化平面中，導(dǎo)電層在整個區(qū)域上沉積并且以這樣一種方式形成圖案，使得產(chǎn)生表面位線或漏極線DL，該表面位線或漏極線DL經(jīng)由接觸13與第二摻雜區(qū)或漏極區(qū)D相接觸。
以這種方式得到具有優(yōu)良的電特性的位線結(jié)構(gòu)，因為埋藏的位線5具有非常高的導(dǎo)電率，并且經(jīng)由第一連接層11最佳地連接到其有關(guān)的摻雜區(qū)S，其中利用第一溝槽填充層3填充的溝槽下段能夠?qū)崿F(xiàn)單元區(qū)域之間的優(yōu)良的隔離或屏蔽，尤其是可靠地防止半導(dǎo)體襯底內(nèi)的寄生效應(yīng)。
圖11A-11C示出用于說明根據(jù)第四示例性實施例的位線結(jié)構(gòu)的半導(dǎo)體電路布置的簡化剖面圖，相同的附圖標(biāo)記標(biāo)明與圖1-10中的那些元件或?qū)酉嗤蛳鄳?yīng)的元件或?qū)?，并在以下省略重?fù)的描述。
根據(jù)圖11A-11C，除了上述作為高導(dǎo)電第一連接層11的硅化物層之外也可以將所謂的虛接觸用作第一連接層13A。因此，如果在標(biāo)準(zhǔn)方法中沒有硅化物阻擋層10可供使用，而可以使用可轉(zhuǎn)化為硅化物的材料，則也可以借助所謂的虛接觸13來實現(xiàn)第一連接層。
為此，表面電介質(zhì)只須具有第一電介質(zhì)層12A和在其上形成的第二電介質(zhì)層12B，其中虛接觸13A借助于用于制造僅處于半導(dǎo)體襯底或電路中這樣的位置上的第一電介質(zhì)層12A中的接觸的傳統(tǒng)方法來形成，在這些位置上第二溝槽填充層5應(yīng)當(dāng)與第一摻雜區(qū)S電連接。在這種情況下，在第一電介質(zhì)層12A內(nèi)光刻形成接觸孔之后，再次可以填充TiN阻擋層以及W填充層，隨后為了避免短路，在其上形成第二電介質(zhì)層12B。在這種情況下，可能存在的隔離層7可以被去除，其結(jié)果是，利用標(biāo)準(zhǔn)方法再次得到高導(dǎo)電接觸連接。在這種情況下，又借助傳統(tǒng)的接觸方法通過在應(yīng)接觸連接的第二摻雜區(qū)D的位置上的第一和第二電介質(zhì)層12A和12B內(nèi)形成接觸孔或通道來形成第二連接層13B，并且以已知方式用導(dǎo)電材料來填充。
以上基于非易失性SNOR半導(dǎo)體存儲電路描述了本發(fā)明。然而本發(fā)明并不局限于此，而同樣包括具有相應(yīng)的位線結(jié)構(gòu)的其它半導(dǎo)體電路。此外，本發(fā)明不局限于上述硅半導(dǎo)體襯底和有關(guān)材料，而是同樣包含具有相應(yīng)的摻雜或隔離可能性的替代的半導(dǎo)體材料。同樣地，也可以相應(yīng)地交換源極區(qū)和漏極區(qū)以及有關(guān)的源極線和漏極線。
權(quán)利要求
1.一種位線結(jié)構(gòu)，包括襯底(1，100，101)，在該襯底中形成深溝槽(T)；第一溝槽隔離層(2)，其形成在溝槽表面上；第一溝槽填充層(3)，其形成在所述第一溝槽隔離層(2)的表面上并填充所述溝槽(T)的下段；第二溝槽隔離層(4)，其形成在所述第一溝槽填充層(3)的表面上；用于形成埋藏的位線(SL)的第二導(dǎo)電溝槽填充層(5)，其形成在所述第二溝槽隔離層(4)的表面上并填充所述溝槽(T)的上段至少部分地直到所述襯底表面，；至少一個第一導(dǎo)電型(n)的第一摻雜區(qū)(8，S)，其形成在所述襯底(101)的表面中；至少一個第一導(dǎo)電連接層(11，13A)，其被形成用于將所述第一摻雜區(qū)(S)電連接到在所述第一摻雜區(qū)(8，S)的表面上的第二溝槽填充層(5，SL)、所述第一溝槽隔離層(2)和第二溝槽填充層(5，SL)；至少一個第一導(dǎo)電型(n)的第二摻雜區(qū)(8，D)，其形成在所述襯底(101)的表面中；表面電介質(zhì)(7，10，12，12A，12B)，其形成在所述襯底(101)的表面上和所填充的溝槽(T)的表面上；表面位線(DL)，其形成在所述表面電介質(zhì)的表面上；和至少一個第二連接層(13)，其被形成用于將所述表面位線(DL)連接到所述表面電介質(zhì)中的至少第二摻雜區(qū)(8，D)。
2.根據(jù)權(quán)利要求1所述的位線結(jié)構(gòu)，其特征在于，所述第一溝槽填充層(3)具有非導(dǎo)電材料或?qū)щ姴牧稀?br> 3.根據(jù)權(quán)利要求1或2所述的位線結(jié)構(gòu)，其特征在于，所述第二溝槽填充層(5)形成在所述溝槽(T)的相對于要被連接的所述第一摻雜區(qū)(S)的一側(cè)的上段中，以及所述溝槽(T)的另一側(cè)用第三溝槽隔離層(6)來填充。
4.根據(jù)權(quán)利要求3所述的位線結(jié)構(gòu)，其特征在于，所述第三溝槽隔離層(6)作為淺溝槽隔離形成在襯底表面上。
5.根據(jù)權(quán)利要求1到4之一所述的位線結(jié)構(gòu)，其特征在于，所述襯底(1，100，101)具有結(jié)晶硅，所述第二溝槽填充層(5)具有高摻雜多晶硅，以及所述第一連接層(11)具有硅化物，其中至少在所述第二摻雜區(qū)(D)上形成硅化物阻擋層(10)。
6.根據(jù)權(quán)利要求1到4之一所述的位線結(jié)構(gòu)，其特征在于，所述表面電介質(zhì)具有第一和第二電介質(zhì)層(12A，12B)，以及所述第一連接層(13A)作為虛接觸只形成在所述第一電介質(zhì)層(12A)中。
7.根據(jù)權(quán)利要求1到6之一所述的位線結(jié)構(gòu)，其特征在于，所述第一和第二溝槽隔離層(2，4)具有二氧化硅。
8.根據(jù)權(quán)利要求1到7之一所述的位線結(jié)構(gòu)，其特征在于，所述襯底具有至少一個第二導(dǎo)電型(p)的第一阱(101)，所述溝槽(T)凸出至少超過所述第一阱(101)，以及所述第二溝槽隔離層(4)位于襯底表面和所述第一阱(101)的下側(cè)之間的水平面上。
9.根據(jù)權(quán)利要求8所述的位線結(jié)構(gòu)，其特征在于，所述襯底還具有第一導(dǎo)電型(n)的第二阱(101)，所述至少一個第一阱(101)位于該第二阱內(nèi)，以及所述溝槽(T)凸出超過所述第二阱(100)。
10.根據(jù)權(quán)利要求1到9之一所述的位線結(jié)構(gòu)，其特征在于，所述至少一個第一摻雜區(qū)是非易失性半導(dǎo)體存儲單元的源極區(qū)(S)，而所述至少一個第二摻雜區(qū)是非易失性半導(dǎo)體存儲單元的漏極區(qū)(D)，其中所述非易失性半導(dǎo)體存儲單元作為字線堆棧(WL)具有第一隔離層(9A)、電荷存儲層(9B)、第二隔離層(9C)和控制層(9D)。
11.一種用于制造位線結(jié)構(gòu)的方法，包含以下步驟a)制備襯底(1，100，101)；b)在所述襯底內(nèi)形成溝槽(T)；c)在所述溝槽(T)的溝槽表面上形成第一溝槽隔離層(2)；d)在所述溝槽(T)的下段中的溝槽隔離層(2)的表面上形成第一溝槽填充層(3)；e)在所述第一溝槽填充層(3)的表面上形成第二溝槽隔離層(4)；f)在所述第二溝槽隔離層(4)的表面上形成第二導(dǎo)電溝槽填充層(5)作為埋藏的位線(SL)，其中所述第二導(dǎo)電溝槽填充層(5)至少部分地填充所述溝槽(T)的上段直到襯底表面；g)在所述襯底表面上形成至少一個字線堆棧(WL)；h)在所述襯底表面中形成至少一個第一和一個第二摻雜區(qū)(S，D)；i)形成至少一個第一導(dǎo)電連接層(11)，用于將所述至少一個第一摻雜區(qū)(S)電連接到所述第二溝槽填充層(5)；j)在所述襯底表面上形成表面電介質(zhì)(12)；k)在所述表面電介質(zhì)(12)中形成至少一個第二導(dǎo)電連接層(13)；以及1)以這樣的方式在所述表面電介質(zhì)(12)的表面上形成表面位線(DL)，使得其與所述至少一個第二連接層(13)接觸。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，在步驟d)中，沉積非導(dǎo)電或?qū)щ姴牧献鳛樗鰷喜?T)內(nèi)的第一溝槽填充層(3)，并對其進行回蝕。
13.根據(jù)權(quán)利要求11或12所述的方法，其特征在于，在步驟f)中，在所述溝槽(T)的上段中，在一側(cè)去除所述第二溝槽填充層(5)直到所述第二溝槽隔離層(4)，并填充第三溝槽隔離層(6)。
14.根據(jù)權(quán)利要求13所述的方法，其特征在于，在步驟f)中，所述第三溝槽隔離層(6)借助STI方法來形成。
15.根據(jù)權(quán)利要求11到14之一所述的方法，其特征在于，在步驟a)中，將結(jié)晶硅用作所述襯底，在步驟f)中，沉積高摻雜多晶硅作為所述第二溝槽填充層(5)，以及在步驟i)中，從可轉(zhuǎn)化為硅化物的材料轉(zhuǎn)變?yōu)楣杌镒鳛樗龅谝贿B接層(11)，其中已在所述第二摻雜區(qū)(D)上形成硅化物阻擋層(10)。
16.根據(jù)權(quán)利要求11到15之一所述的方法，其特征在于，在步驟j)中，形成第一和第二電介質(zhì)層(12A，12B)，并形成第一連接層(13A)作為只在所述第一電介質(zhì)層(12A)內(nèi)的虛接觸。
17.根據(jù)權(quán)利要求11到16之一所述的方法，其特征在于，在步驟c)和步驟e)中，形成SiO2作為所述第一和第二溝槽隔離層(2，4)。
18.根據(jù)權(quán)利要求11到17之一所述的方法，其特征在于，在步驟a)中，在所述襯底中形成至少一個第二導(dǎo)電型(P)的第一阱(101)；在步驟b)中，所述溝槽(T)凸出至少超過所述第一阱(101)，以及在步驟e)中，在襯底表面和所述第一阱(101)的下側(cè)之間的水平面上形成第二溝槽隔離層(4)。
19.根據(jù)權(quán)利要求18所述的方法，其特征在于，在步驟a)中，此外還在所述襯底中形成第一導(dǎo)電型(n)的第二阱(100)，其中所述至少一個第一阱位于所述第二阱內(nèi)，以及在步驟b)中，所述溝槽凸出超過所述第二阱(100)。
20.根據(jù)權(quán)利要求11到19之一所述的方法，其特征在于，在步驟g)中，形成第一隔離層(9A)、電荷存儲層(9B)、第二隔離層(9C)和控制層(9D)，并使其形成圖案以便實現(xiàn)所述至少一個字線堆棧(WL)。
全文摘要
本發(fā)明涉及包含表面位線和埋藏的位線(5，SL)的位線結(jié)構(gòu)，其中該埋藏的位線形成在溝槽(T)的上段中，并經(jīng)第一連接層(11)連接到有關(guān)的第一摻雜區(qū)(S)。此外，通過第二溝槽隔離層(4)與該埋藏的位線(5，SL)隔離的第一溝槽填充層(3)處于溝槽(T)的下段中。
文檔編號H01L27/115GK1788343SQ200480013022
公開日2006年6月14日 申請日期2004年4月21日 優(yōu)先權(quán)日2003年5月14日
發(fā)明者R·卡科施克, F·舒勒, G·滕佩爾 申請人:因芬尼昂技術(shù)股份公司