專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型是有關(guān)于一種半導體裝置，特別是有關(guān)于一種于半導體基底的鑲嵌式結(jié)構(gòu)。
背景技術(shù)：
自從半導體裝置在數(shù)十年前第一次問世以來，其組件尺寸即不斷地向下微縮。目前的芯片制程設(shè)備可量產(chǎn)0.18微米，甚至0.15微米尺寸的裝置，而下一世代的設(shè)備，將可很快地量產(chǎn)更微尺寸的裝置。
然而，由于組件尺寸的微縮，也使各種問題因應而生，例如，通道長度的縮短，雖一方面可達到降低通道電阻的效果，但另方面，則會產(chǎn)生短通道效應的問題。此外，由于組件尺寸的微縮，各種寄生組件產(chǎn)生的比例相對提高，例如，在一MOS晶體管中，源/漏極的接合電容會因此升高，影響操作速度。
另一方面，柵極與用來連接晶體管的鄰近導電插栓之間寄生電容的增加尚未被視為是問題，但根據(jù)本實用新型人的研究，此寄生電容的增加將會成為裝置在極度縮小化過程中的一大瓶頸。此外，由于兩鄰近的連接插栓在位置上相當接近，彼此之間的寄生電容亦會增加。
習知技術(shù)中已有述及降低源/漏極接合電容的方法，但尚未解決有關(guān)于柵極與導電插栓或相鄰導電插栓之間寄生電容的問題，例如，美國專利第6,383,883號中所揭示利用雙重布植以降低源/漏極接合電容的方法，或如美國專利第6,198,142號中所揭示一種極小接合電容的MOS晶體管，或再如美國專利第6,570,217號中所揭示降低接合電容的方法，其提供一具有一凹槽的硅基底，該凹槽位于MOS晶體管通道區(qū)的下方。
本實用新型成功降低了柵極與連接插栓之間以及兩相鄰連接插栓之間的寄生電容，使裝置的極度縮小化，得以持續(xù)進行。當其通道長度下降至0.13微米或更小的深次微米裝置，致使RC延遲大幅增加時，本實用新型的改善效果即會顯得格外重要。

發(fā)明內(nèi)容
有鑒于此，本實用新型的目的在于提供一種具有一深次微米信道長度的半導體裝置。
本實用新型的另一目的在于提供一種深次微米的裝置，可解決柵極與連接插栓之間寄生電容的問題。
本實用新型的另一目的在于提供一種深次微米的裝置，可解決兩相鄰連接插栓之間寄生電容的問題。
為達成上述目的，在鄰近該半導體裝置的區(qū)域設(shè)置一低介電常數(shù)材質(zhì)，該低介電常數(shù)材質(zhì)是設(shè)置于柵極與導電插栓之間或兩空間上鄰近的導電插栓之間，以降低寄生電容。盡管低介電常數(shù)材質(zhì)已被廣泛使用于內(nèi)聯(lián)機之間，以降低RC延遲，但至今并未見于使用在上述所陳的位置。目前，設(shè)置于該位置的絕緣材質(zhì)，是氧化硅或相關(guān)的硅化玻璃如介電常數(shù)值介于3.9～4.2的硼磷硅玻璃。
為達成上述目的，本實用新型提供一種半導體裝置，包括一基底；一裝置，包括一柵極，于該基底上；一導電插栓，鄰近該柵極且與該裝置產(chǎn)生電性連接；以及一低介電常數(shù)材質(zhì)，設(shè)置于該柵極與該導電插栓之間。
本實用新型另提供一種半導體裝置，包括一基底；兩空間上鄰近的裝置，于該基底上，并以該等裝置間的一隔離組件隔離；兩鄰近的導電插栓，設(shè)置于上述兩空間上鄰近的裝置之間，并分別與每一裝置產(chǎn)生電性連接；以及一低介電常數(shù)材質(zhì)，設(shè)置于上述兩鄰近連接插栓之間。


圖1是根據(jù)本實用新型的第一實施例，一半導體裝置的剖面示意圖，一低介電常數(shù)絕緣層設(shè)置于柵極與相鄰的連接插栓之間，以降低寄生電容。
圖2是根據(jù)本實用新型的第二實施例，一半導體裝置的剖面示意圖，一低介電常數(shù)絕緣層設(shè)置于兩相鄰的連接插栓之間，以降低寄生電容。
符號說明100～基底；110～淺溝槽隔離區(qū)；120、120a、120b～MOS晶體管；122～柵極；124～源/漏極區(qū)；126～閘介電層；128～間隙壁；130～緩沖層；140～低介電常數(shù)介電層；150、150a、150b～接觸開口；160、160a、160b～導電插栓；d1～122與160的間距；d2～160a與160b的間距。
具體實施方式
為讓本實用新型的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下在本說明書中，例如，“覆蓋該基底”，“該層上”，或“該薄膜上”等的描述，是簡單指出與上述各層表面處的相對位置關(guān)系，其省略存在于層間的各層，因此，透過上述描述方式，不但可指出與上述各層直接接觸的各層，亦可表明一或多層薄層與其非接觸的狀態(tài)。另此處所使用的“低介電常數(shù)”一詞，表示該介電常數(shù)是低于傳統(tǒng)氧化硅的介電常數(shù)，較佳者為，介電常數(shù)低于3.3，更佳者為，低于2.8。
實施例1請參閱圖1說明本實用新型的一較佳實施例。
如圖1所示，提供一具有一場效MOS晶體管120以及一位于晶體管120鄰近區(qū)域的低介電常數(shù)介電層140的半導體基底100?；?00較佳是由晶格排列方向為(100)的P-型單晶硅所構(gòu)成，且于MOS晶體管120的通道區(qū)中可包含缺陷的半導體晶格，以增加驅(qū)動電流，例如，成長一可增加遷移率的鍺化硅外延層。
MOS晶體管120是形成于隔離組件如熟知的淺溝槽隔離區(qū)結(jié)構(gòu)110所隔離的主動區(qū)中。MOS晶體管120包含一柵極122，于一基底100上，并有一設(shè)置于基底100與柵極122之間的閘介電層126，以及一對形成于基底100中，且鄰近柵極122的源/漏極區(qū)124。柵極122較佳是包含摻雜的多晶硅以及耐高溫的金屬硅化物，絕緣的間隙壁128是形成于柵極122的側(cè)壁。場效晶體管的制程步驟屬于習知技術(shù)的范疇，遂不在此贅述。
然而，本實用新型具深次微米信道長度的裝置由于有其特殊優(yōu)點，遂較佳MOS晶體管的尺寸，將描述如下。柵極122的高度，較佳者大體低于3000埃，更佳者大體低于2500埃。柵極122的寬度，較佳者大體低于0.1微米。柵極122的等效厚度，較佳者是與厚度為25?；蚋偷膫鹘y(tǒng)氧化硅層相同。閘介電層126是由傳統(tǒng)氧化硅、高介電常數(shù)的氧化硅如氧化釔、氧化鑭、氧化鋁、氧化鋅、氧化鉿或其組合以及高介電常數(shù)物質(zhì)所構(gòu)成。隔離組件110的寬度大體低于1500埃。
接下來，為本實用新型主要技術(shù)特征的描述，低介電常數(shù)介電層140是形成于MOS晶體管120的鄰近區(qū)域，較佳者為，低介電常數(shù)介電層140與柵極122以及源/漏極區(qū)124的距離大體小于200奈米，更佳者為，小于150奈米。使用低介電常數(shù)材質(zhì)并非一新的半導體制造技術(shù)，但于MOS晶體管的極鄰近區(qū)域設(shè)置一低介電常數(shù)材質(zhì)，則尚未有此揭示。此低介電常數(shù)材質(zhì)140是用于降低柵極122與鄰近的導電插栓160之間的寄生電容，并降低RC延遲，以增進MOS晶體管的表現(xiàn)。
此外，低介電常數(shù)材質(zhì)140須填入柵極122與導電插栓160之間的空間區(qū)域，至少70％以上，較佳型態(tài)為，低介電常數(shù)介電層140全面性地沉積覆蓋于包括MOS晶體管120的整個基底表面，作為一金屬沉積前的介電層(PMD)，爾后，一插栓嵌入于低介電常數(shù)材質(zhì)中，并穿透至源/漏極區(qū)124。
低介電常數(shù)材質(zhì)140可為含碳或含碳/氧的材質(zhì)，適合做為低介電常數(shù)材質(zhì)者包括但并不限定為無機的CVD材質(zhì)如氟硅玻璃，黑鉆石(商業(yè)名，摻雜碳的硅)，有機旋涂式物質(zhì)如聚乙烯胺有機聚合物、聚亞芳香醚有機聚合物如熟知的PAE-2TM與FLARETM、聚對二甲苯有機聚合物以及其氟化的類似物，旋涂式玻璃材質(zhì)如HSQ、碳鍵結(jié)的MSQ以及碳鍵結(jié)的FSQ。例如，F(xiàn)SG可藉使用原料為TEOS，并導入含氟的摻雜氣體如四氟化碳的低壓化學氣相沉積法沉積形成。低介電常數(shù)材質(zhì)140沉積形成的厚度大體介于3000～12000埃，較佳情況為其具有一平坦的上表面。
一較佳實施例中，在形成低介電常數(shù)介電層140之前，先順應地沉積一緩沖層130，于基底表面以及MOS晶體管120上，作為內(nèi)襯。緩沖層130較佳為一厚度大體介于200～2000埃的含硅/氮的介電材質(zhì)，緩沖層130有以下功能(1)作為一擴散阻障層，以阻擋存在于低介電常數(shù)介電層中的摻雜離子向外擴散。(2)增加基底與低介電常數(shù)介電層之間的黏著力。(3)當蝕刻低介電常數(shù)介電層形成接觸開口時，作為一蝕刻終止層。
當?shù)徒殡姵?shù)介電層作為一擴散阻障層時，其材質(zhì)較佳者為擇自碳氧化硅、碳氮化硅或富含硅的氧化物所組成的族群。當其作為一黏著層時，材質(zhì)較佳者為擇自碳氧化硅、碳氮化硅、碳化硅或富含硅的氧化物的族群。當其作為一蝕刻終止層，材質(zhì)較佳者為擇自氮氧化硅、氮化硅或富含硅的氧化物的族群。
形成低介電常數(shù)介電層140之后，續(xù)利用熟知的顯影技術(shù)以及非等相性蝕刻法，定義接觸開口150至基底100中的源/漏極區(qū)124。當蝕刻接觸開口150時，緩沖層130可作為一蝕刻終止層，以防下層組件受損傷。雖接觸開口150的深寬比可依設(shè)計規(guī)則而定，然本實用新型適合不低于5的深寬比。接觸開口150的寬度，較佳者為大體介于100～1000埃。
接著，于接觸開口150中，形成導電插栓160，以與MOS晶體管120中的源/漏極區(qū)124，產(chǎn)生電性連接。導電插栓160可為電性導電材質(zhì)，其包括但不限定為金屬、金屬化合物、金屬合金、摻雜的多晶硅以及金屬硅化物，其中銅或銅合金為較佳的選擇。在充填以形成導電插栓160的過程中，若充填物超過接觸開口150，可再藉回蝕刻或化學機械研磨法，去除該等接觸開口150外的導電材質(zhì)。
例如，一金屬阻障層(未顯示)如鉭、鈦、鎢、氮化鉭、氮化鈦或氮化鎢，順應性地覆蓋于包括接觸開口150的基底表面，接著，電性導電材質(zhì)藉化學氣相沉積法、物理氣相沉積法或電化學沉積法沉積于金屬阻障層上，并填滿接觸開口150。之后，對金屬阻障層以及導電材質(zhì)160，進行回蝕刻或化學機械研磨，待低介電常數(shù)介電層140露出。結(jié)果形成一嵌入于接觸開口150中的導電插栓160。
接觸開口150側(cè)壁的金屬阻障層可以一介電阻障層(未顯示)替代，其藉順應地沉積一介電層于整個基底表面，再經(jīng)非等向性回蝕刻而成。介電阻障層的較佳材質(zhì)包括氧化硅、氮化硅、摻雜碳的氧化硅、摻雜碳的氮化硅、摻雜碳/氮的氧化硅、碳化硅或其組合。
如圖1所示，柵極122與導電插栓160間的寄生電容，因低介電常數(shù)介電層140的設(shè)置，而明顯降低。在0.13微米或具更細微尺寸的未來產(chǎn)品中，柵極122與導電插栓160的間距d1亦將縮小至大體低于2000埃。雖寄生電容與間距呈反比，即當間距縮短時，寄生電容會增加，然本實用新型中，藉降低介電層140的介電常數(shù)，可使間距d1在進一步縮短時，不會造成寄生電容的增加。例如，將介電常數(shù)降低50％(如介電常數(shù)由4下降至2)，則在寄生電容不致增加的情況下，間距d1亦可縮減至50％。
實施例2請參閱圖2說明本實用新型的另一實施例，本實施例將會使用與實施例1中相類似的標號。兩空間上鄰近的場效MOS晶體管120a、120b，經(jīng)已知的制程步驟形成于一半導體基底中，并藉一設(shè)于其間的淺溝槽隔離區(qū)110相互隔離。
之后，如實施例1所述，順應性地形成一緩沖層130(非為必要層)與一全面性覆蓋的低介電常數(shù)介電層140。續(xù)定義兩接觸開口150a、150b，穿過兩晶體管間的低介電常數(shù)介電層140，分別暴露出每一晶體管中的任一源/漏極區(qū)124。接著，將電性導電材質(zhì)嵌入接觸開口150a、150b中，以形成兩相鄰的導電插栓160a、160b，以分別與每一晶體管120a、120b產(chǎn)生電性連接。
如圖2所示，低介電常數(shù)材質(zhì)140降低了兩相鄰導電插栓160a、160b間的寄生電容。在0.13微米或具更細微尺寸的未來產(chǎn)品中，兩空間上與晶體管鄰近的相鄰導電插栓160a、160b的間距d2，亦將縮小至大體低于2000埃。藉兩空間上相鄰的導電插栓間形成的低介電常數(shù)材質(zhì)，間距d2可在不增加寄生電容的情況下，進一步縮短。
權(quán)利要求1.一種半導體裝置，其特征在于包括一基底；一裝置，包含有一柵極于該基底上；一導電插栓，鄰近該柵極且與該裝置產(chǎn)生電性連接；以及一低介電常數(shù)材質(zhì)，設(shè)置于該柵極與該導電插栓之間。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于于該柵極與該基底之間，更包括設(shè)置有一等效厚度低于25埃的閘介電層。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于該柵極與該導電插栓的間距低于2000埃。
4.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于于該基底與該低介電常數(shù)材質(zhì)之間，更包括設(shè)置有一緩沖層。
5.根據(jù)權(quán)利要求4所述的半導體裝置，其特征在于該緩沖層的功能是一擴散阻障層，其包含碳氧化硅、碳氮化硅、碳化硅或富含硅的氧化物的材質(zhì)。
6.根據(jù)權(quán)利要求4所述的半導體裝置，其特征在于該緩沖層的功能是一黏著層，其包含碳氧化硅、碳氮化硅或富含硅的氧化物的材質(zhì)。
7.一種半導體裝置，其特征在于包括一基底；兩空間上鄰近的裝置，設(shè)置于該基底上并以所述的裝置間的一隔離組件隔離；兩鄰近的導電插栓，設(shè)置于上述兩空間上鄰近的裝置之間，并分別與每一裝置產(chǎn)生電性連接；以及一低介電常數(shù)材質(zhì)，設(shè)置于上述兩鄰近連接插栓之間。
8.根據(jù)權(quán)利要求7所述的半導體裝置，其特征在于所述的裝置包含兩空間上鄰近的MOS晶體管。
9.根據(jù)權(quán)利要求7所述的半導體裝置，其特征在于該隔離組件是一溝槽隔離組件。
10.根據(jù)權(quán)利要求7所述的半導體裝置，其特征在于上述兩鄰近導電插栓的間距低于2000埃。
專利摘要本實用新型提供一種于其鄰近區(qū)域具低介電常數(shù)材質(zhì)的半導體裝置。包括一裝置，包括一柵極，于該基底上；一導電插栓，鄰近該柵極且與該裝置產(chǎn)生電性連接；以及一低介電常數(shù)材質(zhì)，設(shè)置于該柵極與該導電插栓之間，以降低其寄生電容。由此，可制作出高密度且不致降低操作速度的裝置。
文檔編號H01L21/44GK2726124SQ200420049679
公開日2005年9月14日 申請日期2004年4月27日 優(yōu)先權(quán)日2003年8月14日
發(fā)明者胡正明, 鄧端理, 曾鴻輝 申請人:臺灣積體電路制造股份有限公司