專利名稱：半導體器件的制作方法
技術(shù)領域：
本發(fā)明涉及具有場效應晶體管的半導體器件。
背景技術(shù)：
要提高集成電路的性能，就有必要提高其構(gòu)成要素，即MISFET(金屬氧化物半導體場效應晶體管)、CMISFET(互補金屬絕緣物半導體場效應晶體管)等元件的性能。提高元件的性能基本上是通過比例收縮原理(scaling law)進行，但是近年由于物理特性的界限，產(chǎn)生了各種問題。其一是關(guān)于MISFET的閾值電壓調(diào)整的問題。
在現(xiàn)狀下，閾值電壓通過溝道區(qū)的雜質(zhì)濃度來進行調(diào)整?？墒牵绻褂迷摲椒?，則MISFET的ON/OFF特性伴隨著載流子的移動度下降而惡化。此外，作為微細化以外的提高MISFET性能的方法，有完全耗盡型的MISFET，但是這時，在只基于雜質(zhì)濃度的調(diào)整方法中，無法控制MISFET的閾值。
因此，現(xiàn)在嘗試使用柵極材料的功函數(shù)進行閾值調(diào)整。在現(xiàn)在制造的技術(shù)代以后，現(xiàn)在同樣對n型MISFET和p型MISFET的柵極要求不同的功函數(shù)，為了降低柵極的電阻，有必要使用金屬電極代替其他結(jié)晶Si柵極來實現(xiàn)它?？墒?，如果使用完全不同的柵極材料，可以預想到制造方法的復雜和高成本。因此，正在摸索通過對n型MISFET和p型MISFET的柵極材料使用組成或濃度變化了的同種化合物來對功函數(shù)進行控制的方法。
例如，報告有用RuTa合金中Ru和Ta的組分比對功函數(shù)進行控制的方法(參照Jaehoon Lee et al.，IEDM Tech.Dig.，2002p.359-362)；使用(NiCo)Si中的NiSi和CoSi的組分比的方法或使用NiSi中的B、P、As等雜質(zhì)濃度的方法(都參照J.Kedzierski et al.，IEDM Tech.Dig.，2002 p.247-250)；使用SiGe中的Si和Ge的組分比的方法(參照特開2002-43566公報)。
可是，對柵極材料要求柵極材料的組成或添加物濃度的變動和功函數(shù)之間存在穩(wěn)定的相關(guān)關(guān)系。據(jù)此，能提高要求的功函數(shù)對閾值的控制性。此外，在同一襯底上具有n型和p型雙方的MISFET的器件中，希望功函數(shù)的變化范圍包含n型和p型雙方的MISFET中要求的范圍。據(jù)此，能抑制制造方法的復雜化和高成本化?？墒牵厦嫠龅姆椒ú痪哂羞@些要件。
在RuTa合金的金屬組分比和功函數(shù)之間發(fā)現(xiàn)有相關(guān)關(guān)系?？墒牵蜔嵝缘?，通過至少約500℃或500℃以上的熱處理，功函數(shù)不規(guī)則變動。因此，可以說該相關(guān)關(guān)系對熱是不穩(wěn)定的。此外，存在由于進行熱處理，柵極的Ru或Ta擴散到溝道區(qū)，MISFET的ON/OFF特性下降的問題。
關(guān)于(NiCo)Si，在Ni和Co的組分比與功函數(shù)未發(fā)現(xiàn)一定的相關(guān)關(guān)系，此外功函數(shù)的變化范圍窄，只有約0.2eV的寬度。
在NiSi中的B、P、As等雜質(zhì)和功函數(shù)之間發(fā)現(xiàn)有相關(guān)關(guān)系，但是該功函數(shù)的變化范圍對于完全耗盡型元件是充分的調(diào)制寬度，但是在不是完全耗盡型元件的體效應器件(bulk device)中，對于取得充分低的閾值電壓是不充分的。
當使用SiGe作為柵極材料時，在Si和Ge的組分比與功函數(shù)之間存在相關(guān)關(guān)系。可是，變化范圍是約4.7eV到約5.2eV，在以后的技術(shù)代中，只能應用于p型MISFET。
因此，在柵極材料的變動和功函數(shù)之間存在穩(wěn)定的相關(guān)關(guān)系、且在同一襯底上具有n型和p型的MISFET的器件中，希望實現(xiàn)柵極的功函數(shù)的變化范圍包含n型和p型雙方的MISFET所要求的范圍的半導體器件。

發(fā)明內(nèi)容
本發(fā)明的第一方面的半導體器件包括硅襯底和形成在所述硅襯底上的n型半導體器件和p型半導體器件；所述n型半導體器件包括形成在所述硅襯底的表面上的n型溝道區(qū)；與所述n型溝道區(qū)的表面相對形成的n型源區(qū)以及n型漏區(qū)；形成在所述n型源區(qū)以及所述n型漏區(qū)之間的所述n型溝道區(qū)的所述表面上的第一柵絕緣膜；形成在所述第一柵絕緣膜上的具有金屬元素M和第一IV族半導體元素Si1-aGea(0≤a≤1)的化合物的第一柵極；所述p型半導體器件包括形成在所述硅襯底的所述表面上的p型溝道區(qū)；與所述p型溝道區(qū)的表面相對形成的p型源區(qū)以及p型漏區(qū)；形成在所述p型源區(qū)以及所述p型漏區(qū)之間的所述p型溝道區(qū)的所述表面上的第二柵絕緣膜；形成在所述第二柵絕緣膜上的具有所述金屬元素M和第二IV族半導體元件Si1-cGec(0≤c≤1，a≠c)的化合物的第二柵極。
本發(fā)明的第二方面的半導體器件包括硅襯底和形成在所述硅襯底上的n型半導體器件和p型半導體器件；所述n型半導體器件包括形成在所述硅襯底的表面上的n型溝道區(qū)；與所述n型溝道區(qū)的表面相對形成的n型源區(qū)以及n型漏區(qū)；形成在所述n型源區(qū)以及所述n型漏區(qū)之間的所述n型溝道區(qū)的所述表面上的第一柵絕緣膜；形成在所述第一柵絕緣膜上的、具有金屬元素M和第一IV族半導體元素Si1-a-bGeaCb(0≤a≤1，0≤b≤0.02，0≤a+b≤1)的化合物的第一柵極；所述p型半導體器件包括在所述硅襯底的所述表面，形成在與所述p型區(qū)不同的區(qū)域中的p型溝道區(qū)；與所述p型溝道區(qū)的表面相對形成的p型源區(qū)以及p型漏區(qū)；
形成在所述p型源區(qū)以及所述p型漏區(qū)之間的所述p型溝道區(qū)的所述表面上的第二柵絕緣膜；形成在所述第二柵絕緣膜上的、具有所述金屬元素M和第二IV族半導體元素Si1-c-dGecCd(0≤c≤1，0≤d≤0.02，0≤c+d≤1，a≠c，并且b、d的任意一方≠0)的化合物的第二柵極。


下面簡要說明附圖。
圖1是表示本發(fā)明實施例1的CMOSFET的模式的剖視圖。
圖2是表示實施例1的變形例1的CMOSFET的模式的剖視圖。
圖3是表示實施例1的變形例2的CMOSFET的模式的剖視圖。
圖4A～4C與實施例4有關(guān)，是表示功函數(shù)相對于NiGe的比以及各種雜質(zhì)的注入量的關(guān)系圖。
圖5A和5B是分別表示在實施例4中，關(guān)于含Ge、不含Ge的在柵極8以及柵極15中添加了B時形成的界面電偶極子(surfaceelectric dipole)的示意圖。
圖6是實施例4的添加了B的NiGe的比例為0％和3％時的Ni(SiGe)的功函數(shù)值和柵絕緣膜的膜厚的關(guān)系的圖。
圖7是表示實施例5的CMOSFET的示意剖面圖。
圖8是表示實施例5的CMOSFET中，閾值電壓和功函數(shù)的相關(guān)的示意圖。
圖9是表示實施例5的CMOSFET的柵極中，功函數(shù)和MGe的比例的相關(guān)性的示意圖。
圖10是表示實施例5的CMOSFET的柵極中，功函數(shù)和MGe的比例的相關(guān)性的示意圖。
圖11是表示實施例5的CMOSFET的柵極中使用的M(SiGe)的實驗中取得的功函數(shù)和MGe的比例的相關(guān)性的圖。
圖12A～12D是階段性表示實施例5的CMOSFET的第一種制造方法的示意剖面圖。
圖13A～13D是階段性表示實施例5的CMOSFET的第二種制造方法的示意剖面圖。
圖14A～14D是階段性表示實施例5的CMOSFET的第三種制造方法的示意剖面圖。
圖15是表示實施例5的變形例的CMOSFET的立體示意圖。
圖16A～16D是階段性表示實施例5的CMOSFET的制造方法的立體圖。
具體實施例方式
下面參照

本發(fā)明各實施例。須指出的是，在實施例1中，對公共的結(jié)構(gòu)付與相同的符號，省略重復的說明。此外，各圖是用于促進對發(fā)明的說明和理解的示意圖，形狀或尺寸、比例等與實際裝置有不同的地方。在實施發(fā)明時，參照以下的說明和公開的技術(shù)，能適當設計變更它們。
在各實施例中，以sub-30nm技術(shù)代中要求的閾值電壓約0.2V的CMOSFET為例進行說明?？墒?，本發(fā)明并不局限于此，因為把n型MOSFET和p型MOSFET設置在同一襯底上，并使兩者要求的閾值電壓接近，所以能應用于n型MOSFET和p型MOSFET要求不同的功函數(shù)的裝置。例如，在存儲器和邏輯電路混合搭載在同一芯片上的系統(tǒng)LSI等中，要求上述的條件。此外，代替氧化物，關(guān)于使用其它的柵絕緣膜(柵介質(zhì)膜)的MISFET，也同樣能應用各實施例。
(實施例1)參照圖1說明實施例1的CMOSFET。如圖1所示，在p型硅襯底1上由隔離區(qū)隔離形成n型MOSFET2和p型MOSFET3。
首先，說明n型MOSFET2。在p型硅襯底1上形成p型阱5(p型雜質(zhì)區(qū))，p型阱5的上面的中部是n型溝道區(qū)6。n型溝道區(qū)是在外加柵電壓時形成n型溝道的區(qū)域。在該n型溝道區(qū)6上有第一柵絕緣膜7，在第一柵絕緣膜7之上形成第一柵極8。第一柵極8由第一柵側(cè)壁絕緣膜9夾著。在p型阱5上部夾著p型溝道區(qū)6的位置上形成一對n型源、漏區(qū)10(n型高濃度雜質(zhì)區(qū))。在n型源、漏區(qū)10的上部形成一對第一接觸電極11。如此，在p型阱5上形成n型MOSFET2。
而在p型MOSFET3中除了導電類型不同外，同樣形成有n型阱(n型雜質(zhì)區(qū))、p型溝道區(qū)13、第二柵絕緣膜14、第二柵極15、第二柵側(cè)壁16、p型源、漏區(qū)17(p型高濃度雜質(zhì)區(qū))、第二接觸電極18。
第一接觸電極11中的一個和第二接觸電極18中的一個由布線連接。據(jù)此，n型MOSFET2和p型MOSFET3具有同一閾值電壓，構(gòu)成互補操作的CMOSFET。
第一柵極8和第二柵極15的材料使用金屬元素M和IV族半導體元件SiGe的化合物M(SiGe)。該M(SiGe)表示金屬硅化物MSi和金屬鍺化物MGe的混晶化合物。M(SiGe)中的MGe與Msi的比在第一柵極8和第二柵極15的材料中都能具有0～100％的任意值，但是在第一柵極8和第二柵極15中不取相同的比。即，第一柵極8材料是MSi1-aGea(0≤a≤1)，第二柵極15材料是MSi1-cGec(0≤c≤1)，兩者的MGe的比例(MGe在M(SiGe)中的比例)a和c不同(a≠c)。
根據(jù)實施例1，MSi和MGe的功函數(shù)是材料固有的值，在兩者的功函數(shù)的范圍內(nèi)，MGe的比例與功函數(shù)具有一定的相關(guān)關(guān)系。因此，通過至少在一個柵極中添加Ge，能把各柵極的功函數(shù)任意控制為某個值。柵極材料M(SiGe)的耐熱性高，如果小于等于后面描述的溫度，則通過熱處理，功函數(shù)不會變動。此外，對功函數(shù)帶來影響的是從界面到數(shù)nm深度的柵極材料M(SiGe)，不只是在與柵絕緣膜的界面上偏析出的雜質(zhì)的一部分，所以與只基于雜質(zhì)的功函數(shù)控制相比，與所需的功函數(shù)的離散偏移更小。根據(jù)這些特征，MGe的比例和功函數(shù)的相關(guān)關(guān)系可以說是穩(wěn)定的。據(jù)此，柵極材料M(SiGe)能使用MGe的比例來控制功函數(shù)，能與所需的閾值對應。此外，細節(jié)在實施例4中描述，但是通過只使柵極之一的MGe組分(a或c)為0，特別是在包含B時，能在更寬的范圍中控制功函數(shù)。
此外，根據(jù)實施例1，使用M(SiGe)的柵極材料中，功函數(shù)的變化范圍包含由n型和p型雙方的MOSFET所要求的范圍。據(jù)此，本實施例的CMOSFET的n型MOSFET2和p型MOSFET3的柵極材料，能使用同種類的化合物。因此，本實施例的CMOSFET能抑制制造方法的復雜化和高成本化。
在實施例1中，在MGe組分中，如果a≠c≠0，則用低溫的熱處理能從SiGe形成M(SiGe)。從器件設計和制造方法的觀點出發(fā)，這一點與制造方法溫度的低溫化有關(guān)，因此是所希望的。
根據(jù)實施例1，未看到M(SiGe)的構(gòu)成元件通過熱處理擴散到溝道區(qū)的現(xiàn)象，所以沒有MOSFET的ON/OFF特性下降的問題。
M是表現(xiàn)出金屬的導電特性的元素，可以從v、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Pt、Pd、Zr、Gd、Dy、Ho、Er等中選擇。能夠根據(jù)各技術(shù)代所必要的閾值電壓、制造步驟的溫度條件等，適當選擇金屬元素M。
例如假定sub-30nm技術(shù)代要求的閾值電壓為約0.2V左右時，優(yōu)選金屬硅化物的功函數(shù)是位于Si的禁帶(帶隙)中央附近的金屬即Ni、Pd、Pt、Ti、Zr、Co、W、V、Mo和Ir。其中，作為形成具有高耐熱性和低電阻率的M(SiGe)的金屬元素M，可以列舉的有Ni、Pd、Pt、Ti、Zr、Er和Ta。
下面說明Ni(SiGe)、Pd(SiGe)、Pt(SiGe)、Ti(SiGe)2、Zr(SiGe)2的耐熱性。關(guān)于Ni(SiGe)，通過在NiSi中混合NiGe，抑制在約750℃形成的電阻率高的NiSi2相的形成。因此，Ni(SiGe)至少具有約750℃的耐熱性。關(guān)于Pd(SiGe)，MGe的比例越低，耐熱性越提高，具有約600℃～約750℃的耐熱性。由于PtSi具有在大于等于約750℃的熱處理中偏析出Ge的特征，所以Pt(SiGe)具有約700℃的耐熱性。Ti(SiGe)2、Zr(SiGe)2具有約750℃的耐熱性。此外，關(guān)于Er和Ta，Ge組分＞Er組分的ErGex、Ta3Ge5的熔點和共晶點(共融點)分別是1387℃和1100℃，耐熱性優(yōu)異，通過添加Si，能進一步改善耐熱性。
各種性能根據(jù)金屬元素M的種類而不同，但是一般當滿足a≤0.3并且c≤0.3時，希望與現(xiàn)在使用的材料以及制造方法的匹配性優(yōu)異。
例如，如果把Ni(SiGe)用于柵極，則由于NiSi比NiGe的功函數(shù)更小，所以NiGe的比例變得越大，功函數(shù)就越大。因此，n型MOSFET2的第一柵極8的NiGe比a比p型MOSFET3上的c小，即c＞a。如后所述，至少在約4.6eV～約5.1eV的范圍中，Ni(SiGe)的NiGe比與功函數(shù)表現(xiàn)出穩(wěn)定的相關(guān)關(guān)系。
P型溝道區(qū)6以及n型溝道區(qū)13使用Si、SiGe、Ge、應變Si(strained Si)或其他溝道區(qū)材料等。須指出的是，可以適當添加雜質(zhì)。據(jù)此，基于溝道的雜質(zhì)濃度的閾值的輔助控制成為可能。
作為第一接觸電極11和第二接觸電極18的材料，除了金屬，還列舉出金屬硅化物。從制造方法的觀點出發(fā)，希望使用基于與第一柵極8以及第二柵極15的材料中使用的M(SiGe)相同的金屬元素M的金屬硅化物MSi。
第一柵絕緣膜7和第二柵絕緣膜14能列舉氧化硅膜、鐵電絕緣膜(與氧化硅膜相比，為介電常數(shù)高的絕緣膜材料)、或它們的混合材料等。作為鐵電絕緣膜，除了Zr硅化物、Hf硅化物等金屬硅化物(在氧化硅中添加金屬離子的材料)，還可列舉出Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3等。按照各技術(shù)代的MOSFET，適當選擇必要的材料。在sub-30nm技術(shù)代中，希望膜厚為2nm以下。
隔離區(qū)4是用于隔離MOSFET等元件用的，使用SiO2等絕緣材料形成。
下面，描述實施例1的變形例。
變形例1是把實施例1的CMOSFET應用于肖特基/源/漏CMOSFET。參照圖2，就變形例1的CMOSFET說明與實施例1不同之處。
如圖2所示，圖1的n型源、漏區(qū)10以及第一接觸電極11的地方和功能置換為第一源、漏電極19。同樣，p型源、漏區(qū)17和第二接觸電極18的地方和功能置換為第二源、漏電極20。
第一源、漏電極19和第二源、漏電極20的材料使用金屬硅化物。從制造方法的觀點出發(fā)，優(yōu)選使用與第一柵極8以及第二柵極15的材料中使用的M(SiGe)相同的金屬元素M的MSi。從CMOSFET性能的觀點出發(fā)，優(yōu)選分別對n型MOSFET2、p型MOSFET3適當選擇肖特基勢壘低的金屬硅化物。例如，n型MOSFET2的第一源、漏電極19的材料希望使用對于電子的肖特基勢壘低的GdSi2、DySi2、HoSi2、ErSi2等稀土類金屬，p型MOSFET3的第二源、漏電極20的材料優(yōu)選使用對于空穴的肖特基勢壘低的PdSi、PtSi等貴金屬的硅化物。
根據(jù)變形例1，與實施例1同樣，可以通過柵極M(SiGe)中MGe的比例來控制CMOSFET的閾值。變形例1的肖特基/源/漏CMOSFET能作為沖擊傳導元件(ballistic transport device)使用，由于沖擊傳導元件要采用低的襯底雜質(zhì)濃度，所以希望基于柵極的閾值控制。因此，使用變形例1的柵極的效果特別大。
變形例2是把實施例1的p型MOSFET3的第二柵極15做成M(SiGe)層15a和雜質(zhì)濃度高的多晶SiGe層15b層疊。參照圖3說明變形例2的CMOSFET與實施例1的不同之處。
如圖3所示，圖1所示的p型MOSFET3的第二柵極15被置換為上層是M(SiGe)層15a和下層是高B濃度多晶SiGe層15b的多層構(gòu)造。
根據(jù)變形例2，p型MOSFET3的第二柵極15的功函數(shù)由下層的B濃度高的多晶SiGe層15b決定。因此，關(guān)于n型MOSFET2的第一柵極8的材料，最好能選擇M(SiGe)的M，增加M(SiGe)的選擇自由度。須指出的是，高B濃度多晶SiGe伴隨著其Ge比(SiGe中的Ge的比例)，在適合于p型MOSFET的功函數(shù)的范圍，即約4.7eV～約5.2eV內(nèi)變化。多晶SiGe比多晶Si的B的溶解度高。因此，與其它雜質(zhì)相比，能添加更高濃度的B，所以能抑制柵極的耗盡。此外，SiGe中的B不是僅僅在界面上偏析，而是均勻地分布在晶體內(nèi)，所以雜質(zhì)濃度不均勻引起的對功函數(shù)的影響小。
此外，根據(jù)變形例2，通過在第二柵極15的上層設置M(SiGe)15a，與重摻雜的多晶SiGe單層的柵極相比，能降低比電阻。從降低比電阻的觀點出發(fā)，希望重摻雜的多晶SiGe層15b薄一些，從制造成本的觀點出發(fā)，希望M(SiGe)層15a的厚度與柵極8的高度相等。
如后面描述的制造方法的例子所示，通過對多晶SiGe蒸鍍Ni，形成Ni(SiGe)。這時，在預先向成為重摻雜的多晶SiGe層15b的部位添加雜質(zhì)、形成Ni(SiGe)的步驟中，調(diào)整Ni膜厚，從而形成比p型MOSFET3的第二柵極15的厚度還薄的Ni(SiGe)層，形成重摻雜的多晶SiGe層15b。
(實施例2)下面就實施例2的CMOSFET，說明與實施例1不同的地方。實施例2的CMOSFET是基于與實施例1的CMOSFET相同的技術(shù)思想，但是與實施例1的不同之處在于對柵極添加C。因此，實施例2的CMOSFET的截面構(gòu)造與實施例1同樣，所以參照圖1進行說明。
第一柵極8和第二柵極15的材料使用金屬元素M和IV族半導體元素SiGeC的化合物M(SiGeC)，組成中的IV族半導體元素Ge和C至少固溶在其中一個柵極上。即，第一柵極8的材料是M(Si1-a-bGeaCb)(0≤a≤1，0≤b≤0.02，0≤a+b≤1)，第二柵極15的材料為M(Si1-c-dGecCd)(0≤c≤1，0≤d≤0.02，0≤c+d≤1)，只是兩者的MGe的比例(a和c)不同，并且MC比(b和d)的任意一方取有限的值(a≠c，并且b、d的任意一方≠0)。
根據(jù)實施例2，柵極材料M(SiGeC)與M(SiGe)相比，耐熱性提高。因此，在實施例2的CMOSFET中，當在任意的柵極中包含C時，能應用于要求高溫熱處理的制造方法。
此外，根據(jù)實施例2，M(SiGeC)中的C能補償由于Ge比Si的原子半徑大所引起的應變，所以金屬和IV族半導體元素的化合物更穩(wěn)定。須指出的是，約1％的C約能補償10％的Ge的應變。
根據(jù)實施例2，M(SiGeC)中的C具有抑制雜質(zhì)B的擴散的效果，所以當添加B時，金屬和IV族半導體元素的化合物在高溫熱處理后也能維持重摻雜的。
此外，根據(jù)實施例2，通過控制MC比(M(SiGeC)中的MC的比例)，能夠?qū)瘮?shù)進行輔助控制。通過使MC比在上述的范圍，C以良好的結(jié)晶性固溶在柵極中。
須指出的是，當在柵極材料中使用金屬元素M和IV半導體元素SiC的化合物Si1-bCb(0≤b≤0.02)時，也能期待抑制雜質(zhì)B擴散的效果和對功函數(shù)的輔助控制。
實施例2還能與剛才描述的實施例1或后面描述的實施例3～5組合起來實施。
(實施例3)下面說明實施例3的CMOSFET與實施例1的不同之處。實施例3的CMOSFET的特征在于對實施例1的CMOSFET的柵極材料M(SiGe)的M使用多種金屬元素，并且M(SiGe)具有單一的結(jié)晶構(gòu)造。因此，實施例3的CMOSFET的截面構(gòu)造能與實施例1同樣，所以參照圖1進行說明。
第一電極8和第二電極15的材料與實施例1相同，使用金屬和IV族半導體元素的化合物(SiGe)。只是，M是從Ni、Pd以及Pt中選擇的2種或2種以上的金屬元素，或是Ti和Zr。
以Ni、Pd以及Pt為例進行說明。根據(jù)實施例3，通過調(diào)整上述的混晶化合物的NiSiGe比、PdSiGe比或PtSiGe比，具有補償應變的效果，所以能謀求金屬和IV族半導體元素的化合物的更加穩(wěn)定化。Ni、Pd、Pt的原子半徑具有Ni＜Pd＜Pt的關(guān)系。例如在NiPt(SiGe)中，通過使NiSiGe的比例大，PtSiGe的比例小，補償由于Ge比Si的原子半徑大引起的應變。
此外，根據(jù)實施例3，NiSiGe、PdSiGe或PtSiGe的功函數(shù)是材料固有的值，所以在這些功函數(shù)的范圍中，NiSiGe比、PdSiGe比或PtSiGe比與功函數(shù)具有一定的相關(guān)關(guān)系。因此，能夠通過NiSiGe比、PdSiGe比或PtSiGe比對功函數(shù)進行輔助控制。例如，NiSi的功函數(shù)約為4.6eV，PtSi的功函數(shù)約為4.8eV。因此，當需要比Ni(SiGe)的功函數(shù)的變化范圍還大的功函數(shù)時，就提高PtSiGe比。
須指出的是，Ni(SiGe)、Pd(SiGe)和Pt(SiGe)都具有斜方晶系MnP型的結(jié)晶構(gòu)造，所以伴隨著M組分比即NiSiGe比(NiSiGe在M(SiGe)中的比例)、PdSiGe比(PdSiGe在M(SiGe)中的比例)或PtSiGe比(PtSiGe在M(SiGe)中的比例)的變化，結(jié)晶構(gòu)造不變化。因此，Ni(SiGe)、Pd(SiGe)和Pt(SiGe)的混晶化合物可以說是穩(wěn)定的。
同樣，Ti(SiGe)2和Zr(SiGe)2具有應變補償效果，并且Ti(SiGe)2比和Zr(SiGe)2比與功函數(shù)之間具有穩(wěn)定的相關(guān)關(guān)系。須指出的是，Ti(SiGe)2比和Zr(SiGe)2具有斜方晶系的Si2Zr型的結(jié)晶構(gòu)造。此外，它們的原子半徑具有Ti＜Zr的關(guān)系。
(實施例4)下面說明實施例4的CMOSFET與實施例1的不同之處。實施例4的CMOSFET是在實施例1的CMOSFET的柵極中添加了As、P或B構(gòu)成的。因此，實施例4的CMOSFET的截面構(gòu)造可以與實施例1一樣，所以參照圖1進行說明。
根據(jù)實施例4，第一柵極8以及第二柵極15的材料使用添加了As、P或B的M(SiGe)。圖4A～4C表示在Ni(SiGe)中，NiGe比為0％、10％、15％時功函數(shù)與各種雜質(zhì)的注入量(摻雜)的依賴關(guān)系。通過添加Ge，了解到由雜質(zhì)引起的功函數(shù)調(diào)制區(qū)域擴展到NiSi(即Ge＝0％)時不可能的值。特別是添加B時，根據(jù)Ge的有無，最多能實現(xiàn)0.4eV的調(diào)制寬度。這是因為通過Ge的添加，調(diào)制形成在界面上的電偶極子(electric dipole)。
圖5A和5B表示在第一柵極8以及第二柵極15中添加B時形成的界面電偶極子。圖5A表示沒添加Ge的情況，圖5B表示添加Ge的情況。在圖5A的界面上，Si-B結(jié)為主，但是通過添加Ge，如圖5B所示，變成Ni-B為主。這一點從結(jié)能量的大小關(guān)系能容易理解。即界面電偶極子的方向顛倒，界面上偏析出的B引起的功函數(shù)調(diào)制效果根據(jù)Ge的有無而顛倒。該顛倒與MGe組成為0％時相比，能擴大功函數(shù)調(diào)制寬度。通過添加Ge使由B引起的界面電偶極子顛倒時，Ge濃度要比B濃度大，對于一般使用的B注入濃度，至少對于MSi，需要大于等于5％的MGe的比例。
圖6表示添加B的NiGe比為0％以及30％時的Ni(SiGe)的功函數(shù)。它是由MOS電容器的平帶電壓的柵絕緣膜依賴關(guān)系求出的。在NiGe比小于等于30％的低組成區(qū)域中，完全耗盡型器件所必要的4.65eV附近為中心，滿足約±0.2eV以上的調(diào)制寬度。該調(diào)制寬度在使用同一雜質(zhì)元素的調(diào)制效果中是最大的。此外，通過進一步提高Ge的組分和控制B的添加量，能在4.2eV～5.1eV之間調(diào)制功函數(shù)，所以對于完全耗盡型器件以外的元件，也能容易實現(xiàn)必要的調(diào)制寬度。
須指出的是，如實施例2所述，C的固溶界限比B的高，具有抑制擴散的效果，所以最好在M(SiGeC)中添加B。
(實施例5)下面參照圖7～11說明實施例5的CMOSFET，與實施例1的不同部分。
實施例5的CMOSFET是把實施例1的CMOSFET應用于完全耗盡型SOI(Silicon On Insulator)器件中的CMOSFET。因此，圖7所示的實施例5的CMOSFET的截面構(gòu)造的一部分與實施例1相同，所以適當參照圖1進行說明。
如圖7所示，在p型硅襯底1上形成氧化硅膜21，氧化硅膜21上的n型源、漏區(qū)10、p型溝道區(qū)6、p型源、漏區(qū)17以及n型溝道區(qū)13由單晶硅層形成，形成為SOI構(gòu)造。通過氧化硅膜21中央的隔離區(qū)4，隔離n型MOSFET2和p型MOSFET3，它們采用與圖1同樣的截面構(gòu)造。這樣就形成了完全耗盡型SOI-CMOSFET。
須指出的是，由n型源、漏區(qū)10和p型溝道區(qū)6、p型源、漏區(qū)17和n型溝道區(qū)13構(gòu)成的單晶硅層是完全耗盡型SOI-CMOSFET的有源區(qū)，層厚優(yōu)選為大于等于5nm，小于等于10nm。此外，把n型源、漏區(qū)10、p型溝道區(qū)6合并起來的區(qū)域相當于實施例1的p型阱5的區(qū)域，p型源、漏區(qū)17和n型溝道區(qū)13合并起來的區(qū)域相當于實施例1的n型阱12的區(qū)域。
在完全耗盡型SOI-CMOSFET的柵極處于OFF時，該溝道區(qū)完全耗盡。如上所述，這樣的完全耗盡型SOI-CMOSFET只通過溝道區(qū)的雜質(zhì)濃度無法控制對其閾值電壓的調(diào)整，所以，目前嘗試著使用柵極材料的功函數(shù)來進行閾值調(diào)整。
圖8是實施例5的完全耗盡型SOI-CMOSFET中優(yōu)選的襯底雜質(zhì)濃度低時的閾值電壓和柵極的功函數(shù)的相互關(guān)系圖。如圖8所示，如果把在Si禁帶中的禁帶中央(midgap)(功函數(shù)約為4.64V)中具有費米能級(Fermi level)的金屬材料用作柵極材料，則在完全耗盡型MOSFET中，閾值電壓變?yōu)榧s0.4V?？墒?，當以sub-30nm技術(shù)代為對象時，完全耗盡型SOI-CMOSFET需要0.2V的閾值電壓。因此，為了取得約0.2V的閾值電壓，需要n型MOSFET2的功函數(shù)為約4.4eV、p型MOSFET3的為約4.8eV柵電極材料。
接著說明MSi的功函數(shù)比MGe大的金屬M的M(SiGe)的MGe的比例和功函數(shù)的相關(guān)關(guān)系。圖9是表示實施例5的MSi的功函數(shù)比MGe大的金屬M的M(SiGe)的MGe的比例和功函數(shù)的相互關(guān)系的示意圖。如圖9所示，進行調(diào)整，使得需要約4.4eV的功函數(shù)的n型MOSFET2的第一柵極8材料采用MGe的比例為X，需要約4.8eV的功函數(shù)的p型MOSFET3的第二柵極15材料采用MGe的比例為Y。
圖10是表示實施例5的MSi的功函數(shù)比MGe小的金屬M的M(SiGe)的MGe的比例和功函數(shù)的相關(guān)關(guān)系的示意圖。關(guān)于圖10所示的MSi的功函數(shù)比MGe還小的金屬M，也能與上面所述的一樣考慮。
預先查出M(SiGe)的MGe的比例和功函數(shù)的相關(guān)關(guān)系，如果n型MOSFET2和p型MOSFET3的柵極材料分別采用能取得所需功函數(shù)的MGe的比例，就能簡單地制造功函數(shù)不同的柵極。
下面參照圖11說明M(SiGe)的MGe的比例(MGe在M(SiGe)中比例)和功函數(shù)的相關(guān)關(guān)系。
在柵極材料中生成具有把Ni、Pt、Ta以及Er作為金屬的MSi以及MGe的柵極的MOSFET，從電容-電壓特性求出功函數(shù)。關(guān)于Ni，通過使MSi和MGe的組成變化，仔細研究功函數(shù)相對于M(SiGe)中的Ge組成變化的變化結(jié)果表示，這里些材料中，都是MSi一方具有比MGe更低的功函數(shù)。此外，如圖11所示，在Ni(SiGe)中，功函數(shù)在約4.6eV～約5.1eV的范圍內(nèi)，Ni(SiGe)的NiGe比與功函數(shù)表現(xiàn)出穩(wěn)定的相關(guān)關(guān)系。從該結(jié)果能類推MSI和MGe對于與Ni具有同樣的結(jié)晶構(gòu)造的其他M，能取得與Ni同樣的功函數(shù)和MGe的比例的相關(guān)關(guān)系。
參照圖11和圖4，表示制造CMOSFET的例子。例如在柵氧化膜的膜厚約1nm、襯底雜質(zhì)濃度約5×1016m-3的n型以及p型的完全耗盡型SOI-CMOSFET中，為了取得閾值電壓約為0.2V、分別具有約4.4eV以及4.75eV的功函數(shù)的柵極是必要的。
在制造這樣的CMOSFET時，可以對n型MOSFET2的第一柵極8使用NiGe比為10％的Ni(SiGe)，對p型MOSFET3的第二柵極1 5使用NiGe比為60％的Ni(SiGe)。這時經(jīng)過對第一柵極8添加雜質(zhì)到1×1016m-2左右的步驟，進行制造。例如，使用P作為雜質(zhì)。
下面參照圖12A～12D到圖14A～14D，說明實施例5的CMOSFET的第一、第二、第三制造方法。須指出的是，為了方便起見，對柵極材料使用Ni(SiGe)、對柵絕緣膜使用硅的熱氧化膜來說明制造方法。須指出的是，以下表示的膜厚等數(shù)值是假定為sub-30nm技術(shù)代。
參照圖12A～12D說明圖7所示的完全耗盡型SOI-CMOSFET的第一制造方法。第一制造方法的特征在于通過淀積Ge比不同的多晶SiGe，調(diào)整n型MOSFET2和p型MOSFET3的NiGe比。
如圖12A所示，首先作為以往的SOI襯底生成法和元件隔離法，使用STI(淺溝道隔離)法形成p型硅襯底1，然后形成硅氧化膜21，再形成由隔離區(qū)4隔離的單晶硅層。
接著，通過離子注入法形成深度約14nm的p型阱5(p型雜質(zhì)區(qū))和n型阱12(n型雜質(zhì)區(qū))后，在p型阱5表面和n型阱12的表面上分別形成約1nm的第一柵絕緣膜7以及第二柵絕緣膜13。
然后，組合使用CVD(化學汽相淀積)和光刻，淀積約20nm的多晶SiGe22。p型阱5上的多晶SiGe22的Ge比采取與在n型MOSFET2中能取得所需閾值電壓的NiGe比同一比例的值。
SOI襯底生成法使用接合法(bonding method)、SIMOX(通過注入氧隔離)、ELT(外延層轉(zhuǎn)移)等。元件隔離法除了STI，還使用局部氧化法、臺面型元件隔離(mesa isolation)。
接著，如圖12B所示，組合使用CVD和光刻，在n型阱12上淀積約30nm的多晶SiGe23，這時，n型阱12上的多晶SiGe23的Ge比也采取與在p型MOSFET3中能取得所需閾值電壓的NiGe比同一比率的值。
隨后，如圖12C所示，通過光刻和各向異性蝕刻，在p型阱5上的多晶SiGe22以及n型阱12上形成多晶SiGe23。接著，通過離子注入分別添加As和B，形成n型源、漏區(qū)10和p型源、漏區(qū)17，之后，形成第一柵側(cè)壁9和第二柵側(cè)壁16。然后，蒸鍍膜厚約10nm的Ni膜24。
最后如圖12D所示，通過進行約350℃的熱處理，p型阱5上的多晶SiGe22以及n型阱12上的多晶SiGe23金屬鍺硅化，形成厚度約30nm的第一柵極8以及第二柵極15。此外，同時n型源、漏區(qū)10和p型源、漏區(qū)的上部金屬硅化，形成厚度約23nm的第一接觸電極11(NiSi)和第二接觸電極18(NiSi)。
須指出的是，在圖12D中，從多晶SiGe22以及多晶SiGe23形成的第一柵極8Ni(SiGe)以及第二柵極15Ni(SiGe)比從單晶Si形成的第一接觸電極NiSi以及第二接觸電極NiSi厚。這是因為多晶Si與單晶Si相比，金屬鍺硅化或金屬硅化時消耗的硅的膜厚多。
經(jīng)過以上的步驟，制造圖7所示的完全耗盡型CMOSFET。須指出的是，通過按上述那樣調(diào)整膜厚，第一接觸電極11以及第二接觸電極18正下方的n型源、漏區(qū)10以及p型源、漏區(qū)變得極淺。這有助于減少斷路泄漏電流。
此外，通過離子注入添加B時，在圖12A的步驟后，或在圖12B的步驟后，對各多晶SiGe進行。關(guān)于第二以及第三制造方法，也是同樣的。
下面參照圖13A～13D說明圖7所示的完全耗盡型CMOSFET的第二制造方法與第一制造方法的不同之處。
第二制造方法的特征在于與另一個柵極相比具有低Ge比的柵極，在淀積多晶SiGe時調(diào)整Ge的比例，對于具有高Ge比的柵極，除了在淀積多晶SiGe時之外，還通過Ge的離子注入來調(diào)整Ge比。為了方便起見，說明的是n型MOSFET2的第一柵極8材料比p型MOSFET3的第二柵極材料15的MGe的比例大的情形。
如圖13A所示，首先準備SOI襯底。接著在通過離子注入形成層厚約14nm的p型阱5和n型阱12后，在p型阱5表面和n型阱12表面分別形成約1nm的第一柵絕緣膜7以及第二柵絕緣膜14。然后使用CVD在SOI襯底上淀積約20nm的多晶SiGe23。SOI襯底上的多晶SiGe23的Ge比采取與在p型MOSFET3中能取得所需閾值電壓的MGe的比例同一比例的值。
接著如圖13B所示，使用光刻，以n型阱12上的多晶SiGe23作為掩模25，注入Ge。這時調(diào)整注入Ge離子后的p型阱5上的多晶SiGe22的Ge比，使之采用從與n型MOSFET2中能取得所需閾值電壓的MGe的比例中減去SOI襯底上的多晶SiGe23的Ge比的值。
然后，在圖13C以及圖13D的步驟中進行與圖12C以及圖12D同樣的處理。
下面參照圖14A～14D說明圖7所示的完全耗盡型CMOSFET的第三制造方法與第一制造方法的不同之處。第三制造方法的特征在于通過在不同的步驟中進行Ge離子的注入，調(diào)整n型MOSFET2、p型MOSFET3的NiGe比。
如圖14A所示，首先形成SOI襯底。接著在通過離子注入形成深約14nm的p型阱5和n型阱12后，在p型阱5表面和n型阱12表面分別形成約1nm的第一柵絕緣膜7以及第二柵絕緣膜14。接著，使用CVD在SOI襯底上淀積約20nm的多晶硅29。然后，使用光刻只使p型阱5上的多晶硅29表面露出后，離子注入Ge。這時，Ge離子注入后的p型阱5上的多晶SiGe的Ge比采取與在n型MOSFET2中能取得所需閾值電壓的NiGe比同一比例的值。
如圖14B所示，使用光刻只使圖14A的n型阱12上的多晶硅29表面露出后，注入Ge離子。這時Ge離子注入后的n型阱12上的多晶SiGe23的Ge比采取與在n型MOSFET2中能取得所需閾值電壓的NiGe比同一比例的值。
然后，圖14C以及圖14D的步驟中進行與圖14C以及圖14D同樣的處理。
第一制造方法和第三制造方法與第二制造方法相比，優(yōu)選沒有所謂的先調(diào)整Ge比的阱上的多晶SiGe的Ge比低的制約。這在進行RTA(快速熱處理)或B添加時特別有效。
下面，描述實施例5的變形例。本變形例把實施例5的平面結(jié)構(gòu)的完全耗盡型SOI-CMOSFET應用于Fin構(gòu)造。參照圖15、圖16A～16D說明變形例的CMOSFET與實施例5的不同之處。
如圖15所示，在p型硅襯底1上形成氧化硅膜21，在氧化硅膜21上形成n型MOSFET2和p型MOSFET3。n型MOSFET2和p型MOSFET3只是導電類型不同，立體構(gòu)造相同。因此，為了方便，只說明n型MOSFET2。參考符號8是柵極，與它正交，在向紙面里面的方向形成長方體的Fin單元26。Fin單元26由形成在柵極8的兩側(cè)的由Si層構(gòu)成的n型源、漏區(qū)10、由兩個n型源、漏區(qū)10夾著的p型溝道區(qū)6構(gòu)成，包含形成在n型源、漏區(qū)10的Si層上的絕緣層27。絕緣層27使用SiN。在Fin單元26中，與第一柵極正交的正中部分是p型溝道區(qū)6，夾著p型溝道區(qū)6的部位是n型源、漏區(qū)10。因此，該Fin單元26相當于實施例1的p型阱區(qū)5。覆蓋并且與Fin單元26的正中間部分正交，形成第一柵極8，在它們的接觸界面上形成第一柵極7。
圖15所示的是雙柵極CMOSFET，在Fin單元26的相對的兩個主面上具有溝道部分?？墒?，當然也能應用其他3維構(gòu)造的CMOSFET中。例如當Fin構(gòu)造試驗柵極CMOSFET時，對Fin單元26使用單層Si，除了Fin單元26的兩主面，上表面也變?yōu)闁艠O。此外，能使用平面型雙柵極CMOSFET、立式雙柵極CMOSFET。須指出的是，在本變形例的3維構(gòu)造的CMOSFET中，對于高度方向，極難使雜質(zhì)濃度均一。因此，與實施例1的變形例1同樣，可以采用肖特基/源/漏的構(gòu)造。
下面參照圖16A～16D，以圖15所示的Fin構(gòu)造CMOSFET為例，說明本變形例所示的半導體的制造方法。如圖16A所示，使用以往的手法生成Fin構(gòu)造。生成SOI襯底后，通過適當使用離子注入、CMP以及光刻，形成氧化硅膜21、n型源、漏區(qū)10和p型源、漏區(qū)17、絕緣層27、第一柵絕緣膜7和第二柵絕緣膜14、Ge比不同的多晶SiGe22和23。
接著，如圖16B所示，在淀積氧化硅膜28后，通過進行CMP，只使多晶SiGe22以及23的上表面露出。然后，如圖16C所示，以多晶SiGe22以及23高度的約一半厚度蒸鍍Ni膜24。
接著如圖16D所示，之后，通過進行約350℃的熱處理，對多晶SiGe22以及23金屬鍺硅化，形成第一柵極8Ni(SiGe)和第二柵極15Ni(SiGe)。然后，通過蝕刻未反應的Ni以及氧化硅膜28，制造圖15所示的Fin構(gòu)造CMOSFET。
根據(jù)上述的實施例，由于在柵極材料的變化和功函數(shù)之間具有穩(wěn)定的相關(guān)關(guān)系，從而能提高功函數(shù)對所需的閾值的控制性，并且在同一襯底上具有n型和p型兩種MISFET的裝置中，通過功函數(shù)的變化范圍包含n型和p型MISFET雙方的要求范圍，能提供抑制制造成本的復雜化和高成本化的半導體器件。
權(quán)利要求
1.一種半導體器件，包括硅襯底和形成在所述硅襯底上的n型半導體器件和p型半導體器件；所述n型半導體器件包括形成在所述硅襯底的表面上的n型溝道區(qū)；與所述n型溝道區(qū)的表面相對形成的n型源區(qū)以及n型漏區(qū)；形成在所述n型源區(qū)以及所述n型漏區(qū)之間的所述n型溝道區(qū)的所述表面上的第一柵絕緣膜；形成在所述第一柵絕緣膜上的具有金屬元素M和第一IV族半導體元素Si1-aGea的化合物的第一柵極，其中，0≤a≤1；所述p型半導體器件包括形成在所述硅襯底的所述表面上的p型溝道區(qū)；與所述p型溝道區(qū)的表面相對形成的p型源區(qū)以及p型漏區(qū)；形成在所述p型源區(qū)以及所述p型漏區(qū)之間的所述p型溝道區(qū)的所述表面上的第二柵絕緣膜；形成在所述第二柵絕緣膜上的具有所述金屬元素M和第二IV族半導體元件Si1-cGec的化合物的第二柵極，其中，0≤c≤1，a≠c。
2.一種半導體器件，包括硅襯底和形成在所述硅襯底上的n型半導體器件和p型半導體器件；所述n型半導體器件包括形成在所述硅襯底的表面上的n型溝道區(qū)；與所述n型溝道區(qū)的表面相對形成的n型源區(qū)以及n型漏區(qū)；形成在所述n型源區(qū)以及所述n型漏區(qū)之間的所述n型溝道區(qū)的所述表面上的第一柵絕緣膜；形成在所述第一柵絕緣膜上的、具有金屬元素M和第一IV族半導體元件Si1-a-bGeaCb的化合物的第一柵極，其中，0≤a≤1，0≤b≤0.02，0≤a+b≤1；所述p型半導體器件包括在所述硅襯底的所述表面，形成在與所述p型區(qū)不同的區(qū)域中的p型溝道區(qū)；與所述p型溝道區(qū)的表面相對形成的p型源區(qū)以及p型漏區(qū)；形成在所述p型源區(qū)以及所述p型漏區(qū)之間的所述p型溝道區(qū)的所述表面上的第二柵絕緣膜；形成在所述第二柵絕緣膜上的具有所述金屬元素M和第二IV族半導體元件Si1-c-dGecCd的化合物的第二柵極，其中，0≤c≤1，0≤d≤0.02，0≤c+d≤1，a≠c，并且b、d的任意一方≠0。
3.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述金屬元素M是從由Ni、Pd、Pt、Ta、Er、Ti以及Zr構(gòu)成的組中選擇的一種金屬元素。
4.根據(jù)權(quán)利要求1或2所述的半導體器件，其中滿足a≤0.3并且c≤0.3。
5.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述金屬元素M是Ni，并且滿足c＞a。
6.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述金屬元素M包含從Ni、Pd、Pt的組中選擇出的2種或2種以上的金屬，或Ti和Zr。
7.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述第一柵極和所述第二柵極的至少一個添加有從As、P以及B的組中選擇出的1種。
8.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述n型半導體器件和所述p型半導體器件的結(jié)構(gòu)為完全耗盡。
9.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述n型半導體器件和所述p型半導體器件形成互補型半導體器件。
10.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述第一柵極以及所述第二柵極都添加有B，在所述第一柵極中，a＝1或a+b＝1，在所述第二柵極中，c＝0。
11.根據(jù)權(quán)利要求1或2所述的半導體器件，其中所述第一柵極的Ge的組分相對于Si為大于等于5％。
全文摘要
一種半導體器件，包括硅襯底、形成在所述硅襯底的表面上的n型溝道區(qū)、與所述n型溝道區(qū)的表面相對形成的n型源區(qū)和n型漏區(qū)、形成在所述n型源區(qū)和所述n型漏區(qū)之間的所述n型溝道區(qū)的所述表面上的第一柵絕緣膜、形成在所述第一柵絕緣膜上的具有金屬元素M和第一IV族半導體元素 Si
文檔編號H01L27/08GK1624932SQ200410098350
公開日2005年6月8日 申請日期2004年12月3日 優(yōu)先權(quán)日2003年12月5日
發(fā)明者土屋義規(guī), 入沢壽史, 木下敦寬, 古賀淳二 申請人:株式會社東芝